JP3275867B2 - スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板 - Google Patents
スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板Info
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Description
スキャンパスと、該半導体集積回路の入出力ピンの間
で、それらの本数とタイミングを変換するスキャン入力
変換回路とスキャン出力変換回路を含むスキャンテスト
回路及び上記スキャンテスト回路を含む半導体集積回路
及び上記スキャンテスト回路を搭載した半導体集積回路
試験用基板に関する。
路を試験するために、内部の保持回路の入力と出力をシ
リアルに結んだ一本あるいは複数のスキャンパスを用意
するスキャンテスト手法は従来より広く用いられてい
る。内部回路中の組み合わせ回路は上記スキャンパスの
保持回路間に置かれる。上記のスキャンテスト手法が用
いられる理由としては、最近のLSIの大規模化、及
び、内部機能の複雑化によって、LSI内部回路の観
測、及び、故障検出が困難になってきていることが挙げ
られる。
路のスキャンテストを説明するための図である。この図
において、スキャンパスを構成するスキャンチェーンは
4本設けられており、PIN_i0、PIN_i1、P
IN_i2、PIN_i3は、この4本のスキャンチェ
ーンに対して、半導体集積回路外部より与えられる4本
のスキャンテスト用入力である。実際には、このスキャ
ンテスト用入力からスキャンテスト用のパターンデータ
としての信号が入力される。
0、PIN_i1、PIN_i2、PIN_i3から与
えられる信号は、内部の保持回路をシリアルに接続した
各々のスキャンチェーン(本図では4本)により順次、
先に送られ、最終的にPIN_o0、PIN_o1、P
IN_o2、PIN_o3の4本のスキャンチェーンの
出力において、半導体集積回路外部に出力される。この
入力の4本と出力の4本という本数は、実際には、この
半導体集積回路のパッケージが持つスキャンテスト用の
入出力ピンの本数および半導体集積回路を試験するテス
ターの持つスキャンテスト用の入出力ピンの本数によっ
て制限される。
スキャンテストを説明する。図13は、半導体集積回路
内部における組み合わせ回路素子群と保持回路群および
それらを接続するパスとを示した回路図例であり、図1
2を敷衍する意味でスキャンパスは4本としている。こ
の図において、Logic00〜Logic44として
表されているのは、各々組み合わせ回路からなる回路素
子であり、スキャンセルS10〜スキャンセルS44と
して表されているのが各々保持回路である。スキャンチ
ェーンは、4本あり、例えばスキャンイン0から入力さ
れたスキャン入力はスキャンセルS10→S11→S1
2→S13→S14と順次伝搬してスキャンアウト0か
ら出力される。
3)から垂直にデータが伝搬してスキャンアウトnから
出力されるものがスキャンチェーンである。組み合わせ
回路素子と保持回路とは、図13においてマトリックス
状に配置されて図示され、スキャンセルに蓄えられたデ
ータは、スキャンテストモードにおいては、図中の下方
向の矢印方向に向かって送られて、通常動作モードにお
いては、図中の右方向の矢印方向に向かって送られる。
ャートを用いて説明する。この図14において、TES
TMode信号は、その値が`H´の時にスキャンテス
トモードとなり、図13のスキャンチェーンに沿って垂
直にデータが伝搬する。また、TESTMode信号が
`L´の時に通常動作モードとなり、データは水平方向
に伝搬して通常出力n(n=0〜4)から出力される。
また、図14のSC_Clockは、図13の各スキャ
ンセルのクロックとして、共通して使用されている。
なり、スキャンイン0からSC_Clockの各周期ご
とに入力A,B,C,D,Eが与えられ、順次スキャン
セルS10→S11→S12→S13→S14と送られ
て、スキャンセルS10=E、S11=D、S12=
C、S13=B、S14=Aの値となった後、TEST
Modeを`L´にして、スキャンセルS10,S1
1,S12,S13,S14に対して通常入力0〜4か
らそれぞれデータV、W、X、Y、Zを与える。
1,S12,S13,S14の値は、それぞれ組み合わ
せ回路Logic10,11,12,13,14を通っ
てスキャンセルS20,S21,S22,S23,S2
4に収められ、 これらの値が各スキャンセルに収めら
れた後に、再度TESTMode=`H´として、スキ
ャンセル間をスキャンテストモードでデータを伝搬させ
る。このスキャンテストモードと通常動作モードを使い
分け、組み合わせることによって、様々なテストを行
う。
は、半導体集積回路の設計時にスキャンチェーンの本数
及びスキャン入力/出力のピン数が固定されるために、
このピン数以上のスキャン入出力に対応が可能な半導体
集積回路試験装置しか使用できないという問題がある。
この事は、設計途中でピン数の変更に対して対応が難し
いということになる。また、スキャンテスト時に与える
スキャンデータを収めるスキャンメモリのチャンネル数
が半導体集積回路試験装置において再構成できない場
合、試験装置のスキャンピン数よりも半導体集積回路の
スキャンピン数が少ない場合に、スキャンメモリの使用
効率が低下するという問題がある。
もので、半導体集積回路試験装置のスキャンピン数に制
約されない、様々なピン数に対応することが可能なスキ
ャンテスト回路及びスキャンテスト回路を含む半導体集
積回路及びスキャンテスト回路を搭載した半導体集積回
路試験用基板を提供することを目的とする。
は、半導体集積回路内部の回路を試験するために該回路
内の保持回路をシリアルに接続してなるスキャンパスの
シリアル入力端と、該スキャンパスのシリアル入力端に
試験データを与える入力部との間に設けられて、上記入
力部から入力される複数ビットのパラレル信号を、その
本数とそのタイミングとを変換してシリアル信号に変換
し、上記スキャンパスのシリアル入力端に入力するスキ
ャン入力変換回路を備えてなるスキャンテスト回路にお
いて、上記スキャン入力変換回路は、2入力1出力の選
択回路を用いて、並列−直列変換を行うことを特徴とす
る。請求項2に記載の発明は、半導体集積回路内部の回
路を試験するために該回路内の保持回路をシリアルに接
続してなるスキャンパスのシリアル出力端と、該スキャ
ンパスのシリアル出力端からのデータを出力する出力部
との間に設けられて、上記スキャンパスのシリアル出力
端から出力されるシリアル信号を、その本数とそのタイ
ミングとを変換してパラレル信号に変換し、上記出力部
に出力するスキャン出力変換回路を備えてなるスキャン
テスト回路において、上記スキャン出力変換回路は、デ
ータを保持する保持回路と2入力1出力の選択回路とを
用いて、直列−並列変換を行うことを特徴とする。請求
項3に記載の発明は、請求項1又は2のいずれかに記載
のスキャンテスト回路をその内部に含む半導体集積回路
である。請求項4に記載の発明は、請求項1又は2のい
ずれかに記載のスキャン入力変換回路またはスキャン出
力変換回路を搭載し、半導体集積回路試験装置に組み込
んで用いられる半導体集積回路試験用基板である。
スキャンテスト回路を図面を参照しつつ説明する。図1
(a)は、本発明の第1実施形態による、LSI(大規
模集積回路)の内部回路のスキャンパスに関する部分を
抜き出したブロック図である。本実施形態では、LSI
の外部から8ビットのスキャン用データが与えられ、L
SI内部では、4本のスキャンチェーンによりスキャン
テストを行い、そのテスト結果を8ビットのデータとし
てLSI外部に出力するものとする。
からスキャンテスト用データを入出力するのに、入力ピ
ンとして、PIN_i0〜PIN_i7の8本、出力ピ
ンとして、PIN_o0〜PIN_o7の8本が与えら
れる。また、LSI内部において、スキャンチェーンは
4本あり、上記のPIN_i0〜PIN_i7からの入
力は、スキャン入力変換回路10を通って、SIN0,
SIN1,SIN2,SIN3の4本のスキャン入力信
号に並列−直列変換され、また、スキャンチェーンを通
った後のスキャン出力信号SOUT0,SOUT1,S
OUT2,SOUT3の4本は、スキャン出力変換回路
11によって直列−並列変換されてPIN_o0〜PI
N_o7の8本の出力ピンから出力される。
は、スキャンセル120,121,122,123をシ
リアルに伝搬してスキャン出力信号SOUT0へと至
る。同様に、スキャン入力SIN1は、スキャンセル1
30,131,132,133をシリアルに伝搬してス
キャン出力信号SOUT1へと至る。スキャン入力SI
N2は、スキャンセル140,141,142,143
をシリアルに伝搬してスキャン出力信号SOUT2へと
至る。スキャン入力SIN3は、スキャンセル150,
151,152,153をシリアルに伝搬してスキャン
出力信号SOUT3へと至る。
のが図1(b)である。ここに示すように、各スキャン
セルの構造は、スキャン入力信号用端子としてSCAN
IN、スキャン出力信号用端子としてSCANOUT、
そして、スキャンクロック用端子としてSC_Cloc
kを備えている。
したのが図2である。ここに示すように、スキャンセル
の内部は、2入力1出力のセレクタSEL1の入力端子
としてSCANINとDATAInが与えられ、2入力
1出力のセレクタSEL2の入力端子としてClock
とSC_Clockが与えられる。SCANINからは
スキャンテスト時の入力信号、DATAInからは通常
動作時のデータ入力信号、Clockからは通常動作時
のクロック、SC_Clockからはスキャンテスト時
のスキャンクロックがそれぞれ与えられる。上記のセレ
クタSEL1,SEL2の入力はともに、信号TEST
Modeによって選択され、その値が`H´の時に、S
CANINとSC_Clockが、`L´の時に、DA
TAInとClockがそれぞれ選択される。
ップDFF1のデータ入力DIに、セレクタSEL2の
出力はDFF1のクロック入力CLKにそれぞれ接続さ
れる。そして、フリップフロップDFF1のデータ出力
DOは、スキャンセルの出力端子DATAOutとSC
ANOUTに接続されるが、これは、通常動作時には出
力端子DATAOutがスキャンテスト時には出力端子
SCANOUTが使用されるものである。
回路構成を示したのが、図3である。この例では、2入
力1出力のセレクタが4個含まれており、それぞれ3
1,32,33,34の符号が付されている。これらの
セレクタは、クロックSC_Clockによって入力信
号が選択される。例えば、セレクタ31は、クロックS
C_Clockが`H´の時、H入力であるPIN_i
0が選択されて、スキャン出力信号SIN0として出力
され、クロックSC_Clockが`L´の時、L入力
であるPIN_i4が選択されてスキャン出力信号SI
N0として出力される。この出力SIN0が図1(a)
に示すようにスキャンセル120に入力される。つま
り、クロックSC_Clockの`H´と`L´の変化
に応じて、2つの入力が交互に出力される。以下、残り
のセレクタ32,33,34も同様の動作をする。
の回路構成を示した図4の説明を行う。このスキャン出
力変換回路11は、4本のスキャン出力信号SOUT
0,SOUT1,SOUT2,SOUT3が入力として
与えられ、内部で変換処理が終わった後に、出力ピンP
IN_o0,PIN_o1,PIN_o2,PIN_o
3,PIN_o4,PIN_o5,PIN_o6,PI
N_o7から結果を出力する。
スキャンチェーンの出力であるスキャン出力信号SOU
T0が、スキャン出力変換回路11に入力され、内部で
フリップフロップFF40とFF42のデータ入力端子
に入力される。そしてフリップフロップFF40の出力
はフリップフロップFF41に入力され、上記のフリッ
プフロップFF41の出力はセレクタSEL40のH入
力に、フリップフロップFF42の出力はセレクタSE
L44のH入力にそれぞれ入力される。
スキャン入力変換回路10とスキャン出力変換回路11
に含まれるフリップフロップ以外の、LSI内部のフリ
ップフロップ等の保持回路からの通常動作データ出力で
ある、信号DATAOut0が、セレクタSEL44の
L入力には、信号DATAOut4がそれぞれ入力され
る。
出力ピンPIN_o0から出力され、セレクタSEL4
4の出力が出力ピンPIN_o4から出力される。セレ
クタSEL40とSEL44の選択信号は、ともに信号
TESTModeであり、その値が`H´の時にセレク
タのH入力が、`L´の時にセレクタのL入力がそれぞ
れ選択される。これは、図4の全てのセレクタ、SEL
41、SEL42、SEL43、SEL45、SEL4
6、SEL47に共通である。また、フリップフロップ
FF41とFF42は、クロックSC_Clockの立
ち上がりで、フリップフロップFF40は、クロックS
C_Clockの立ち下がりで、それぞれデータを取り
込む。
フロップFF43とFF44を通って、セレクタSEL
41のH入力に、またフリップフロップFF45を通っ
てセレクタSEL45のH入力にそれぞれ入力される。
また、セレクタSEL41のL入力には、信号DATA
Out1が、セレクタSEL45のL入力には、信号D
ATAOut5がそれぞれ入力される。このセレクタS
EL41の出力が出力ピンPIN_o1から出力され、
セレクタSEL45の出力が出力ピンPIN_o5から
出力される。フリップフロップFF44とFF45は、
クロックSC_Clockの立ち上がりで、フリップフ
ロップFF43は、クロックSC_Clockの立ち下
がりで、それぞれデータを取り込む。
プフロップFF46とFF47を通って、セレクタSE
L42のH入力に、またフリップフロップFF48を通
ってセレクタSEL46のH入力にそれぞれ入力され
る。また、セレクタSEL42のL入力には、信号DA
TAOut2が、セレクタSEL46のL入力には、信
号DATAOut6がそれぞれ入力される。このセレク
タSEL42の出力が出力ピンPIN_o2から出力さ
れ、セレクタSEL46の出力が出力ピンPIN_o6
から出力される。フリップフロップFF47とFF48
は、クロックSC_Clockの立ち上がりで、フリッ
プフロップFF46は、クロックSC_Clockの立
ち下がりで、それぞれデータを取り込む。
プフロップFF49とFF50を通って、セレクタSE
L43のH入力に、またフリップフロップFF51を通
ってセレクタSEL47のH入力にそれぞれ入力され
る。また、セレクタSEL43のL入力には、信号DA
TAOut3が、セレクタSEL47のL入力には、信
号DATAOut7がそれぞれ入力される。このセレク
タSEL43の出力が出力ピンPIN_o3から出力さ
れ、セレクタSEL47の出力が出力ピンPIN_o7
から出力される。フリップフロップFF50とFF51
は、クロックSC_Clockの立ち上がりで、フリッ
プフロップFF49は、クロックSC_Clockの立
ち下がりで、それぞれデータを取り込む。
いて行われるデータ変換について図5と図6とを用いて
説明する。図5は、スキャン入力変換回路10におい
て、8ビットのデータを4ビットに変換する際のタイミ
ングを示している。スキャン入力変換回路10に入力ピ
ンPIN_i0〜PIN_i7から8ビットのデータが
入力され、変換された結果としてスキャン入力信号SI
N0〜SIN3の4ビットのデータが出力される。最初
に、周期T50において、PIN_i0〜PIN_i7
にデータとしてそれぞれD0〜D7が与えられると、上
述した図3の回路の説明から分かるように、出力として
SIN0〜SIN3には、SC_Clock=`H´の
区間では、データD0〜D3が出力され、続くSC_C
lock=`L´の区間では、セレクタ31〜74の入
力選択が切り替わって、データD4〜D7が出力され
る。
周期T51では、入力ピンPIN_i0〜PIN_i7
から次の8ビットのデータD8〜D15が入力される。
これに応じて、出力ピンSIN0〜SIN3には、SC
_Clock=`H´の区間では、データD8〜D11
が出力され、続くSC_Clock=`L´の区間で
は、セレクタ31〜74の入力選択が切り替わって、デ
ータD12〜D15が出力される。つまり、スキャン入
力変換回路10において、入力信号はSC_Clock
の1周期毎に変化し、それに対する出力信号は、同じ周
期内のSC_Clock=`H´の区間と`L´の区間
で切り替わる。以上によって、スキャンクロックSC_
Clockを用いて、8ビットの入力信号は4ビットの
スキャン入力信号に変換される。
において、4ビットのデータを8ビットに変換する際の
タイミングを示している。この図において、信号TES
TModeは`H´であり続けるとする。スキャン出力
変換回路11にスキャン出力信号SOUT0〜SOUT
3の4ビットのデータが入力され、変換された結果とし
て出力ピンPIN_o0〜PIN_o7に8ビットのデ
ータが出力される。最初に、周期T60において、SO
UT0〜SOUT3にデータとして、SC_Clock
=`H´の区間で、それぞれQ0〜Q3が与えられ、S
C_Clock=`L´の区間で、それぞれQ4〜Q7
が与えられる。出力ピンPIN_o0〜PIN_o7に
は、次の周期T61において、上記のQ0〜Q7の8ビ
ットが出力される。
UT3にデータとして、SC_Clock=`H´の区
間でそれぞれQ8〜Q11が与えられ、SC_Cloc
k=`L´の区間で、Q12〜Q15が与えられる。出
力ピンPIN_o0〜PIN_o7には、次の周期T6
2において、上記のQ8〜Q15の8ビットが出力され
る。つまり、スキャン出力変換回路11において、入力
信号はSC_Clockの1/2周期毎に変化し、それ
に対する出力信号は、上記の入力信号に対して1周期遅
れて、1周期毎で切り替わる。以上によって、スキャン
クロックSC_Clockを用いて、4ビットの入力信
号は8ビットのスキャン出力信号に変換される。
テスト回路を図面を参照しつつ説明する。図7は、上記
の第1実施形態と同じ構成のスキャンチェーンを内蔵す
る内部回路に対して、LSIの外部から入力ピンPIN
_i0,PIN_i1から2ビットのデータが与えら
れ、LSIの内部では、4本のスキャンチェーンによ
り、スキャンテストを行い、その結果を2ビットのデー
タとしてLSIの外部に出力するものとする。従って、
スキャン入力変換回路70は、入力2ビット、出力4ビ
ットの直列−並列変換回路であり、スキャン出力変換回
路71は、入力4ビット、出力2ビットの並列−直列変
換回路である。
3、スキャン出力信号SOUT0〜SOUT3、入力ピ
ンPIN_i0,PIN_i1、出力ピンPIN_o
0,PIN_o1は、図1(a)の第1実施形態と同じ
構成を持つものであるので、同じ符号を付してある。ま
た、スキャン入力変換回路70とスキャン出力変換回路
71の間に挟まれた回路は、構成要素であるスキャンセ
ル720〜723,730〜733,740〜743,
750〜753を含めてその構成やデータの伝搬の仕方
などは、図1(a)の第1実施形態におけるものと同じ
であり、例えばスキャンセル120はスキャンセル72
0に同じである。従って、再説は避け、第2実施形態の
特徴であるスキャン入力変換回路70とスキャン出力変
換回路71の説明を行う。
構成を示したのが、図8である。この例では、入力ピン
PIN_i0から、入力信号がスキャン入力変換回路7
0に入力され、内部でフリップフロップFF80とFF
82のデータ入力端子に入力される。そしてフリップフ
ロップFF80の出力はフリップフロップFF81に入
力され、上記のフリップフロップFF81の出力はスキ
ャン入力信号SIN0として、フリップフロップFF8
2の出力は、スキャン入力信号SIN2として出力され
る。
は、スキャン入力変換回路70の内部でフリップフロッ
プFF83とFF85のデータ入力端子に入力される。
そしてフリップフロップFF83の出力はフリップフロ
ップFF84に入力され、上記のフリップフロップFF
84の出力はスキャン入力信号SIN1として、フリッ
プフロップFF85の出力は、スキャン入力信号SIN
3として出力される。上記のフリップフロップFF8
1,FF82,FF84,FF85は、クロックSC_
Clock/2の立ち上がりで、フリップフロップFF
80,FF83は同クロックの立ち下がりで、それぞれ
データを取り込む。このクロックSC_Clock/2
は、上記の第1実施形態で用いたSC_Clockの周
波数を1/2倍したものである。
の回路構成を示した図9の説明を行う。このスキャン出
力変換回路71においては、スキャン出力信号SOUT
0,SOUT1,SOUT2,SOUT3の4本の信号
が入力され、PIN_o0、PIN_o1の2本の信号
が出力される。まず、スキャン出力信号SOUT0とS
OUT1がセレクタSEL90のH入力とL入力とに、
またスキャン出力信号SOUT2とSOUT3がセレク
タSEL92のH入力とL入力とにそれぞれ入力され
る。そして、セレクタSEL90の出力と信号DATA
Out0とがセレクタSEL91のH入力とL入力と
に、またセレクタSEL92の出力と信号DATAOu
t1とがセレクタSEL93のH入力とL入力とにそれ
ぞれ入力される。
t1はLSI内部回路の通常動作時の出力であるのは、
上記の第1実施形態におけると同様である。そして、セ
レクタSEL91の出力は出力ピンPIN_o0、セレ
クタSEL93の出力は出力ピンPIN_o1にそれぞ
れ導かれる。また、セレクタSEL90,SEL91,
SEL92,SEL93で用いられる選択信号はTES
TModeであり、`H´の時に各セレクタのH入力
が、`L´の時にL入力がそれぞれ選択される。
いて行われるデータ変換について図10と図11とを用
いて説明する。図10は、図8で回路構成を示したスキ
ャン入力変換回路70において、2ビットのデータを4
ビットに変換する際のタイミングを示している。スキャ
ン入力変換回路70に入力ピンPIN_i0、PIN_
i1から2ビットが入力され、変換された結果としてス
キャン入力信号SIN0〜SIN3の4ビットが出力さ
れる。図8に示したように、フリップフロップのクロッ
クとして、SC_Clock/2が用いられているが、
図10においては、参照としてクロックSC_Cloc
kも示してある。なお、周期についてもクロックSC_
Clock/2の周期として表してある。
PIN_i0、PIN_i1にデータとして、クロック
SC_Clock/2=`H´の区間で、それぞれD
0、D8が与えられ、クロックSC_Clock/2=
`L´の区間で、それぞれD1、D9が与えられる。こ
れに応じて、スキャン出力信号SIN0,SIN1,S
IN2,SIN3には、次の周期T101において、1
周期の間、それぞれD0,D8,D1,D9の値が出力
される。この同じ周期T101において、入力ピンPI
N_i0、PIN_i1には、クロックSC_Cloc
k/2=`H´の区間でD2,D10の値が、クロック
SC_Clock/2=`L´の区間にD3,D11が
与えられる。
ピンPIN_i0、PIN_i1には、クロックSC_
Clock/2=`H´の区間で、それぞれD4、D1
2が与えられ、クロックSC_Clock/2=`L´
の区間で、それぞれD5、D13が与えられる。この同
じ周期T102において、スキャン出力信号SIN0,
SIN1,SIN2,SIN3には、それぞれD2,D
10,D3,D11の値が出力される。
て、入力ピンPIN_i0、PIN_i1には、クロッ
クSC_Clock/2=`H´の区間で、それぞれD
6、D14が与えられ、クロックSC_Clock/2
=`L´の区間で、それぞれD7、D15が与えられ
る。この同じ周期T103において、スキャン出力信号
SIN0,SIN1,SIN2,SIN3には、それぞ
れD4,D12,D5,D13の値が出力される。
は、スキャン出力信号SIN0,SIN1,SIN2,
SIN3には、それぞれD6,D14,D7,D15の
値が出力される。以上、説明した様に、スキャン入力変
換回路70においては、クロックSC_Clock/2
のある周期において、2本の入力ピンPIN_i0、P
IN_i1から時分割で入力された2ビット×2=計4
ビットのデータは、1周期遅れて次の周期において、4
ビット並列に、スキャン出力信号SIN0,SIN1,
SIN2,SIN3として出力される。
スキャン出力変換回路71において、4ビットのデータ
を2ビットに変換する際のタイミングを示している。こ
の図11において、信号TESTModeは`H´であ
り続けるとする。また、図9に示したように、フリップ
フロップのクロックとして、SC_Clock/2が用
いられているが、図11においては、参照としてクロッ
クSC_Clockも示してある。なお、周期について
もクロックSC_Clock/2の周期として表してあ
る。
いて、スキャン出力信号SIN0、SIN1、SIN
2、SIN3に、Q0,Q1,Q2,Q3の値が1周期
の間、それぞれ加わる。これらは、図9に示すセレクタ
SEL90,91,92,93が、全てH入力が選択さ
れることにより、出力ピンPIO_o0,PIO_o1
に対して、クロックSC_Clock/2=`H´の区
間で、それぞれQ0、Q1が与えられ、クロックSC_
Clock/2=`L´の区間で、それぞれQ2、Q3
が選択され切り替えられて出力される。
信号SIN0、SIN1、SIN2、SIN3に、Q
4,Q5,Q6,Q7の値が1周期の間、それぞれ加わ
る。これらは、出力ピンPIO_o0,PIO_o1に
対して、クロックSC_Clock/2=`H´の区間
で、それぞれQ4、Q5が与えられ、クロックSC_C
lock/2=`L´の区間で、それぞれQ6、Q7が
選択され切り替えられて出力される。
ャン出力信号SIN0、SIN1、SIN2、SIN3
に、Q8,Q9,Q10,Q11の値が1周期の間、そ
れぞれ加わる。これらは、出力ピンPIO_o0,PI
O_o1に対して、クロックSC_Clock/2=`
H´の区間で、それぞれQ8、Q9が与えられ、クロッ
クSC_Clock/2=`L´の区間で、それぞれQ
10、Q11が選択され切り替えられて出力される。
ン出力信号SIN0、SIN1、SIN2、SIN3
に、Q12,Q13,Q14,Q15の値が1周期の
間、それぞれ加わる。これらは、出力ピンPIO_o
0,PIO_o1に対して、クロックSC_Clock
/2=`H´の区間で、それぞれQ12、Q13が与え
られ、クロックSC_Clock/2=`L´の区間
で、それぞれQ14、Q15が選択され切り替えられて
出力される。
路71においては、クロックSC_Clock/2のあ
る周期において、スキャン出力信号SOUT0、SOU
T1、SOUT2、SOUT3に入力された4ビットの
データは、同じ周期において、クロックSC_Cloc
k/2=`H´の区間で、スキャン出力信号SOUT
0、SOUT1に加わったデータが、クロックSC_C
lock/2=`L´の区間で、スキャン出力信号SO
UT2、SOUT3に加わったデータが時分割で、それ
ぞれ出力される。
いて、スキャンテスト回路について説明したが、この本
発明のスキャンテスト回路は、実現にあたっては、テス
トを行う対象であるLSIの内部に組み込んで同一チッ
プとすることもできるし、上述したスキャン入力変換回
路とスキャン出力変換回路とを搭載し、半導体集積回路
試験装置に組み込んで用いられる半導体集積回路試験用
基板とすることも可能である。
キャンテスト回路によれば、半導体集積回路試験装置が
持つスキャンピン数に制約されない、被検対象である半
導体集積装置の様々なピン数に対応することが可能とな
る。
内部回路のスキャンパスに関する部分を抜き出したブロ
ック図、及びスキャンセルのブロック図である。
る。
る。
変換する際のタイミングチャートである。
変換する際のタイミングチャートである。
内部回路のスキャンパスに関する部分を抜き出したブロ
ック図である。
る。
る。
タ変換する際のタイミングチャートである。
タ変換する際のタイミングチャートである。
ンチェーンを説明する図である。
路素子群と保持回路群およびそれらを接続するパスとを
示した回路図である。
トである。
50〜153…スキャンセル 31,32,33,34…セレクタ DFF1,FF40〜FF51,FF80〜FF85…
フリップフロップ SEL1,SEL2,SEL40〜SEL47,SEL
90〜SEL93…セレクタ 720〜723,730〜733,740〜743,7
50〜753…スキャンセル Logic00〜Logic04,Logic10〜L
ogic14,Logic20〜Logic24,Lo
gic30〜Logic34,Logic40〜Log
ic44…組み合わせ回路 S10〜S14,S20〜S24,S30〜S34,S
40〜S44…スキャンセル
Claims (4)
- 【請求項1】 半導体集積回路内部の回路を試験するた
めに該回路内の保持回路をシリアルに接続してなるスキ
ャンパスのシリアル入力端と、該スキャンパスのシリア
ル入力端に試験データを与える入力部との間に設けられ
て、上記入力部から入力される複数ビットのパラレル信
号を、その本数とそのタイミングとを変換してシリアル
信号に変換し、上記スキャンパスのシリアル入力端に入
力するスキャン入力変換回路を備えてなるスキャンテス
ト回路において、上記スキャン入力変換回路は、2入力
1出力の選択回路を用いて、並列−直列変換を行うこと
を特徴とするスキャンテスト回路。 - 【請求項2】 半導体集積回路内部の回路を試験するた
めに該回路内の保持回路をシリアルに接続してなるスキ
ャンパスのシリアル出力端と、該スキャンパスのシリア
ル出力端からのデータを出力する出力部との間に設けら
れて、上記スキャンパスのシリアル出力端から出力され
るシリアル信号を、その本数とそのタイミングとを変換
してパラレル信号に変換し、上記出力部に出力するスキ
ャン出力変換回路を備えてなるスキャンテスト回路にお
いて、 上記スキャン出力変換回路は、データを保持す
る保持回路と2入力1出力の選択回路とを用いて、直列
−並列変換を行うことを特徴とするスキャンテスト回
路。 - 【請求項3】 請求項1又は2のいずれかに記載のスキ
ャンテスト回路をその内部に含む半導体集積回路。 - 【請求項4】 請求項1又は2のいずれかに記載のスキ
ャン入力変換回路またはスキャン出力変換回路を搭載
し、半導体集積回路試験装置に組み込んで用いられる半
導体集積回路試験用基板。
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