JP3275867B2 - スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板 - Google Patents
スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
スキャンパスと、該半導体集積回路の入出力ピンの間
で、それらの本数とタイミングを変換するスキャン入力
変換回路とスキャン出力変換回路を含むスキャンテスト
回路及び上記スキャンテスト回路を含む半導体集積回路
及び上記スキャンテスト回路を搭載した半導体集積回路
試験用基板に関する。
スキャンパスと、該半導体集積回路の入出力ピンの間
で、それらの本数とタイミングを変換するスキャン入力
変換回路とスキャン出力変換回路を含むスキャンテスト
回路及び上記スキャンテスト回路を含む半導体集積回路
及び上記スキャンテスト回路を搭載した半導体集積回路
試験用基板に関する。
【０００２】
【従来の技術】半導体集積回路において、その内部の回
路を試験するために、内部の保持回路の入力と出力をシ
リアルに結んだ一本あるいは複数のスキャンパスを用意
するスキャンテスト手法は従来より広く用いられてい
る。内部回路中の組み合わせ回路は上記スキャンパスの
保持回路間に置かれる。上記のスキャンテスト手法が用
いられる理由としては、最近のＬＳＩの大規模化、及
び、内部機能の複雑化によって、ＬＳＩ内部回路の観
測、及び、故障検出が困難になってきていることが挙げ
られる。
路を試験するために、内部の保持回路の入力と出力をシ
リアルに結んだ一本あるいは複数のスキャンパスを用意
するスキャンテスト手法は従来より広く用いられてい
る。内部回路中の組み合わせ回路は上記スキャンパスの
保持回路間に置かれる。上記のスキャンテスト手法が用
いられる理由としては、最近のＬＳＩの大規模化、及
び、内部機能の複雑化によって、ＬＳＩ内部回路の観
測、及び、故障検出が困難になってきていることが挙げ
られる。
【０００３】図１２は、従来の手法による半導体集積回
路のスキャンテストを説明するための図である。この図
において、スキャンパスを構成するスキャンチェーンは
４本設けられており、ＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１、Ｐ
ＩＮ＿ｉ２、ＰＩＮ＿ｉ３は、この４本のスキャンチェ
ーンに対して、半導体集積回路外部より与えられる４本
のスキャンテスト用入力である。実際には、このスキャ
ンテスト用入力からスキャンテスト用のパターンデータ
としての信号が入力される。
路のスキャンテストを説明するための図である。この図
において、スキャンパスを構成するスキャンチェーンは
４本設けられており、ＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１、Ｐ
ＩＮ＿ｉ２、ＰＩＮ＿ｉ３は、この４本のスキャンチェ
ーンに対して、半導体集積回路外部より与えられる４本
のスキャンテスト用入力である。実際には、このスキャ
ンテスト用入力からスキャンテスト用のパターンデータ
としての信号が入力される。
【０００４】これらのスキャンテスト用入力ＰＩＮ＿ｉ
０、ＰＩＮ＿ｉ１、ＰＩＮ＿ｉ２、ＰＩＮ＿ｉ３から与
えられる信号は、内部の保持回路をシリアルに接続した
各々のスキャンチェーン（本図では４本）により順次、
先に送られ、最終的にＰＩＮ＿ｏ０、ＰＩＮ＿ｏ１、Ｐ
ＩＮ＿ｏ２、ＰＩＮ＿ｏ３の４本のスキャンチェーンの
出力において、半導体集積回路外部に出力される。この
入力の４本と出力の４本という本数は、実際には、この
半導体集積回路のパッケージが持つスキャンテスト用の
入出力ピンの本数および半導体集積回路を試験するテス
ターの持つスキャンテスト用の入出力ピンの本数によっ
て制限される。
０、ＰＩＮ＿ｉ１、ＰＩＮ＿ｉ２、ＰＩＮ＿ｉ３から与
えられる信号は、内部の保持回路をシリアルに接続した
各々のスキャンチェーン（本図では４本）により順次、
先に送られ、最終的にＰＩＮ＿ｏ０、ＰＩＮ＿ｏ１、Ｐ
ＩＮ＿ｏ２、ＰＩＮ＿ｏ３の４本のスキャンチェーンの
出力において、半導体集積回路外部に出力される。この
入力の４本と出力の４本という本数は、実際には、この
半導体集積回路のパッケージが持つスキャンテスト用の
入出力ピンの本数および半導体集積回路を試験するテス
ターの持つスキャンテスト用の入出力ピンの本数によっ
て制限される。
【０００５】より具体的な例によって、従来技術による
スキャンテストを説明する。図１３は、半導体集積回路
内部における組み合わせ回路素子群と保持回路群および
それらを接続するパスとを示した回路図例であり、図１
２を敷衍する意味でスキャンパスは４本としている。こ
の図において、Ｌｏｇｉｃ００〜Ｌｏｇｉｃ４４として
表されているのは、各々組み合わせ回路からなる回路素
子であり、スキャンセルＳ１０〜スキャンセルＳ４４と
して表されているのが各々保持回路である。スキャンチ
ェーンは、４本あり、例えばスキャンイン０から入力さ
れたスキャン入力はスキャンセルＳ１０→Ｓ１１→Ｓ１
２→Ｓ１３→Ｓ１４と順次伝搬してスキャンアウト０か
ら出力される。
スキャンテストを説明する。図１３は、半導体集積回路
内部における組み合わせ回路素子群と保持回路群および
それらを接続するパスとを示した回路図例であり、図１
２を敷衍する意味でスキャンパスは４本としている。こ
の図において、Ｌｏｇｉｃ００〜Ｌｏｇｉｃ４４として
表されているのは、各々組み合わせ回路からなる回路素
子であり、スキャンセルＳ１０〜スキャンセルＳ４４と
して表されているのが各々保持回路である。スキャンチ
ェーンは、４本あり、例えばスキャンイン０から入力さ
れたスキャン入力はスキャンセルＳ１０→Ｓ１１→Ｓ１
２→Ｓ１３→Ｓ１４と順次伝搬してスキャンアウト０か
ら出力される。
【０００６】同様にスキャンインｎ（ｎ＝０，１，２，
３）から垂直にデータが伝搬してスキャンアウトｎから
出力されるものがスキャンチェーンである。組み合わせ
回路素子と保持回路とは、図１３においてマトリックス
状に配置されて図示され、スキャンセルに蓄えられたデ
ータは、スキャンテストモードにおいては、図中の下方
向の矢印方向に向かって送られて、通常動作モードにお
いては、図中の右方向の矢印方向に向かって送られる。
３）から垂直にデータが伝搬してスキャンアウトｎから
出力されるものがスキャンチェーンである。組み合わせ
回路素子と保持回路とは、図１３においてマトリックス
状に配置されて図示され、スキャンセルに蓄えられたデ
ータは、スキャンテストモードにおいては、図中の下方
向の矢印方向に向かって送られて、通常動作モードにお
いては、図中の右方向の矢印方向に向かって送られる。
【０００７】この図１３の動作を図１４のタイミングチ
ャートを用いて説明する。この図１４において、ＴＥＳ
ＴＭｏｄｅ信号は、その値が｀Ｈ´の時にスキャンテス
トモードとなり、図１３のスキャンチェーンに沿って垂
直にデータが伝搬する。また、ＴＥＳＴＭｏｄｅ信号が
｀Ｌ´の時に通常動作モードとなり、データは水平方向
に伝搬して通常出力ｎ（ｎ＝０〜４）から出力される。
また、図１４のＳＣ＿Ｃｌｏｃｋは、図１３の各スキャ
ンセルのクロックとして、共通して使用されている。
ャートを用いて説明する。この図１４において、ＴＥＳ
ＴＭｏｄｅ信号は、その値が｀Ｈ´の時にスキャンテス
トモードとなり、図１３のスキャンチェーンに沿って垂
直にデータが伝搬する。また、ＴＥＳＴＭｏｄｅ信号が
｀Ｌ´の時に通常動作モードとなり、データは水平方向
に伝搬して通常出力ｎ（ｎ＝０〜４）から出力される。
また、図１４のＳＣ＿Ｃｌｏｃｋは、図１３の各スキャ
ンセルのクロックとして、共通して使用されている。
【０００８】まず、最初にＴＥＳＴＭｏｄｅは｀Ｈ´と
なり、スキャンイン０からＳＣ＿Ｃｌｏｃｋの各周期ご
とに入力Ａ，Ｂ，Ｃ，Ｄ，Ｅが与えられ、順次スキャン
セルＳ１０→Ｓ１１→Ｓ１２→Ｓ１３→Ｓ１４と送られ
て、スキャンセルＳ１０＝Ｅ、Ｓ１１＝Ｄ、Ｓ１２＝
Ｃ、Ｓ１３＝Ｂ、Ｓ１４＝Ａの値となった後、ＴＥＳＴ
Ｍｏｄｅを｀Ｌ´にして、スキャンセルＳ１０，Ｓ１
１，Ｓ１２，Ｓ１３，Ｓ１４に対して通常入力０〜４か
らそれぞれデータＶ、Ｗ、Ｘ、Ｙ、Ｚを与える。
なり、スキャンイン０からＳＣ＿Ｃｌｏｃｋの各周期ご
とに入力Ａ，Ｂ，Ｃ，Ｄ，Ｅが与えられ、順次スキャン
セルＳ１０→Ｓ１１→Ｓ１２→Ｓ１３→Ｓ１４と送られ
て、スキャンセルＳ１０＝Ｅ、Ｓ１１＝Ｄ、Ｓ１２＝
Ｃ、Ｓ１３＝Ｂ、Ｓ１４＝Ａの値となった後、ＴＥＳＴ
Ｍｏｄｅを｀Ｌ´にして、スキャンセルＳ１０，Ｓ１
１，Ｓ１２，Ｓ１３，Ｓ１４に対して通常入力０〜４か
らそれぞれデータＶ、Ｗ、Ｘ、Ｙ、Ｚを与える。
【０００９】この時に同時にスキャンセルＳ１０，Ｓ１
１，Ｓ１２，Ｓ１３，Ｓ１４の値は、それぞれ組み合わ
せ回路Ｌｏｇｉｃ１０，１１，１２，１３，１４を通っ
てスキャンセルＳ２０，Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２
４に収められ、 これらの値が各スキャンセルに収めら
れた後に、再度ＴＥＳＴＭｏｄｅ＝｀Ｈ´として、スキ
ャンセル間をスキャンテストモードでデータを伝搬させ
る。このスキャンテストモードと通常動作モードを使い
分け、組み合わせることによって、様々なテストを行
う。
１，Ｓ１２，Ｓ１３，Ｓ１４の値は、それぞれ組み合わ
せ回路Ｌｏｇｉｃ１０，１１，１２，１３，１４を通っ
てスキャンセルＳ２０，Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２
４に収められ、 これらの値が各スキャンセルに収めら
れた後に、再度ＴＥＳＴＭｏｄｅ＝｀Ｈ´として、スキ
ャンセル間をスキャンテストモードでデータを伝搬させ
る。このスキャンテストモードと通常動作モードを使い
分け、組み合わせることによって、様々なテストを行
う。
【００１０】
【発明が解決しようとする課題】上記の従来装置の例で
は、半導体集積回路の設計時にスキャンチェーンの本数
及びスキャン入力／出力のピン数が固定されるために、
このピン数以上のスキャン入出力に対応が可能な半導体
集積回路試験装置しか使用できないという問題がある。
この事は、設計途中でピン数の変更に対して対応が難し
いということになる。また、スキャンテスト時に与える
スキャンデータを収めるスキャンメモリのチャンネル数
が半導体集積回路試験装置において再構成できない場
合、試験装置のスキャンピン数よりも半導体集積回路の
スキャンピン数が少ない場合に、スキャンメモリの使用
効率が低下するという問題がある。
は、半導体集積回路の設計時にスキャンチェーンの本数
及びスキャン入力／出力のピン数が固定されるために、
このピン数以上のスキャン入出力に対応が可能な半導体
集積回路試験装置しか使用できないという問題がある。
この事は、設計途中でピン数の変更に対して対応が難し
いということになる。また、スキャンテスト時に与える
スキャンデータを収めるスキャンメモリのチャンネル数
が半導体集積回路試験装置において再構成できない場
合、試験装置のスキャンピン数よりも半導体集積回路の
スキャンピン数が少ない場合に、スキャンメモリの使用
効率が低下するという問題がある。
【００１１】本発明はこのような事情に鑑みてなされた
もので、半導体集積回路試験装置のスキャンピン数に制
約されない、様々なピン数に対応することが可能なスキ
ャンテスト回路及びスキャンテスト回路を含む半導体集
積回路及びスキャンテスト回路を搭載した半導体集積回
路試験用基板を提供することを目的とする。
もので、半導体集積回路試験装置のスキャンピン数に制
約されない、様々なピン数に対応することが可能なスキ
ャンテスト回路及びスキャンテスト回路を含む半導体集
積回路及びスキャンテスト回路を搭載した半導体集積回
路試験用基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、半導体集積回路内部の回路を試験するために該回路
内の保持回路をシリアルに接続してなるスキャンパスの
シリアル入力端と、該スキャンパスのシリアル入力端に
試験データを与える入力部との間に設けられて、上記入
力部から入力される複数ビットのパラレル信号を、その
本数とそのタイミングとを変換してシリアル信号に変換
し、上記スキャンパスのシリアル入力端に入力するスキ
ャン入力変換回路を備えてなるスキャンテスト回路にお
いて、上記スキャン入力変換回路は、２入力１出力の選
択回路を用いて、並列−直列変換を行うことを特徴とす
る。請求項２に記載の発明は、半導体集積回路内部の回
路を試験するために該回路内の保持回路をシリアルに接
続してなるスキャンパスのシリアル出力端と、該スキャ
ンパスのシリアル出力端からのデータを出力する出力部
との間に設けられて、上記スキャンパスのシリアル出力
端から出力されるシリアル信号を、その本数とそのタイ
ミングとを変換してパラレル信号に変換し、上記出力部
に出力するスキャン出力変換回路を備えてなるスキャン
テスト回路において、上記スキャン出力変換回路は、デ
ータを保持する保持回路と２入力１出力の選択回路とを
用いて、直列−並列変換を行うことを特徴とする。請求
項３に記載の発明は、請求項１又は２のいずれかに記載
のスキャンテスト回路をその内部に含む半導体集積回路
である。請求項４に記載の発明は、請求項１又は２のい
ずれかに記載のスキャン入力変換回路またはスキャン出
力変換回路を搭載し、半導体集積回路試験装置に組み込
んで用いられる半導体集積回路試験用基板である。
は、半導体集積回路内部の回路を試験するために該回路
内の保持回路をシリアルに接続してなるスキャンパスの
シリアル入力端と、該スキャンパスのシリアル入力端に
試験データを与える入力部との間に設けられて、上記入
力部から入力される複数ビットのパラレル信号を、その
本数とそのタイミングとを変換してシリアル信号に変換
し、上記スキャンパスのシリアル入力端に入力するスキ
ャン入力変換回路を備えてなるスキャンテスト回路にお
いて、上記スキャン入力変換回路は、２入力１出力の選
択回路を用いて、並列−直列変換を行うことを特徴とす
る。請求項２に記載の発明は、半導体集積回路内部の回
路を試験するために該回路内の保持回路をシリアルに接
続してなるスキャンパスのシリアル出力端と、該スキャ
ンパスのシリアル出力端からのデータを出力する出力部
との間に設けられて、上記スキャンパスのシリアル出力
端から出力されるシリアル信号を、その本数とそのタイ
ミングとを変換してパラレル信号に変換し、上記出力部
に出力するスキャン出力変換回路を備えてなるスキャン
テスト回路において、上記スキャン出力変換回路は、デ
ータを保持する保持回路と２入力１出力の選択回路とを
用いて、直列−並列変換を行うことを特徴とする。請求
項３に記載の発明は、請求項１又は２のいずれかに記載
のスキャンテスト回路をその内部に含む半導体集積回路
である。請求項４に記載の発明は、請求項１又は２のい
ずれかに記載のスキャン入力変換回路またはスキャン出
力変換回路を搭載し、半導体集積回路試験装置に組み込
んで用いられる半導体集積回路試験用基板である。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態による
スキャンテスト回路を図面を参照しつつ説明する。図１
（ａ）は、本発明の第１実施形態による、ＬＳＩ（大規
模集積回路）の内部回路のスキャンパスに関する部分を
抜き出したブロック図である。本実施形態では、ＬＳＩ
の外部から８ビットのスキャン用データが与えられ、Ｌ
ＳＩ内部では、４本のスキャンチェーンによりスキャン
テストを行い、そのテスト結果を８ビットのデータとし
てＬＳＩ外部に出力するものとする。
スキャンテスト回路を図面を参照しつつ説明する。図１
（ａ）は、本発明の第１実施形態による、ＬＳＩ（大規
模集積回路）の内部回路のスキャンパスに関する部分を
抜き出したブロック図である。本実施形態では、ＬＳＩ
の外部から８ビットのスキャン用データが与えられ、Ｌ
ＳＩ内部では、４本のスキャンチェーンによりスキャン
テストを行い、そのテスト結果を８ビットのデータとし
てＬＳＩ外部に出力するものとする。
【００１４】図１（ａ）において、本ＬＳＩでは、外部
からスキャンテスト用データを入出力するのに、入力ピ
ンとして、ＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７の８本、出力ピ
ンとして、ＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７の８本が与えら
れる。また、ＬＳＩ内部において、スキャンチェーンは
４本あり、上記のＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７からの入
力は、スキャン入力変換回路１０を通って、ＳＩＮ０，
ＳＩＮ１，ＳＩＮ２，ＳＩＮ３の４本のスキャン入力信
号に並列−直列変換され、また、スキャンチェーンを通
った後のスキャン出力信号ＳＯＵＴ０，ＳＯＵＴ１，Ｓ
ＯＵＴ２，ＳＯＵＴ３の４本は、スキャン出力変換回路
１１によって直列−並列変換されてＰＩＮ＿ｏ０〜ＰＩ
Ｎ＿ｏ７の８本の出力ピンから出力される。
からスキャンテスト用データを入出力するのに、入力ピ
ンとして、ＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７の８本、出力ピ
ンとして、ＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７の８本が与えら
れる。また、ＬＳＩ内部において、スキャンチェーンは
４本あり、上記のＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７からの入
力は、スキャン入力変換回路１０を通って、ＳＩＮ０，
ＳＩＮ１，ＳＩＮ２，ＳＩＮ３の４本のスキャン入力信
号に並列−直列変換され、また、スキャンチェーンを通
った後のスキャン出力信号ＳＯＵＴ０，ＳＯＵＴ１，Ｓ
ＯＵＴ２，ＳＯＵＴ３の４本は、スキャン出力変換回路
１１によって直列−並列変換されてＰＩＮ＿ｏ０〜ＰＩ
Ｎ＿ｏ７の８本の出力ピンから出力される。
【００１５】そのスキャン入力信号の一つ、ＳＩＮ０
は、スキャンセル１２０，１２１，１２２，１２３をシ
リアルに伝搬してスキャン出力信号ＳＯＵＴ０へと至
る。同様に、スキャン入力ＳＩＮ１は、スキャンセル１
３０，１３１，１３２，１３３をシリアルに伝搬してス
キャン出力信号ＳＯＵＴ１へと至る。スキャン入力ＳＩ
Ｎ２は、スキャンセル１４０，１４１，１４２，１４３
をシリアルに伝搬してスキャン出力信号ＳＯＵＴ２へと
至る。スキャン入力ＳＩＮ３は、スキャンセル１５０，
１５１，１５２，１５３をシリアルに伝搬してスキャン
出力信号ＳＯＵＴ３へと至る。
は、スキャンセル１２０，１２１，１２２，１２３をシ
リアルに伝搬してスキャン出力信号ＳＯＵＴ０へと至
る。同様に、スキャン入力ＳＩＮ１は、スキャンセル１
３０，１３１，１３２，１３３をシリアルに伝搬してス
キャン出力信号ＳＯＵＴ１へと至る。スキャン入力ＳＩ
Ｎ２は、スキャンセル１４０，１４１，１４２，１４３
をシリアルに伝搬してスキャン出力信号ＳＯＵＴ２へと
至る。スキャン入力ＳＩＮ３は、スキャンセル１５０，
１５１，１５２，１５３をシリアルに伝搬してスキャン
出力信号ＳＯＵＴ３へと至る。
【００１６】上記のスキャンセルを取り出して図示した
のが図１（ｂ）である。ここに示すように、各スキャン
セルの構造は、スキャン入力信号用端子としてＳＣＡＮ
ＩＮ、スキャン出力信号用端子としてＳＣＡＮＯＵＴ、
そして、スキャンクロック用端子としてＳＣ＿Ｃｌｏｃ
ｋを備えている。
のが図１（ｂ）である。ここに示すように、各スキャン
セルの構造は、スキャン入力信号用端子としてＳＣＡＮ
ＩＮ、スキャン出力信号用端子としてＳＣＡＮＯＵＴ、
そして、スキャンクロック用端子としてＳＣ＿Ｃｌｏｃ
ｋを備えている。
【００１７】さらにそのスキャンセルの内部回路を図示
したのが図２である。ここに示すように、スキャンセル
の内部は、２入力１出力のセレクタＳＥＬ１の入力端子
としてＳＣＡＮＩＮとＤＡＴＡＩｎが与えられ、２入力
１出力のセレクタＳＥＬ２の入力端子としてＣｌｏｃｋ
とＳＣ＿Ｃｌｏｃｋが与えられる。ＳＣＡＮＩＮからは
スキャンテスト時の入力信号、ＤＡＴＡＩｎからは通常
動作時のデータ入力信号、Ｃｌｏｃｋからは通常動作時
のクロック、ＳＣ＿Ｃｌｏｃｋからはスキャンテスト時
のスキャンクロックがそれぞれ与えられる。上記のセレ
クタＳＥＬ１，ＳＥＬ２の入力はともに、信号ＴＥＳＴ
Ｍｏｄｅによって選択され、その値が｀Ｈ´の時に、Ｓ
ＣＡＮＩＮとＳＣ＿Ｃｌｏｃｋが、｀Ｌ´の時に、ＤＡ
ＴＡＩｎとＣｌｏｃｋがそれぞれ選択される。
したのが図２である。ここに示すように、スキャンセル
の内部は、２入力１出力のセレクタＳＥＬ１の入力端子
としてＳＣＡＮＩＮとＤＡＴＡＩｎが与えられ、２入力
１出力のセレクタＳＥＬ２の入力端子としてＣｌｏｃｋ
とＳＣ＿Ｃｌｏｃｋが与えられる。ＳＣＡＮＩＮからは
スキャンテスト時の入力信号、ＤＡＴＡＩｎからは通常
動作時のデータ入力信号、Ｃｌｏｃｋからは通常動作時
のクロック、ＳＣ＿Ｃｌｏｃｋからはスキャンテスト時
のスキャンクロックがそれぞれ与えられる。上記のセレ
クタＳＥＬ１，ＳＥＬ２の入力はともに、信号ＴＥＳＴ
Ｍｏｄｅによって選択され、その値が｀Ｈ´の時に、Ｓ
ＣＡＮＩＮとＳＣ＿Ｃｌｏｃｋが、｀Ｌ´の時に、ＤＡ
ＴＡＩｎとＣｌｏｃｋがそれぞれ選択される。
【００１８】セレクタＳＥＬ１の出力は、フリップフロ
ップＤＦＦ１のデータ入力ＤＩに、セレクタＳＥＬ２の
出力はＤＦＦ１のクロック入力ＣＬＫにそれぞれ接続さ
れる。そして、フリップフロップＤＦＦ１のデータ出力
ＤＯは、スキャンセルの出力端子ＤＡＴＡＯｕｔとＳＣ
ＡＮＯＵＴに接続されるが、これは、通常動作時には出
力端子ＤＡＴＡＯｕｔがスキャンテスト時には出力端子
ＳＣＡＮＯＵＴが使用されるものである。
ップＤＦＦ１のデータ入力ＤＩに、セレクタＳＥＬ２の
出力はＤＦＦ１のクロック入力ＣＬＫにそれぞれ接続さ
れる。そして、フリップフロップＤＦＦ１のデータ出力
ＤＯは、スキャンセルの出力端子ＤＡＴＡＯｕｔとＳＣ
ＡＮＯＵＴに接続されるが、これは、通常動作時には出
力端子ＤＡＴＡＯｕｔがスキャンテスト時には出力端子
ＳＣＡＮＯＵＴが使用されるものである。
【００１９】上述したスキャン入力変換回路１０の内部
回路構成を示したのが、図３である。この例では、２入
力１出力のセレクタが４個含まれており、それぞれ３
１，３２，３３，３４の符号が付されている。これらの
セレクタは、クロックＳＣ＿Ｃｌｏｃｋによって入力信
号が選択される。例えば、セレクタ３１は、クロックＳ
Ｃ＿Ｃｌｏｃｋが｀Ｈ´の時、Ｈ入力であるＰＩＮ＿ｉ
０が選択されて、スキャン出力信号ＳＩＮ０として出力
され、クロックＳＣ＿Ｃｌｏｃｋが｀Ｌ´の時、Ｌ入力
であるＰＩＮ＿ｉ４が選択されてスキャン出力信号ＳＩ
Ｎ０として出力される。この出力ＳＩＮ０が図１（ａ）
に示すようにスキャンセル１２０に入力される。つま
り、クロックＳＣ＿Ｃｌｏｃｋの｀Ｈ´と｀Ｌ´の変化
に応じて、２つの入力が交互に出力される。以下、残り
のセレクタ３２，３３，３４も同様の動作をする。
回路構成を示したのが、図３である。この例では、２入
力１出力のセレクタが４個含まれており、それぞれ３
１，３２，３３，３４の符号が付されている。これらの
セレクタは、クロックＳＣ＿Ｃｌｏｃｋによって入力信
号が選択される。例えば、セレクタ３１は、クロックＳ
Ｃ＿Ｃｌｏｃｋが｀Ｈ´の時、Ｈ入力であるＰＩＮ＿ｉ
０が選択されて、スキャン出力信号ＳＩＮ０として出力
され、クロックＳＣ＿Ｃｌｏｃｋが｀Ｌ´の時、Ｌ入力
であるＰＩＮ＿ｉ４が選択されてスキャン出力信号ＳＩ
Ｎ０として出力される。この出力ＳＩＮ０が図１（ａ）
に示すようにスキャンセル１２０に入力される。つま
り、クロックＳＣ＿Ｃｌｏｃｋの｀Ｈ´と｀Ｌ´の変化
に応じて、２つの入力が交互に出力される。以下、残り
のセレクタ３２，３３，３４も同様の動作をする。
【００２０】次に、上述したスキャン出力変換回路１１
の回路構成を示した図４の説明を行う。このスキャン出
力変換回路１１は、４本のスキャン出力信号ＳＯＵＴ
０，ＳＯＵＴ１，ＳＯＵＴ２，ＳＯＵＴ３が入力として
与えられ、内部で変換処理が終わった後に、出力ピンＰ
ＩＮ＿ｏ０，ＰＩＮ＿ｏ１，ＰＩＮ＿ｏ２，ＰＩＮ＿ｏ
３，ＰＩＮ＿ｏ４，ＰＩＮ＿ｏ５，ＰＩＮ＿ｏ６，ＰＩ
Ｎ＿ｏ７から結果を出力する。
の回路構成を示した図４の説明を行う。このスキャン出
力変換回路１１は、４本のスキャン出力信号ＳＯＵＴ
０，ＳＯＵＴ１，ＳＯＵＴ２，ＳＯＵＴ３が入力として
与えられ、内部で変換処理が終わった後に、出力ピンＰ
ＩＮ＿ｏ０，ＰＩＮ＿ｏ１，ＰＩＮ＿ｏ２，ＰＩＮ＿ｏ
３，ＰＩＮ＿ｏ４，ＰＩＮ＿ｏ５，ＰＩＮ＿ｏ６，ＰＩ
Ｎ＿ｏ７から結果を出力する。
【００２１】まず、図１（ａ）において見られる様に、
スキャンチェーンの出力であるスキャン出力信号ＳＯＵ
Ｔ０が、スキャン出力変換回路１１に入力され、内部で
フリップフロップＦＦ４０とＦＦ４２のデータ入力端子
に入力される。そしてフリップフロップＦＦ４０の出力
はフリップフロップＦＦ４１に入力され、上記のフリッ
プフロップＦＦ４１の出力はセレクタＳＥＬ４０のＨ入
力に、フリップフロップＦＦ４２の出力はセレクタＳＥ
Ｌ４４のＨ入力にそれぞれ入力される。
スキャンチェーンの出力であるスキャン出力信号ＳＯＵ
Ｔ０が、スキャン出力変換回路１１に入力され、内部で
フリップフロップＦＦ４０とＦＦ４２のデータ入力端子
に入力される。そしてフリップフロップＦＦ４０の出力
はフリップフロップＦＦ４１に入力され、上記のフリッ
プフロップＦＦ４１の出力はセレクタＳＥＬ４０のＨ入
力に、フリップフロップＦＦ４２の出力はセレクタＳＥ
Ｌ４４のＨ入力にそれぞれ入力される。
【００２２】また、セレクタＳＥＬ４０のＬ入力には、
スキャン入力変換回路１０とスキャン出力変換回路１１
に含まれるフリップフロップ以外の、ＬＳＩ内部のフリ
ップフロップ等の保持回路からの通常動作データ出力で
ある、信号ＤＡＴＡＯｕｔ０が、セレクタＳＥＬ４４の
Ｌ入力には、信号ＤＡＴＡＯｕｔ４がそれぞれ入力され
る。
スキャン入力変換回路１０とスキャン出力変換回路１１
に含まれるフリップフロップ以外の、ＬＳＩ内部のフリ
ップフロップ等の保持回路からの通常動作データ出力で
ある、信号ＤＡＴＡＯｕｔ０が、セレクタＳＥＬ４４の
Ｌ入力には、信号ＤＡＴＡＯｕｔ４がそれぞれ入力され
る。
【００２３】そして、このセレクタＳＥＬ４０の出力が
出力ピンＰＩＮ＿ｏ０から出力され、セレクタＳＥＬ４
４の出力が出力ピンＰＩＮ＿ｏ４から出力される。セレ
クタＳＥＬ４０とＳＥＬ４４の選択信号は、ともに信号
ＴＥＳＴＭｏｄｅであり、その値が｀Ｈ´の時にセレク
タのＨ入力が、｀Ｌ´の時にセレクタのＬ入力がそれぞ
れ選択される。これは、図４の全てのセレクタ、ＳＥＬ
４１、ＳＥＬ４２、ＳＥＬ４３、ＳＥＬ４５、ＳＥＬ４
６、ＳＥＬ４７に共通である。また、フリップフロップ
ＦＦ４１とＦＦ４２は、クロックＳＣ＿Ｃｌｏｃｋの立
ち上がりで、フリップフロップＦＦ４０は、クロックＳ
Ｃ＿Ｃｌｏｃｋの立ち下がりで、それぞれデータを取り
込む。
出力ピンＰＩＮ＿ｏ０から出力され、セレクタＳＥＬ４
４の出力が出力ピンＰＩＮ＿ｏ４から出力される。セレ
クタＳＥＬ４０とＳＥＬ４４の選択信号は、ともに信号
ＴＥＳＴＭｏｄｅであり、その値が｀Ｈ´の時にセレク
タのＨ入力が、｀Ｌ´の時にセレクタのＬ入力がそれぞ
れ選択される。これは、図４の全てのセレクタ、ＳＥＬ
４１、ＳＥＬ４２、ＳＥＬ４３、ＳＥＬ４５、ＳＥＬ４
６、ＳＥＬ４７に共通である。また、フリップフロップ
ＦＦ４１とＦＦ４２は、クロックＳＣ＿Ｃｌｏｃｋの立
ち上がりで、フリップフロップＦＦ４０は、クロックＳ
Ｃ＿Ｃｌｏｃｋの立ち下がりで、それぞれデータを取り
込む。
【００２４】同様にして、信号ＳＯＵＴ１は、フリップ
フロップＦＦ４３とＦＦ４４を通って、セレクタＳＥＬ
４１のＨ入力に、またフリップフロップＦＦ４５を通っ
てセレクタＳＥＬ４５のＨ入力にそれぞれ入力される。
また、セレクタＳＥＬ４１のＬ入力には、信号ＤＡＴＡ
Ｏｕｔ１が、セレクタＳＥＬ４５のＬ入力には、信号Ｄ
ＡＴＡＯｕｔ５がそれぞれ入力される。このセレクタＳ
ＥＬ４１の出力が出力ピンＰＩＮ＿ｏ１から出力され、
セレクタＳＥＬ４５の出力が出力ピンＰＩＮ＿ｏ５から
出力される。フリップフロップＦＦ４４とＦＦ４５は、
クロックＳＣ＿Ｃｌｏｃｋの立ち上がりで、フリップフ
ロップＦＦ４３は、クロックＳＣ＿Ｃｌｏｃｋの立ち下
がりで、それぞれデータを取り込む。
フロップＦＦ４３とＦＦ４４を通って、セレクタＳＥＬ
４１のＨ入力に、またフリップフロップＦＦ４５を通っ
てセレクタＳＥＬ４５のＨ入力にそれぞれ入力される。
また、セレクタＳＥＬ４１のＬ入力には、信号ＤＡＴＡ
Ｏｕｔ１が、セレクタＳＥＬ４５のＬ入力には、信号Ｄ
ＡＴＡＯｕｔ５がそれぞれ入力される。このセレクタＳ
ＥＬ４１の出力が出力ピンＰＩＮ＿ｏ１から出力され、
セレクタＳＥＬ４５の出力が出力ピンＰＩＮ＿ｏ５から
出力される。フリップフロップＦＦ４４とＦＦ４５は、
クロックＳＣ＿Ｃｌｏｃｋの立ち上がりで、フリップフ
ロップＦＦ４３は、クロックＳＣ＿Ｃｌｏｃｋの立ち下
がりで、それぞれデータを取り込む。
【００２５】同様にして、信号ＳＣＯＵＴ２は、フリッ
プフロップＦＦ４６とＦＦ４７を通って、セレクタＳＥ
Ｌ４２のＨ入力に、またフリップフロップＦＦ４８を通
ってセレクタＳＥＬ４６のＨ入力にそれぞれ入力され
る。また、セレクタＳＥＬ４２のＬ入力には、信号ＤＡ
ＴＡＯｕｔ２が、セレクタＳＥＬ４６のＬ入力には、信
号ＤＡＴＡＯｕｔ６がそれぞれ入力される。このセレク
タＳＥＬ４２の出力が出力ピンＰＩＮ＿ｏ２から出力さ
れ、セレクタＳＥＬ４６の出力が出力ピンＰＩＮ＿ｏ６
から出力される。フリップフロップＦＦ４７とＦＦ４８
は、クロックＳＣ＿Ｃｌｏｃｋの立ち上がりで、フリッ
プフロップＦＦ４６は、クロックＳＣ＿Ｃｌｏｃｋの立
ち下がりで、それぞれデータを取り込む。
プフロップＦＦ４６とＦＦ４７を通って、セレクタＳＥ
Ｌ４２のＨ入力に、またフリップフロップＦＦ４８を通
ってセレクタＳＥＬ４６のＨ入力にそれぞれ入力され
る。また、セレクタＳＥＬ４２のＬ入力には、信号ＤＡ
ＴＡＯｕｔ２が、セレクタＳＥＬ４６のＬ入力には、信
号ＤＡＴＡＯｕｔ６がそれぞれ入力される。このセレク
タＳＥＬ４２の出力が出力ピンＰＩＮ＿ｏ２から出力さ
れ、セレクタＳＥＬ４６の出力が出力ピンＰＩＮ＿ｏ６
から出力される。フリップフロップＦＦ４７とＦＦ４８
は、クロックＳＣ＿Ｃｌｏｃｋの立ち上がりで、フリッ
プフロップＦＦ４６は、クロックＳＣ＿Ｃｌｏｃｋの立
ち下がりで、それぞれデータを取り込む。
【００２６】同様にして、信号ＳＣＯＵＴ３は、フリッ
プフロップＦＦ４９とＦＦ５０を通って、セレクタＳＥ
Ｌ４３のＨ入力に、またフリップフロップＦＦ５１を通
ってセレクタＳＥＬ４７のＨ入力にそれぞれ入力され
る。また、セレクタＳＥＬ４３のＬ入力には、信号ＤＡ
ＴＡＯｕｔ３が、セレクタＳＥＬ４７のＬ入力には、信
号ＤＡＴＡＯｕｔ７がそれぞれ入力される。このセレク
タＳＥＬ４３の出力が出力ピンＰＩＮ＿ｏ３から出力さ
れ、セレクタＳＥＬ４７の出力が出力ピンＰＩＮ＿ｏ７
から出力される。フリップフロップＦＦ５０とＦＦ５１
は、クロックＳＣ＿Ｃｌｏｃｋの立ち上がりで、フリッ
プフロップＦＦ４９は、クロックＳＣ＿Ｃｌｏｃｋの立
ち下がりで、それぞれデータを取り込む。
プフロップＦＦ４９とＦＦ５０を通って、セレクタＳＥ
Ｌ４３のＨ入力に、またフリップフロップＦＦ５１を通
ってセレクタＳＥＬ４７のＨ入力にそれぞれ入力され
る。また、セレクタＳＥＬ４３のＬ入力には、信号ＤＡ
ＴＡＯｕｔ３が、セレクタＳＥＬ４７のＬ入力には、信
号ＤＡＴＡＯｕｔ７がそれぞれ入力される。このセレク
タＳＥＬ４３の出力が出力ピンＰＩＮ＿ｏ３から出力さ
れ、セレクタＳＥＬ４７の出力が出力ピンＰＩＮ＿ｏ７
から出力される。フリップフロップＦＦ５０とＦＦ５１
は、クロックＳＣ＿Ｃｌｏｃｋの立ち上がりで、フリッ
プフロップＦＦ４９は、クロックＳＣ＿Ｃｌｏｃｋの立
ち下がりで、それぞれデータを取り込む。
【００２７】続いて、上述した第１実施形態の回路にお
いて行われるデータ変換について図５と図６とを用いて
説明する。図５は、スキャン入力変換回路１０におい
て、８ビットのデータを４ビットに変換する際のタイミ
ングを示している。スキャン入力変換回路１０に入力ピ
ンＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７から８ビットのデータが
入力され、変換された結果としてスキャン入力信号ＳＩ
Ｎ０〜ＳＩＮ３の４ビットのデータが出力される。最初
に、周期Ｔ５０において、ＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７
にデータとしてそれぞれＤ０〜Ｄ７が与えられると、上
述した図３の回路の説明から分かるように、出力として
ＳＩＮ０〜ＳＩＮ３には、ＳＣ＿Ｃｌｏｃｋ＝｀Ｈ´の
区間では、データＤ０〜Ｄ３が出力され、続くＳＣ＿Ｃ
ｌｏｃｋ＝｀Ｌ´の区間では、セレクタ３１〜７４の入
力選択が切り替わって、データＤ４〜Ｄ７が出力され
る。
いて行われるデータ変換について図５と図６とを用いて
説明する。図５は、スキャン入力変換回路１０におい
て、８ビットのデータを４ビットに変換する際のタイミ
ングを示している。スキャン入力変換回路１０に入力ピ
ンＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７から８ビットのデータが
入力され、変換された結果としてスキャン入力信号ＳＩ
Ｎ０〜ＳＩＮ３の４ビットのデータが出力される。最初
に、周期Ｔ５０において、ＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７
にデータとしてそれぞれＤ０〜Ｄ７が与えられると、上
述した図３の回路の説明から分かるように、出力として
ＳＩＮ０〜ＳＩＮ３には、ＳＣ＿Ｃｌｏｃｋ＝｀Ｈ´の
区間では、データＤ０〜Ｄ３が出力され、続くＳＣ＿Ｃ
ｌｏｃｋ＝｀Ｌ´の区間では、セレクタ３１〜７４の入
力選択が切り替わって、データＤ４〜Ｄ７が出力され
る。
【００２８】スキャンクロックＳＣ＿Ｃｌｏｃｋの次の
周期Ｔ５１では、入力ピンＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７
から次の８ビットのデータＤ８〜Ｄ１５が入力される。
これに応じて、出力ピンＳＩＮ０〜ＳＩＮ３には、ＳＣ
＿Ｃｌｏｃｋ＝｀Ｈ´の区間では、データＤ８〜Ｄ１１
が出力され、続くＳＣ＿Ｃｌｏｃｋ＝｀Ｌ´の区間で
は、セレクタ３１〜７４の入力選択が切り替わって、デ
ータＤ１２〜Ｄ１５が出力される。つまり、スキャン入
力変換回路１０において、入力信号はＳＣ＿Ｃｌｏｃｋ
の１周期毎に変化し、それに対する出力信号は、同じ周
期内のＳＣ＿Ｃｌｏｃｋ＝｀Ｈ´の区間と｀Ｌ´の区間
で切り替わる。以上によって、スキャンクロックＳＣ＿
Ｃｌｏｃｋを用いて、８ビットの入力信号は４ビットの
スキャン入力信号に変換される。
周期Ｔ５１では、入力ピンＰＩＮ＿ｉ０〜ＰＩＮ＿ｉ７
から次の８ビットのデータＤ８〜Ｄ１５が入力される。
これに応じて、出力ピンＳＩＮ０〜ＳＩＮ３には、ＳＣ
＿Ｃｌｏｃｋ＝｀Ｈ´の区間では、データＤ８〜Ｄ１１
が出力され、続くＳＣ＿Ｃｌｏｃｋ＝｀Ｌ´の区間で
は、セレクタ３１〜７４の入力選択が切り替わって、デ
ータＤ１２〜Ｄ１５が出力される。つまり、スキャン入
力変換回路１０において、入力信号はＳＣ＿Ｃｌｏｃｋ
の１周期毎に変化し、それに対する出力信号は、同じ周
期内のＳＣ＿Ｃｌｏｃｋ＝｀Ｈ´の区間と｀Ｌ´の区間
で切り替わる。以上によって、スキャンクロックＳＣ＿
Ｃｌｏｃｋを用いて、８ビットの入力信号は４ビットの
スキャン入力信号に変換される。
【００２９】次に、図６は、スキャン出力変換回路１１
において、４ビットのデータを８ビットに変換する際の
タイミングを示している。この図において、信号ＴＥＳ
ＴＭｏｄｅは｀Ｈ´であり続けるとする。スキャン出力
変換回路１１にスキャン出力信号ＳＯＵＴ０〜ＳＯＵＴ
３の４ビットのデータが入力され、変換された結果とし
て出力ピンＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７に８ビットのデ
ータが出力される。最初に、周期Ｔ６０において、ＳＯ
ＵＴ０〜ＳＯＵＴ３にデータとして、ＳＣ＿Ｃｌｏｃｋ
＝｀Ｈ´の区間で、それぞれＱ０〜Ｑ３が与えられ、Ｓ
Ｃ＿Ｃｌｏｃｋ＝｀Ｌ´の区間で、それぞれＱ４〜Ｑ７
が与えられる。出力ピンＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７に
は、次の周期Ｔ６１において、上記のＱ０〜Ｑ７の８ビ
ットが出力される。
において、４ビットのデータを８ビットに変換する際の
タイミングを示している。この図において、信号ＴＥＳ
ＴＭｏｄｅは｀Ｈ´であり続けるとする。スキャン出力
変換回路１１にスキャン出力信号ＳＯＵＴ０〜ＳＯＵＴ
３の４ビットのデータが入力され、変換された結果とし
て出力ピンＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７に８ビットのデ
ータが出力される。最初に、周期Ｔ６０において、ＳＯ
ＵＴ０〜ＳＯＵＴ３にデータとして、ＳＣ＿Ｃｌｏｃｋ
＝｀Ｈ´の区間で、それぞれＱ０〜Ｑ３が与えられ、Ｓ
Ｃ＿Ｃｌｏｃｋ＝｀Ｌ´の区間で、それぞれＱ４〜Ｑ７
が与えられる。出力ピンＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７に
は、次の周期Ｔ６１において、上記のＱ０〜Ｑ７の８ビ
ットが出力される。
【００３０】上記の周期Ｔ６１では、ＳＯＵＴ０〜ＳＯ
ＵＴ３にデータとして、ＳＣ＿Ｃｌｏｃｋ＝｀Ｈ´の区
間でそれぞれＱ８〜Ｑ１１が与えられ、ＳＣ＿Ｃｌｏｃ
ｋ＝｀Ｌ´の区間で、Ｑ１２〜Ｑ１５が与えられる。出
力ピンＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７には、次の周期Ｔ６
２において、上記のＱ８〜Ｑ１５の８ビットが出力され
る。つまり、スキャン出力変換回路１１において、入力
信号はＳＣ＿Ｃｌｏｃｋの１／２周期毎に変化し、それ
に対する出力信号は、上記の入力信号に対して１周期遅
れて、１周期毎で切り替わる。以上によって、スキャン
クロックＳＣ＿Ｃｌｏｃｋを用いて、４ビットの入力信
号は８ビットのスキャン出力信号に変換される。
ＵＴ３にデータとして、ＳＣ＿Ｃｌｏｃｋ＝｀Ｈ´の区
間でそれぞれＱ８〜Ｑ１１が与えられ、ＳＣ＿Ｃｌｏｃ
ｋ＝｀Ｌ´の区間で、Ｑ１２〜Ｑ１５が与えられる。出
力ピンＰＩＮ＿ｏ０〜ＰＩＮ＿ｏ７には、次の周期Ｔ６
２において、上記のＱ８〜Ｑ１５の８ビットが出力され
る。つまり、スキャン出力変換回路１１において、入力
信号はＳＣ＿Ｃｌｏｃｋの１／２周期毎に変化し、それ
に対する出力信号は、上記の入力信号に対して１周期遅
れて、１周期毎で切り替わる。以上によって、スキャン
クロックＳＣ＿Ｃｌｏｃｋを用いて、４ビットの入力信
号は８ビットのスキャン出力信号に変換される。
【００３１】次に、本発明の第２実施形態よるスキャン
テスト回路を図面を参照しつつ説明する。図７は、上記
の第１実施形態と同じ構成のスキャンチェーンを内蔵す
る内部回路に対して、ＬＳＩの外部から入力ピンＰＩＮ
＿ｉ０，ＰＩＮ＿ｉ１から２ビットのデータが与えら
れ、ＬＳＩの内部では、４本のスキャンチェーンによ
り、スキャンテストを行い、その結果を２ビットのデー
タとしてＬＳＩの外部に出力するものとする。従って、
スキャン入力変換回路７０は、入力２ビット、出力４ビ
ットの直列−並列変換回路であり、スキャン出力変換回
路７１は、入力４ビット、出力２ビットの並列−直列変
換回路である。
テスト回路を図面を参照しつつ説明する。図７は、上記
の第１実施形態と同じ構成のスキャンチェーンを内蔵す
る内部回路に対して、ＬＳＩの外部から入力ピンＰＩＮ
＿ｉ０，ＰＩＮ＿ｉ１から２ビットのデータが与えら
れ、ＬＳＩの内部では、４本のスキャンチェーンによ
り、スキャンテストを行い、その結果を２ビットのデー
タとしてＬＳＩの外部に出力するものとする。従って、
スキャン入力変換回路７０は、入力２ビット、出力４ビ
ットの直列−並列変換回路であり、スキャン出力変換回
路７１は、入力４ビット、出力２ビットの並列−直列変
換回路である。
【００３２】また、スキャン入力信号ＳＩＮ０〜ＳＩＮ
３、スキャン出力信号ＳＯＵＴ０〜ＳＯＵＴ３、入力ピ
ンＰＩＮ＿ｉ０，ＰＩＮ＿ｉ１、出力ピンＰＩＮ＿ｏ
０，ＰＩＮ＿ｏ１は、図１（ａ）の第１実施形態と同じ
構成を持つものであるので、同じ符号を付してある。ま
た、スキャン入力変換回路７０とスキャン出力変換回路
７１の間に挟まれた回路は、構成要素であるスキャンセ
ル７２０〜７２３，７３０〜７３３，７４０〜７４３，
７５０〜７５３を含めてその構成やデータの伝搬の仕方
などは、図１（ａ）の第１実施形態におけるものと同じ
であり、例えばスキャンセル１２０はスキャンセル７２
０に同じである。従って、再説は避け、第２実施形態の
特徴であるスキャン入力変換回路７０とスキャン出力変
換回路７１の説明を行う。
３、スキャン出力信号ＳＯＵＴ０〜ＳＯＵＴ３、入力ピ
ンＰＩＮ＿ｉ０，ＰＩＮ＿ｉ１、出力ピンＰＩＮ＿ｏ
０，ＰＩＮ＿ｏ１は、図１（ａ）の第１実施形態と同じ
構成を持つものであるので、同じ符号を付してある。ま
た、スキャン入力変換回路７０とスキャン出力変換回路
７１の間に挟まれた回路は、構成要素であるスキャンセ
ル７２０〜７２３，７３０〜７３３，７４０〜７４３，
７５０〜７５３を含めてその構成やデータの伝搬の仕方
などは、図１（ａ）の第１実施形態におけるものと同じ
であり、例えばスキャンセル１２０はスキャンセル７２
０に同じである。従って、再説は避け、第２実施形態の
特徴であるスキャン入力変換回路７０とスキャン出力変
換回路７１の説明を行う。
【００３３】上述したスキャン入力変換回路７０の回路
構成を示したのが、図８である。この例では、入力ピン
ＰＩＮ＿ｉ０から、入力信号がスキャン入力変換回路７
０に入力され、内部でフリップフロップＦＦ８０とＦＦ
８２のデータ入力端子に入力される。そしてフリップフ
ロップＦＦ８０の出力はフリップフロップＦＦ８１に入
力され、上記のフリップフロップＦＦ８１の出力はスキ
ャン入力信号ＳＩＮ０として、フリップフロップＦＦ８
２の出力は、スキャン入力信号ＳＩＮ２として出力され
る。
構成を示したのが、図８である。この例では、入力ピン
ＰＩＮ＿ｉ０から、入力信号がスキャン入力変換回路７
０に入力され、内部でフリップフロップＦＦ８０とＦＦ
８２のデータ入力端子に入力される。そしてフリップフ
ロップＦＦ８０の出力はフリップフロップＦＦ８１に入
力され、上記のフリップフロップＦＦ８１の出力はスキ
ャン入力信号ＳＩＮ０として、フリップフロップＦＦ８
２の出力は、スキャン入力信号ＳＩＮ２として出力され
る。
【００３４】同様に、入力ピンＰＩＮ＿ｉ１からの入力
は、スキャン入力変換回路７０の内部でフリップフロッ
プＦＦ８３とＦＦ８５のデータ入力端子に入力される。
そしてフリップフロップＦＦ８３の出力はフリップフロ
ップＦＦ８４に入力され、上記のフリップフロップＦＦ
８４の出力はスキャン入力信号ＳＩＮ１として、フリッ
プフロップＦＦ８５の出力は、スキャン入力信号ＳＩＮ
３として出力される。上記のフリップフロップＦＦ８
１，ＦＦ８２，ＦＦ８４，ＦＦ８５は、クロックＳＣ＿
Ｃｌｏｃｋ／２の立ち上がりで、フリップフロップＦＦ
８０，ＦＦ８３は同クロックの立ち下がりで、それぞれ
データを取り込む。このクロックＳＣ＿Ｃｌｏｃｋ／２
は、上記の第１実施形態で用いたＳＣ＿Ｃｌｏｃｋの周
波数を１／２倍したものである。
は、スキャン入力変換回路７０の内部でフリップフロッ
プＦＦ８３とＦＦ８５のデータ入力端子に入力される。
そしてフリップフロップＦＦ８３の出力はフリップフロ
ップＦＦ８４に入力され、上記のフリップフロップＦＦ
８４の出力はスキャン入力信号ＳＩＮ１として、フリッ
プフロップＦＦ８５の出力は、スキャン入力信号ＳＩＮ
３として出力される。上記のフリップフロップＦＦ８
１，ＦＦ８２，ＦＦ８４，ＦＦ８５は、クロックＳＣ＿
Ｃｌｏｃｋ／２の立ち上がりで、フリップフロップＦＦ
８０，ＦＦ８３は同クロックの立ち下がりで、それぞれ
データを取り込む。このクロックＳＣ＿Ｃｌｏｃｋ／２
は、上記の第１実施形態で用いたＳＣ＿Ｃｌｏｃｋの周
波数を１／２倍したものである。
【００３５】次に、上述したスキャン出力変換回路７１
の回路構成を示した図９の説明を行う。このスキャン出
力変換回路７１においては、スキャン出力信号ＳＯＵＴ
０，ＳＯＵＴ１，ＳＯＵＴ２，ＳＯＵＴ３の４本の信号
が入力され、ＰＩＮ＿ｏ０、ＰＩＮ＿ｏ１の２本の信号
が出力される。まず、スキャン出力信号ＳＯＵＴ０とＳ
ＯＵＴ１がセレクタＳＥＬ９０のＨ入力とＬ入力とに、
またスキャン出力信号ＳＯＵＴ２とＳＯＵＴ３がセレク
タＳＥＬ９２のＨ入力とＬ入力とにそれぞれ入力され
る。そして、セレクタＳＥＬ９０の出力と信号ＤＡＴＡ
Ｏｕｔ０とがセレクタＳＥＬ９１のＨ入力とＬ入力と
に、またセレクタＳＥＬ９２の出力と信号ＤＡＴＡＯｕ
ｔ１とがセレクタＳＥＬ９３のＨ入力とＬ入力とにそれ
ぞれ入力される。
の回路構成を示した図９の説明を行う。このスキャン出
力変換回路７１においては、スキャン出力信号ＳＯＵＴ
０，ＳＯＵＴ１，ＳＯＵＴ２，ＳＯＵＴ３の４本の信号
が入力され、ＰＩＮ＿ｏ０、ＰＩＮ＿ｏ１の２本の信号
が出力される。まず、スキャン出力信号ＳＯＵＴ０とＳ
ＯＵＴ１がセレクタＳＥＬ９０のＨ入力とＬ入力とに、
またスキャン出力信号ＳＯＵＴ２とＳＯＵＴ３がセレク
タＳＥＬ９２のＨ入力とＬ入力とにそれぞれ入力され
る。そして、セレクタＳＥＬ９０の出力と信号ＤＡＴＡ
Ｏｕｔ０とがセレクタＳＥＬ９１のＨ入力とＬ入力と
に、またセレクタＳＥＬ９２の出力と信号ＤＡＴＡＯｕ
ｔ１とがセレクタＳＥＬ９３のＨ入力とＬ入力とにそれ
ぞれ入力される。
【００３６】この信号ＤＡＴＡＯｕｔ０，ＤＡＴＡＯｕ
ｔ１はＬＳＩ内部回路の通常動作時の出力であるのは、
上記の第１実施形態におけると同様である。そして、セ
レクタＳＥＬ９１の出力は出力ピンＰＩＮ＿ｏ０、セレ
クタＳＥＬ９３の出力は出力ピンＰＩＮ＿ｏ１にそれぞ
れ導かれる。また、セレクタＳＥＬ９０，ＳＥＬ９１，
ＳＥＬ９２，ＳＥＬ９３で用いられる選択信号はＴＥＳ
ＴＭｏｄｅであり、｀Ｈ´の時に各セレクタのＨ入力
が、｀Ｌ´の時にＬ入力がそれぞれ選択される。
ｔ１はＬＳＩ内部回路の通常動作時の出力であるのは、
上記の第１実施形態におけると同様である。そして、セ
レクタＳＥＬ９１の出力は出力ピンＰＩＮ＿ｏ０、セレ
クタＳＥＬ９３の出力は出力ピンＰＩＮ＿ｏ１にそれぞ
れ導かれる。また、セレクタＳＥＬ９０，ＳＥＬ９１，
ＳＥＬ９２，ＳＥＬ９３で用いられる選択信号はＴＥＳ
ＴＭｏｄｅであり、｀Ｈ´の時に各セレクタのＨ入力
が、｀Ｌ´の時にＬ入力がそれぞれ選択される。
【００３７】続いて、上述した第２実施形態の回路にお
いて行われるデータ変換について図１０と図１１とを用
いて説明する。図１０は、図８で回路構成を示したスキ
ャン入力変換回路７０において、２ビットのデータを４
ビットに変換する際のタイミングを示している。スキャ
ン入力変換回路７０に入力ピンＰＩＮ＿ｉ０、ＰＩＮ＿
ｉ１から２ビットが入力され、変換された結果としてス
キャン入力信号ＳＩＮ０〜ＳＩＮ３の４ビットが出力さ
れる。図８に示したように、フリップフロップのクロッ
クとして、ＳＣ＿Ｃｌｏｃｋ／２が用いられているが、
図１０においては、参照としてクロックＳＣ＿Ｃｌｏｃ
ｋも示してある。なお、周期についてもクロックＳＣ＿
Ｃｌｏｃｋ／２の周期として表してある。
いて行われるデータ変換について図１０と図１１とを用
いて説明する。図１０は、図８で回路構成を示したスキ
ャン入力変換回路７０において、２ビットのデータを４
ビットに変換する際のタイミングを示している。スキャ
ン入力変換回路７０に入力ピンＰＩＮ＿ｉ０、ＰＩＮ＿
ｉ１から２ビットが入力され、変換された結果としてス
キャン入力信号ＳＩＮ０〜ＳＩＮ３の４ビットが出力さ
れる。図８に示したように、フリップフロップのクロッ
クとして、ＳＣ＿Ｃｌｏｃｋ／２が用いられているが、
図１０においては、参照としてクロックＳＣ＿Ｃｌｏｃ
ｋも示してある。なお、周期についてもクロックＳＣ＿
Ｃｌｏｃｋ／２の周期として表してある。
【００３８】最初に、周期Ｔ１００において、入力ピン
ＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１にデータとして、クロック
ＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区間で、それぞれＤ
０、Ｄ８が与えられ、クロックＳＣ＿Ｃｌｏｃｋ／２＝
｀Ｌ´の区間で、それぞれＤ１、Ｄ９が与えられる。こ
れに応じて、スキャン出力信号ＳＩＮ０，ＳＩＮ１，Ｓ
ＩＮ２，ＳＩＮ３には、次の周期Ｔ１０１において、１
周期の間、それぞれＤ０，Ｄ８，Ｄ１，Ｄ９の値が出力
される。この同じ周期Ｔ１０１において、入力ピンＰＩ
Ｎ＿ｉ０、ＰＩＮ＿ｉ１には、クロックＳＣ＿Ｃｌｏｃ
ｋ／２＝｀Ｈ´の区間でＤ２，Ｄ１０の値が、クロック
ＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´の区間にＤ３，Ｄ１１が
与えられる。
ＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１にデータとして、クロック
ＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区間で、それぞれＤ
０、Ｄ８が与えられ、クロックＳＣ＿Ｃｌｏｃｋ／２＝
｀Ｌ´の区間で、それぞれＤ１、Ｄ９が与えられる。こ
れに応じて、スキャン出力信号ＳＩＮ０，ＳＩＮ１，Ｓ
ＩＮ２，ＳＩＮ３には、次の周期Ｔ１０１において、１
周期の間、それぞれＤ０，Ｄ８，Ｄ１，Ｄ９の値が出力
される。この同じ周期Ｔ１０１において、入力ピンＰＩ
Ｎ＿ｉ０、ＰＩＮ＿ｉ１には、クロックＳＣ＿Ｃｌｏｃ
ｋ／２＝｀Ｈ´の区間でＤ２，Ｄ１０の値が、クロック
ＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´の区間にＤ３，Ｄ１１が
与えられる。
【００３９】同様に、次の周期Ｔ１０２において、入力
ピンＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１には、クロックＳＣ＿
Ｃｌｏｃｋ／２＝｀Ｈ´の区間で、それぞれＤ４、Ｄ１
２が与えられ、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´
の区間で、それぞれＤ５、Ｄ１３が与えられる。この同
じ周期Ｔ１０２において、スキャン出力信号ＳＩＮ０，
ＳＩＮ１，ＳＩＮ２，ＳＩＮ３には、それぞれＤ２，Ｄ
１０，Ｄ３，Ｄ１１の値が出力される。
ピンＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１には、クロックＳＣ＿
Ｃｌｏｃｋ／２＝｀Ｈ´の区間で、それぞれＤ４、Ｄ１
２が与えられ、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´
の区間で、それぞれＤ５、Ｄ１３が与えられる。この同
じ周期Ｔ１０２において、スキャン出力信号ＳＩＮ０，
ＳＩＮ１，ＳＩＮ２，ＳＩＮ３には、それぞれＤ２，Ｄ
１０，Ｄ３，Ｄ１１の値が出力される。
【００４０】同様に、さらに次の周期Ｔ１０３におい
て、入力ピンＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１には、クロッ
クＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区間で、それぞれＤ
６、Ｄ１４が与えられ、クロックＳＣ＿Ｃｌｏｃｋ／２
＝｀Ｌ´の区間で、それぞれＤ７、Ｄ１５が与えられ
る。この同じ周期Ｔ１０３において、スキャン出力信号
ＳＩＮ０，ＳＩＮ１，ＳＩＮ２，ＳＩＮ３には、それぞ
れＤ４，Ｄ１２，Ｄ５，Ｄ１３の値が出力される。
て、入力ピンＰＩＮ＿ｉ０、ＰＩＮ＿ｉ１には、クロッ
クＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区間で、それぞれＤ
６、Ｄ１４が与えられ、クロックＳＣ＿Ｃｌｏｃｋ／２
＝｀Ｌ´の区間で、それぞれＤ７、Ｄ１５が与えられ
る。この同じ周期Ｔ１０３において、スキャン出力信号
ＳＩＮ０，ＳＩＮ１，ＳＩＮ２，ＳＩＮ３には、それぞ
れＤ４，Ｄ１２，Ｄ５，Ｄ１３の値が出力される。
【００４１】そして、その次の周期Ｔ１０４において
は、スキャン出力信号ＳＩＮ０，ＳＩＮ１，ＳＩＮ２，
ＳＩＮ３には、それぞれＤ６，Ｄ１４，Ｄ７，Ｄ１５の
値が出力される。以上、説明した様に、スキャン入力変
換回路７０においては、クロックＳＣ＿Ｃｌｏｃｋ／２
のある周期において、２本の入力ピンＰＩＮ＿ｉ０、Ｐ
ＩＮ＿ｉ１から時分割で入力された２ビット×２＝計４
ビットのデータは、１周期遅れて次の周期において、４
ビット並列に、スキャン出力信号ＳＩＮ０，ＳＩＮ１，
ＳＩＮ２，ＳＩＮ３として出力される。
は、スキャン出力信号ＳＩＮ０，ＳＩＮ１，ＳＩＮ２，
ＳＩＮ３には、それぞれＤ６，Ｄ１４，Ｄ７，Ｄ１５の
値が出力される。以上、説明した様に、スキャン入力変
換回路７０においては、クロックＳＣ＿Ｃｌｏｃｋ／２
のある周期において、２本の入力ピンＰＩＮ＿ｉ０、Ｐ
ＩＮ＿ｉ１から時分割で入力された２ビット×２＝計４
ビットのデータは、１周期遅れて次の周期において、４
ビット並列に、スキャン出力信号ＳＩＮ０，ＳＩＮ１，
ＳＩＮ２，ＳＩＮ３として出力される。
【００４２】次に、図１１は、図９で回路構成を示した
スキャン出力変換回路７１において、４ビットのデータ
を２ビットに変換する際のタイミングを示している。こ
の図１１において、信号ＴＥＳＴＭｏｄｅは｀Ｈ´であ
り続けるとする。また、図９に示したように、フリップ
フロップのクロックとして、ＳＣ＿Ｃｌｏｃｋ／２が用
いられているが、図１１においては、参照としてクロッ
クＳＣ＿Ｃｌｏｃｋも示してある。なお、周期について
もクロックＳＣ＿Ｃｌｏｃｋ／２の周期として表してあ
る。
スキャン出力変換回路７１において、４ビットのデータ
を２ビットに変換する際のタイミングを示している。こ
の図１１において、信号ＴＥＳＴＭｏｄｅは｀Ｈ´であ
り続けるとする。また、図９に示したように、フリップ
フロップのクロックとして、ＳＣ＿Ｃｌｏｃｋ／２が用
いられているが、図１１においては、参照としてクロッ
クＳＣ＿Ｃｌｏｃｋも示してある。なお、周期について
もクロックＳＣ＿Ｃｌｏｃｋ／２の周期として表してあ
る。
【００４３】まず、図１１において、周期Ｔ１１０にお
いて、スキャン出力信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ
２、ＳＩＮ３に、Ｑ０，Ｑ１，Ｑ２，Ｑ３の値が１周期
の間、それぞれ加わる。これらは、図９に示すセレクタ
ＳＥＬ９０，９１，９２，９３が、全てＨ入力が選択さ
れることにより、出力ピンＰＩＯ＿ｏ０，ＰＩＯ＿ｏ１
に対して、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区
間で、それぞれＱ０、Ｑ１が与えられ、クロックＳＣ＿
Ｃｌｏｃｋ／２＝｀Ｌ´の区間で、それぞれＱ２、Ｑ３
が選択され切り替えられて出力される。
いて、スキャン出力信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ
２、ＳＩＮ３に、Ｑ０，Ｑ１，Ｑ２，Ｑ３の値が１周期
の間、それぞれ加わる。これらは、図９に示すセレクタ
ＳＥＬ９０，９１，９２，９３が、全てＨ入力が選択さ
れることにより、出力ピンＰＩＯ＿ｏ０，ＰＩＯ＿ｏ１
に対して、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区
間で、それぞれＱ０、Ｑ１が与えられ、クロックＳＣ＿
Ｃｌｏｃｋ／２＝｀Ｌ´の区間で、それぞれＱ２、Ｑ３
が選択され切り替えられて出力される。
【００４４】続く周期Ｔ１１１において、スキャン出力
信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３に、Ｑ
４，Ｑ５，Ｑ６，Ｑ７の値が１周期の間、それぞれ加わ
る。これらは、出力ピンＰＩＯ＿ｏ０，ＰＩＯ＿ｏ１に
対して、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区間
で、それぞれＱ４、Ｑ５が与えられ、クロックＳＣ＿Ｃ
ｌｏｃｋ／２＝｀Ｌ´の区間で、それぞれＱ６、Ｑ７が
選択され切り替えられて出力される。
信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３に、Ｑ
４，Ｑ５，Ｑ６，Ｑ７の値が１周期の間、それぞれ加わ
る。これらは、出力ピンＰＩＯ＿ｏ０，ＰＩＯ＿ｏ１に
対して、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｈ´の区間
で、それぞれＱ４、Ｑ５が与えられ、クロックＳＣ＿Ｃ
ｌｏｃｋ／２＝｀Ｌ´の区間で、それぞれＱ６、Ｑ７が
選択され切り替えられて出力される。
【００４５】同様に、次の周期Ｔ１１２において、スキ
ャン出力信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３
に、Ｑ８，Ｑ９，Ｑ１０，Ｑ１１の値が１周期の間、そ
れぞれ加わる。これらは、出力ピンＰＩＯ＿ｏ０，ＰＩ
Ｏ＿ｏ１に対して、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀
Ｈ´の区間で、それぞれＱ８、Ｑ９が与えられ、クロッ
クＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´の区間で、それぞれＱ
１０、Ｑ１１が選択され切り替えられて出力される。
ャン出力信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３
に、Ｑ８，Ｑ９，Ｑ１０，Ｑ１１の値が１周期の間、そ
れぞれ加わる。これらは、出力ピンＰＩＯ＿ｏ０，ＰＩ
Ｏ＿ｏ１に対して、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀
Ｈ´の区間で、それぞれＱ８、Ｑ９が与えられ、クロッ
クＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´の区間で、それぞれＱ
１０、Ｑ１１が選択され切り替えられて出力される。
【００４６】さらに次の周期Ｔ１１３において、スキャ
ン出力信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３
に、Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５の値が１周期の
間、それぞれ加わる。これらは、出力ピンＰＩＯ＿ｏ
０，ＰＩＯ＿ｏ１に対して、クロックＳＣ＿Ｃｌｏｃｋ
／２＝｀Ｈ´の区間で、それぞれＱ１２、Ｑ１３が与え
られ、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´の区間
で、それぞれＱ１４、Ｑ１５が選択され切り替えられて
出力される。
ン出力信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３
に、Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５の値が１周期の
間、それぞれ加わる。これらは、出力ピンＰＩＯ＿ｏ
０，ＰＩＯ＿ｏ１に対して、クロックＳＣ＿Ｃｌｏｃｋ
／２＝｀Ｈ´の区間で、それぞれＱ１２、Ｑ１３が与え
られ、クロックＳＣ＿Ｃｌｏｃｋ／２＝｀Ｌ´の区間
で、それぞれＱ１４、Ｑ１５が選択され切り替えられて
出力される。
【００４７】以上、説明した様に、スキャン出力変換回
路７１においては、クロックＳＣ＿Ｃｌｏｃｋ／２のあ
る周期において、スキャン出力信号ＳＯＵＴ０、ＳＯＵ
Ｔ１、ＳＯＵＴ２、ＳＯＵＴ３に入力された４ビットの
データは、同じ周期において、クロックＳＣ＿Ｃｌｏｃ
ｋ／２＝｀Ｈ´の区間で、スキャン出力信号ＳＯＵＴ
０、ＳＯＵＴ１に加わったデータが、クロックＳＣ＿Ｃ
ｌｏｃｋ／２＝｀Ｌ´の区間で、スキャン出力信号ＳＯ
ＵＴ２、ＳＯＵＴ３に加わったデータが時分割で、それ
ぞれ出力される。
路７１においては、クロックＳＣ＿Ｃｌｏｃｋ／２のあ
る周期において、スキャン出力信号ＳＯＵＴ０、ＳＯＵ
Ｔ１、ＳＯＵＴ２、ＳＯＵＴ３に入力された４ビットの
データは、同じ周期において、クロックＳＣ＿Ｃｌｏｃ
ｋ／２＝｀Ｈ´の区間で、スキャン出力信号ＳＯＵＴ
０、ＳＯＵＴ１に加わったデータが、クロックＳＣ＿Ｃ
ｌｏｃｋ／２＝｀Ｌ´の区間で、スキャン出力信号ＳＯ
ＵＴ２、ＳＯＵＴ３に加わったデータが時分割で、それ
ぞれ出力される。
【００４８】以上、第１実施形態及び第２実施形態にお
いて、スキャンテスト回路について説明したが、この本
発明のスキャンテスト回路は、実現にあたっては、テス
トを行う対象であるＬＳＩの内部に組み込んで同一チッ
プとすることもできるし、上述したスキャン入力変換回
路とスキャン出力変換回路とを搭載し、半導体集積回路
試験装置に組み込んで用いられる半導体集積回路試験用
基板とすることも可能である。
いて、スキャンテスト回路について説明したが、この本
発明のスキャンテスト回路は、実現にあたっては、テス
トを行う対象であるＬＳＩの内部に組み込んで同一チッ
プとすることもできるし、上述したスキャン入力変換回
路とスキャン出力変換回路とを搭載し、半導体集積回路
試験装置に組み込んで用いられる半導体集積回路試験用
基板とすることも可能である。
【００４９】
【発明の効果】以上説明したように、この発明によるス
キャンテスト回路によれば、半導体集積回路試験装置が
持つスキャンピン数に制約されない、被検対象である半
導体集積装置の様々なピン数に対応することが可能とな
る。
キャンテスト回路によれば、半導体集積回路試験装置が
持つスキャンピン数に制約されない、被検対象である半
導体集積装置の様々なピン数に対応することが可能とな
る。
【図１】 本発明による第１実施形態による、ＬＳＩの
内部回路のスキャンパスに関する部分を抜き出したブロ
ック図、及びスキャンセルのブロック図である。
内部回路のスキャンパスに関する部分を抜き出したブロ
ック図、及びスキャンセルのブロック図である。
【図２】 図１のスキャンセルの内部回路図である。
【図３】 スキャン入力変換回路１０の回路構成図であ
る。
る。
【図４】 スキャン出力変換回路１１の回路構成図であ
る。
る。
【図５】 スキャン入力変換回路１０における、データ
変換する際のタイミングチャートである。
変換する際のタイミングチャートである。
【図６】 スキャン出力変換回路１１における、データ
変換する際のタイミングチャートである。
変換する際のタイミングチャートである。
【図７】 本発明による第２実施形態による、ＬＳＩの
内部回路のスキャンパスに関する部分を抜き出したブロ
ック図である。
内部回路のスキャンパスに関する部分を抜き出したブロ
ック図である。
【図８】 スキャン入力変換回路７０の回路構成図であ
る。
る。
【図９】 スキャン出力変換回路７１の回路構成図であ
る。
る。
【図１０】 スキャン入力変換回路７０における、デー
タ変換する際のタイミングチャートである。
タ変換する際のタイミングチャートである。
【図１１】 スキャン出力変換回路７１における、デー
タ変換する際のタイミングチャートである。
タ変換する際のタイミングチャートである。
【図１２】 従来の手法による半導体集積回路のスキャ
ンチェーンを説明する図である。
ンチェーンを説明する図である。
【図１３】 半導体集積回路内部における組み合わせ回
路素子群と保持回路群およびそれらを接続するパスとを
示した回路図である。
路素子群と保持回路群およびそれらを接続するパスとを
示した回路図である。
【図１４】 図１３の動作を説明するタイミングチャー
トである。
トである。
１０、７０…スキャン入力変換回路 １１、７１…スキャン出力変換回路 １２０〜１２３，１３０〜１３３，１４０〜１４３，１
５０〜１５３…スキャンセル ３１，３２，３３，３４…セレクタ ＤＦＦ１，ＦＦ４０〜ＦＦ５１，ＦＦ８０〜ＦＦ８５…
フリップフロップ ＳＥＬ１，ＳＥＬ２，ＳＥＬ４０〜ＳＥＬ４７，ＳＥＬ
９０〜ＳＥＬ９３…セレクタ ７２０〜７２３，７３０〜７３３，７４０〜７４３，７
５０〜７５３…スキャンセル Ｌｏｇｉｃ００〜Ｌｏｇｉｃ０４，Ｌｏｇｉｃ１０〜Ｌ
ｏｇｉｃ１４，Ｌｏｇｉｃ２０〜Ｌｏｇｉｃ２４，Ｌｏ
ｇｉｃ３０〜Ｌｏｇｉｃ３４，Ｌｏｇｉｃ４０〜Ｌｏｇ
ｉｃ４４…組み合わせ回路 Ｓ１０〜Ｓ１４，Ｓ２０〜Ｓ２４，Ｓ３０〜Ｓ３４，Ｓ
４０〜Ｓ４４…スキャンセル
５０〜１５３…スキャンセル ３１，３２，３３，３４…セレクタ ＤＦＦ１，ＦＦ４０〜ＦＦ５１，ＦＦ８０〜ＦＦ８５…
フリップフロップ ＳＥＬ１，ＳＥＬ２，ＳＥＬ４０〜ＳＥＬ４７，ＳＥＬ
９０〜ＳＥＬ９３…セレクタ ７２０〜７２３，７３０〜７３３，７４０〜７４３，７
５０〜７５３…スキャンセル Ｌｏｇｉｃ００〜Ｌｏｇｉｃ０４，Ｌｏｇｉｃ１０〜Ｌ
ｏｇｉｃ１４，Ｌｏｇｉｃ２０〜Ｌｏｇｉｃ２４，Ｌｏ
ｇｉｃ３０〜Ｌｏｇｉｃ３４，Ｌｏｇｉｃ４０〜Ｌｏｇ
ｉｃ４４…組み合わせ回路 Ｓ１０〜Ｓ１４，Ｓ２０〜Ｓ２４，Ｓ３０〜Ｓ３４，Ｓ
４０〜Ｓ４４…スキャンセル
Claims (4)
- 【請求項１】 半導体集積回路内部の回路を試験するた
めに該回路内の保持回路をシリアルに接続してなるスキ
ャンパスのシリアル入力端と、該スキャンパスのシリア
ル入力端に試験データを与える入力部との間に設けられ
て、上記入力部から入力される複数ビットのパラレル信
号を、その本数とそのタイミングとを変換してシリアル
信号に変換し、上記スキャンパスのシリアル入力端に入
力するスキャン入力変換回路を備えてなるスキャンテス
ト回路において、上記スキャン入力変換回路は、２入力
１出力の選択回路を用いて、並列−直列変換を行うこと
を特徴とするスキャンテスト回路。 - 【請求項２】 半導体集積回路内部の回路を試験するた
めに該回路内の保持回路をシリアルに接続してなるスキ
ャンパスのシリアル出力端と、該スキャンパスのシリア
ル出力端からのデータを出力する出力部との間に設けら
れて、上記スキャンパスのシリアル出力端から出力され
るシリアル信号を、その本数とそのタイミングとを変換
してパラレル信号に変換し、上記出力部に出力するスキ
ャン出力変換回路を備えてなるスキャンテスト回路にお
いて、 上記スキャン出力変換回路は、データを保持す
る保持回路と２入力１出力の選択回路とを用いて、直列
−並列変換を行うことを特徴とするスキャンテスト回
路。 - 【請求項３】 請求項１又は２のいずれかに記載のスキ
ャンテスト回路をその内部に含む半導体集積回路。 - 【請求項４】 請求項１又は２のいずれかに記載のスキ
ャン入力変換回路またはスキャン出力変換回路を搭載
し、半導体集積回路試験装置に組み込んで用いられる半
導体集積回路試験用基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01764199A JP3275867B2 (ja) | 1999-01-26 | 1999-01-26 | スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板 |
| US09/491,631 US20030056183A1 (en) | 1999-01-26 | 2000-01-26 | Scan test circuit, and semiconductor integrated circuit including the circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01764199A JP3275867B2 (ja) | 1999-01-26 | 1999-01-26 | スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000214226A JP2000214226A (ja) | 2000-08-04 |
| JP3275867B2 true JP3275867B2 (ja) | 2002-04-22 |
Family
ID=11949499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01764199A Expired - Fee Related JP3275867B2 (ja) | 1999-01-26 | 1999-01-26 | スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030056183A1 (ja) |
| JP (1) | JP3275867B2 (ja) |
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|---|---|---|---|---|
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| JP2004093462A (ja) * | 2002-09-02 | 2004-03-25 | Oki Electric Ind Co Ltd | 半導体集積回路とその試験方法 |
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| US20060036826A1 (en) * | 2004-07-30 | 2006-02-16 | International Business Machines Corporation | System, method and storage medium for providing a bus speed multiplier |
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| US7331010B2 (en) | 2004-10-29 | 2008-02-12 | International Business Machines Corporation | System, method and storage medium for providing fault detection and correction in a memory subsystem |
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| US7669086B2 (en) | 2006-08-02 | 2010-02-23 | International Business Machines Corporation | Systems and methods for providing collision detection in a memory system |
| US7581073B2 (en) * | 2006-08-09 | 2009-08-25 | International Business Machines Corporation | Systems and methods for providing distributed autonomous power management in a memory system |
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