WO2011114428A1 - 半導体装置およびそのテスト方法 - Google Patents

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潔人 伊藤
津野田　賢伸
真 佐圓
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株式会社日立製作所
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a test method for a stacked group of LSIs.
  • a method of electrically connecting stacked LSIs is important.
  • the through silicon via (Through Silicon Via) method in which a hole is formed in a silicon chip and the front and back surfaces of the chip are electrically connected by filling the hole with a conductor, is an LSI chip.
  • the electrode in the stacking direction three-dimensional electrode
  • a logic circuit connected to each other by a three-dimensional electrode is formed across a plurality of LSI chips.
  • FIG. 1 is a diagram showing a configuration example of a three-dimensional logic circuit configured by a plurality of LSIs in such a stacked LSI.
  • the three-dimensional logic circuit is composed of two LSI chips, LSI_A and LSI_B, and the combination circuits A, B, and D are mounted on the LSI_A, and the combination circuits C and E are mounted on the LSI_B, respectively. Further, three-dimensional electrodes 20a and 20b are formed between LSI_A and LSI_B, and signals are propagated between the combinational circuits B and C and the combinational circuits D and E, respectively.
  • Reference numerals 30a to 30h are flip-flops with a scan function for storing input and output data of the combinational circuit.
  • the combinational circuit A receives data from the flip-flop 30a and the flip-flop 30b on the LSI_A, and outputs the result of the internal operation to the combinational circuit D.
  • the combinational circuit B receives data from the combinational circuit C on the LSI_B via the flip-flop 30c on the LSI_A and the three-dimensional electrode 20a, and outputs the result of the internal calculation to the combinational circuit D.
  • the combination circuit C receives data from the flip-flop 30d and the flip-flop 30e on the LSI_B and outputs the result of the internal calculation to the combination circuit B on the LSI_A and the combination circuit E on the LSI_B.
  • the combinational circuit D receives data from the combinational circuit A and the combinational circuit B, and outputs the result of the internal calculation to the flip-flop 30f and the flip-flop 30g and the combinational circuit E on LSI_B.
  • the combinational circuit E receives data from the combinational circuit C and the combinational circuit D on the LSI_A via the three-dimensional electrode 20b, and outputs the result of the internal calculation to the flip-flop 30h.
  • scan test methods such as an internal scan test and a boundary scan test are known as test methods for inspecting whether a semiconductor device is normally configured.
  • a configuration example of the flip-flop 30 with a scan function used in such a scan test technique is shown in FIG.
  • the flip-flop 30 with a scan function includes a signal storage memory element 100 and a selector 200 inside.
  • the selector 200 has a function of selecting data to be input to the storage element 100 from the data input terminal PI and the scan input terminal SI in accordance with the mode designation signal md.
  • the mode designation signal md is “0”
  • the normal operation mode is set, and a signal input from the data input terminal PI is temporarily stored in the storage element 100 and then output to the data output terminal PO.
  • the mode designation signal md is “1”
  • the scan mode is set, and a signal input from the scan input terminal SI is stored in the storage element 100 and then output to the data output terminal PO and the scan output terminal SO.
  • a shift register can be configured by connecting the scan output terminal SO to the scan input terminal SI of another flip-flop with a scan function in a daisy chain. Then, by controlling the mode designation signal md according to a predetermined procedure, it is possible to set desired test data and observe the output result for the combinational circuit to which the flip-flop with scan function is connected.
  • a path for setting and observing the test data is called a scan chain. For example, a path indicated by a one-dot chain line in the logic circuit of FIG. 1 is a scan chain. In FIG. 1, for simplicity, wiring for distributing the mode designation signal md is omitted.
  • the flip-flops 30a, 30b, 30c with scan function are operated in the scan mode, and at the same time, a predetermined test pattern is input from the outside of the circuit from the test data input terminal TDI_A prepared as an external terminal.
  • the normal operation mode is set, and the combinational circuits A, B, and D are operated. Then, the output of the combinational circuit D is taken into the flip-flop.
  • the scan mode is set again, and the values taken into the flip-flops 30f and g with scan function are observed from the outside of the circuit at the test data output terminal TDO_A prepared as an external terminal.
  • test data input terminals and test data output terminals of a plurality of chips are connected in a daisy chain as in Patent Document 1, or a test data input as in Patent Document 2.
  • branch wiring is provided before and after the terminal and the test data output terminal.
  • the combinational circuit B receives data input not only from the flip-flop 30c on the LSI_A but also from the combinational circuit C on the LSI_B, all of the scan chains configured on the LSI_A from TDI_A to TDO_A I can't test the feature.
  • the combinational circuit E receives not only the combinational circuit C on the LSI_B but also the combinational circuit D on the LSI_A, all the scan chains from the TDI_B to the TDO_B configured on the LSI_B are all. I can't test the function of.
  • the surface from which the external terminal is drawn is not exposed in the LSI chip laminated in the middle, so the external terminal is arranged only on the lowermost or uppermost LSI chip. I can't. Therefore, in order to be able to access the four terminals TDI_A, TDO_A, TDI_B, and TDO_B at the same time after stacking, it is necessary to independently pull out the terminals as external terminals. In that case, since the external terminals dedicated to the test increase, there is a problem that an extra chip area is occupied and the manufacturing cost of the stacked LSI increases.
  • flip-flops 30 with a scan function are inserted at both ends of the three-dimensional electrodes 20a and 20b, and signals from the combination circuit C to the combination circuit B are transmitted via the scan chain on the LSI_A.
  • the flip-flops 30 with a scanning function are inserted into all three-dimensional electrodes, there is a problem that the occupied area of the circuit, circuit delay, power consumption, etc. are increased.
  • test data input terminals and the test data output terminals of a plurality of chips are configured in a daisy chain as in Patent Document 1, for example, when the test data output terminal TDO_A of LSI_A is connected to the test data input terminal TDI_B of LSI_B In order to input test data to the flip-flops d and e on the LSI_B, it is necessary to set all the flip-flops with scan functions on the LSI_A via a scan chain, which is an extra shift operation. Therefore, there are problems that the test time increases and the number of test patterns for shift operation control increases.
  • the present invention has been made in view of the above-described problems, and with respect to a combinational circuit mounted across a plurality of chips, the increase in the number of external terminals and circuits and the increase in the number of test patterns are not caused. It is an object of the present invention to provide a semiconductor device that can be easily tested and analyzed.
  • a first combination circuit in a semiconductor device that is a single semiconductor chip, a first combination circuit, a first storage element that stores an input signal to the first combination circuit, and an output signal from the first combination circuit are stored.
  • a second memory element a first selector for selecting a signal to be stored in the first memory element from a signal from a first terminal or a signal from a second terminal, the first memory element, and the second memory element And a first electrode to which a predetermined potential is supplied from the other semiconductor chip when the semiconductor chip is stacked with another semiconductor chip.
  • a test signal supplied to the semiconductor chip is input to the first terminal, and a test signal supplied to the other semiconductor chip is input to the second terminal.
  • the first selector selects the first terminal, and when the predetermined potential is supplied to the first electrode, the first selector Selects the second terminal.
  • the first semiconductor chip stores a first combination circuit and first storage for storing input information to the first combination circuit.
  • a first selector that selects a signal to be stored in the first storage element from a signal from the first terminal or a signal from the second terminal; and a second storage element that stores output information from the first combinational circuit.
  • a first scan chain provided without the first combinational circuit between the first memory element and the second memory element; a first electrode and a second electrode connected to the second semiconductor chip;
  • the second semiconductor chip has a second combinational circuit, a third storage element that stores input information to the second combinational circuit, and a second storage that stores output information from the third combinational circuit.
  • the second electrode includes the second electrode A second potential is applied to the fourth electrode through a three-dimensional electrode, and the second selector selects information from the fourth terminal by applying the second potential to the fourth electrode.
  • a method for testing a semiconductor device a first semiconductor chip having a first electrode and a second electrode, a second combination circuit, and a third storage element for storing input information to the second combination circuit
  • a fourth storage element that stores output information from the second combinational circuit
  • a second selector that selects a signal to be stored in the third storage element from a signal from the third terminal or a signal from the fourth terminal
  • a second semiconductor chip having a second scan chain provided between the third memory element and the fourth memory element without the second combinational circuit, and laminating the first electrode and the third memory element.
  • An electrode is connected via a first three-dimensional electrode
  • the second electrode and the fourth electrode are connected via a second three-dimensional electrode
  • the second selector is connected to the second electrode from the second electrode.
  • the second combinational circuit is tested for a semiconductor device that is set to select and output information from the fourth terminal to the third memory element by applying a second potential to the fourth electrode.
  • the LSI chip can be easily tested and analyzed.
  • FIG. 1 illustrates a configuration of a flip-flop with a three-dimensional scan function according to a first embodiment of the present invention.
  • 3 shows another configuration of the flip-flop with a three-dimensional scan function according to the first embodiment of the present invention.
  • 1 shows an embodiment of a test circuit according to a first embodiment of the present invention.
  • 1 is a diagram illustrating a specific configuration of a scan chain according to a first embodiment of the present invention.
  • 1 is a diagram illustrating a specific configuration of a scan chain according to a first embodiment of the present invention.
  • FIG. 10 is a schematic diagram showing a connection structure between LSI_A and LSI_B in a cross-sectional configuration taken along a dotted line AA ′ in FIG. 9.
  • An example of a specific configuration of the upward stack detection unit 400a is shown. It shows another example of a specific configuration of the downward stack detection unit 300b. 2 shows an example of the configuration of a test circuit when three semiconductor chips are stacked in the first embodiment of the present invention. 4 shows another example of the configuration of the test circuit when three semiconductor chips are stacked in the first embodiment of the present invention.
  • FIG. 3 shows a configuration of a flip-flop with a three-dimensional scan function according to a second embodiment of the present invention.
  • 6 shows an embodiment of a test circuit using a flip-flop with a three-dimensional scan function according to a second embodiment of the present invention.
  • FIG. 3 shows a configuration of a flip-flop with a three-dimensional scan function according to the first embodiment of the present invention.
  • the flip-flop 31 with a three-dimensional scan function receives signals from chips stacked in a downward direction.
  • a scan chain stores at least a circuit (selector or the like) for selecting either one of normal operation data and test data, and the selected data.
  • a circuit having a plurality of circuits (memory elements and the like) for supplying the output and the output of the memory elements and the like is supplied to one of the inputs of the next selector (data side at the time of test).
  • the selector 200 and the storage element 100 correspond to the above-described selection circuit and storage circuit, respectively, and become part of the scan chain.
  • the flip-flop 31 with a three-dimensional scanning function includes a storage element 100, a selector 200, a downward stack detector 300, an upward stack detector 400, an output control AND gate 500, and data input from the same chip.
  • Output terminals 2DI, 2DO, three electrodes LI, 3DI, LO for inputting / outputting signals in the chip lower surface direction, and electrodes UO, 3DO, UI for inputting / outputting signals in the chip upper surface direction Have
  • 2DI is a two-dimensional data input terminal from a circuit block on the same chip
  • 2DO is a two-dimensional data output terminal to a circuit block on the same chip
  • 3DI is a three-dimensional scan input terminal from the lower layer chip
  • 3DO is a three-dimensional scan output terminal to the upper layer chip.
  • LI is a signal input from the lower layer chip
  • LO is a signal output to the lower layer chip
  • UI is a signal input from the upper layer chip
  • UO is a signal output to the upper layer chip.
  • the ground potential is directly applied to the lower layer chip signal output LO and the upper layer chip signal output UO.
  • the configuration is not limited to this configuration, and any configuration that outputs a predetermined fixed value may be used.
  • the storage element 100 has a function of storing 1-bit digital information, and is an element composed of a general flip-flop or the like.
  • the selector 200 has a function of selecting data to be input to the storage element 100 from the two-dimensional data input 2DI and the three-dimensional scan input 3DI in accordance with a control signal from the downward stack detection unit 300.
  • the downward stack detection unit 300 is a circuit block that detects that a chip is stacked in the lower layer in accordance with an input signal from the lower layer chip signal input LI and outputs a control signal to the selector 200. Specifically, if there is no chip in the lower layer and the lower layer chip signal input LI is in an open state, the control signal “0” is given.
  • the upward stack detection unit 400 is a circuit block that detects that a chip is stacked on the upper layer according to an input signal from the upper layer chip signal input UI and outputs a control signal to the output control AND gate 500. Specifically, when the upper layer has no chip and the upper layer chip signal input UI is in an open state, the signal “0” is indicated.
  • the output control AND gate 500 has a function of calculating the logical product of the inverted value of the control signal output from the upward direction detection unit 400 and the output of the storage element 100, and thereby the flip-flop 31 with a three-dimensional scan function. Outputs the output of the memory element 100 when there is no chip in the upper layer, and always outputs “0” when the chip is in the upper layer.
  • the semiconductor chip (31) is provided in the first combinational circuit (the output destination of 2DO. Not shown in FIG. 3; combinational circuit C in FIG. 5 described later).
  • a first storage element (100) for storing input information to the first combinational circuit, and a signal to be stored in the first storage element as a signal from the first input terminal (2DI) or a second input terminal (3DI) Connected to the first selector (200) selected from the signals from the first storage element, the scan chain (route 30e to 30h) provided without passing through the first combinational circuit, and to the other semiconductor chip
  • a test signal supplied to the semiconductor chip (a signal supplied via 2DI) is input to the first terminal, and another signal is supplied to the second terminal.
  • the first selector selects the first terminal and the first electrode has a predetermined potential.
  • potential is supplied, the first selector selects the second terminal.
  • the scan chain can be switched according to the potential of the first electrode.
  • the scan chain can be switched depending on the connection to the other semiconductor chip, that is, the presence / absence of stacking. .
  • a plurality of scan chains can be compatible with a simple circuit configuration.
  • a second electrode (3DI) for connecting the first semiconductor chip to another semiconductor chip (second semiconductor chip) is further provided, and a first input terminal is provided from a circuit provided in the first semiconductor chip. And the second input terminal as a terminal for inputting a signal from a circuit provided in the second semiconductor chip via the second electrode, so that two-dimensional scanning and 3 Dimensional scanning can be compatible.
  • a third electrode (UI) for connecting the first semiconductor chip to another semiconductor chip (third semiconductor chip), and a first output control circuit (400) connected to the first memory element are further provided.
  • the first output control circuit has a first mode in which information stored in the first memory element is output to the first combination circuit according to the potential of the third electrode, and is stored in the first memory element.
  • FIG. 4 shows another configuration of the flip-flop with a three-dimensional scan function according to the first embodiment of the present invention, which is compared with FIG.
  • the flip-flop 32 with the three-dimensional scan function in FIG. 4 has a function of taking in the data output from the chips stacked in the upward direction as the data input of the scan chain. 4, parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will not be repeated.
  • the difference from the flip-flop 31 with the three-dimensional scan function in FIG. 3 is that 3DI is an electrode for inputting a signal from the top surface direction of the chip and from the bottom surface direction of the 3DO chip.
  • the selector 200 selects data to be output to the storage element 100 from the two-dimensional data input 2DI and the three-dimensional scan input 3DI in accordance with the control signal output from the upward direction detection unit 400 and the point that is an electrode for inputting a signal.
  • the output control AND gate 500 has a function of calculating the logical product of the inverted value of the control signal output from the downward direction detection unit 300 and the storage element 100.
  • the two-dimensional data input 2DI is input to the storage element 100
  • the three-dimensional scan input 3DI is input to the storage element 100.
  • the flip-flop 32 with the three-dimensional scan function outputs the output of the storage element 100 when there is no chip in the lower layer, and always outputs “0” when there is a chip in the lower layer.
  • FIG. 5 shows an embodiment of a test circuit using the flip-flops 31 and 32 with a three-dimensional scan function according to the first embodiment of the present invention, and is a drawing to be compared with FIG.
  • parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will not be repeated.
  • the difference from the test circuit of FIG. 1 is that in LSI_A, flip-flops 31a and 32a with a three-dimensional scan function are inserted in the scan chain from flip-flop 30c to flip-flop 30g.
  • the flip-flop 30d is replaced with the flip-flop 31b with the three-dimensional scan function, and the flip-flop 32b with the three-dimensional function is inserted in the subsequent stage of the flip-flop 30h, and the LSI_A and LSI_B
  • the communication between the flip-flops 31a and 31b with the three-dimensional scan function and the communication between the flip-flops 32a and 32b with the three-dimensional scan function are performed via the three-dimensional electrodes 21 and 22 It is.
  • FIG. 6 is a diagram showing a specific configuration of the connection between the flip-flop 30c and the flip-flops 31a and 31b having a three-dimensional scan function and the flip-flop 30e in FIG.
  • FIG. 6 the case where LSI_A and LSI_B are three-dimensionally connected by three-dimensional electrodes 21a to 21c is illustrated, but the scan chain in the case of each chip alone is three-dimensionally connected. Each of the scan chains will be described.
  • the scan output from the flip-flop 30b is input to the scan input SI of the flip-flop 30c, and the scan output SO of the flip-flop 30c has a three-dimensional scan function. It is input to the two-dimensional data input 2DI_a of the flip-flop 31a. Since no chips are stacked below the LSI_A, the two-dimensional data input 2DI_a is input to the storage element 100a. In addition, since the upper layer chip input UI_a is opened because the chip is not stacked on the upper layer, the content of the storage element 100a is set as the two-dimensional data output 2DO_a from the output control AND gate 500a. It is output to the flip-flop 32a with a three-dimensional function.
  • the data input from the test data input TDI_b is input from the two-dimensional input terminal 2DI_b of the flip-flop b with the three-dimensional scan function.
  • data input from 2DI_b is input to the storage element 100a. Since no chip is stacked on the LSI_B, the contents of the storage element 100b are output from the output control AND gate 500b and connected to the scan input SI of the flip-flop 30e.
  • LSI_A and LSI_B when LSI_A and LSI_B are not connected three-dimensionally, in LSI_A, flip-flop 30b, flip-flop 30c, flip-flop 31a with three-dimensional scan function, and three-dimensional function
  • the flip-flops 32a are provided with a scan chain in this order, and the LSI_B is provided with a three-dimensional function-added flip-flop 31b, a flip-flop 30e, and a flip-flop 30h in this order.
  • the upper layer chip signal output UO_a of the flip-flop 31a with the three-dimensional scan function of LSI_A is connected to the lower layer chip signal input LI_b of the flip-flop 31b with the three-dimensional scan function of LSI_B through the three-dimensional electrode 21a. Therefore, since the predetermined signal output from the upper layer signal output UO_a of the LSI_A, that is, the ground potential, is given to the lower stack detection unit 300b of the flip-flop 31b with the three-dimensional scan function, “1” is given to the selector 200b.
  • a signal from the three-dimensional scan input 3DI_b is input to the storage element 100b of the flip-flop 31b with the three-dimensional scan function.
  • the three-dimensional scan input 3DI_b is connected to the three-dimensional scan output 3DO_a of the flip-flop 31a with the three-dimensional scan function of LSI_A via the three-dimensional electrode 21b, and the 3DO_a has the three-dimensional scan function.
  • the same signal as the two-dimensional data input 2DI_a of the flip-flop 31a is output. That is, the scan output SO from the flip-flop 30c becomes the two-dimensional input 2DI_a, the 3DO_a, the three-dimensional electrode 21b, and the three-dimensional scan input 3DI_b of the flip-flop 31b with the three-dimensional scan function. And stored in the storage element 100b of the flip-flop 31b with a three-dimensional scan function via the selector 200b.
  • the lower layer chip signal output LO_b of the flip-flop 31b with the three-dimensional scan function of LSI_B is connected to the upper layer chip signal input UO_a of the flip-flop 31a with the three-dimensional scan function of LSI_A through the three-dimensional electrode 21c. That is, since the predetermined signal output from the lower layer signal output LO_b of the LSI_B, that is, the ground potential in this embodiment, is supplied to the upward stacking detection unit 400a of the flip-flop 31a with the three-dimensional scan function. "0" is always output from the output control AND gate 500a of the flip-flop 31a.
  • flip-flop 30b when LSI_A and LSI_B are three-dimensionally connected, flip-flop 30b, flip-flop 30c, flip-flop 31b with three-dimensional scan function, flip-flop 30e, flip-flop A scan chain is configured across 30_h and LSI_A and LSI_B in this order.
  • the flip-flop 31a with the three-dimensional scan function is skipped, and the output of the flip-flop 31a with the three-dimensional function is always “0”.
  • FIG. 7 is a diagram showing a specific configuration of a scan chain between the flip-flop 30h and the flip-flops 32b and 32a with a three-dimensional scan function and the flip-flop 30g in FIG.
  • the scan output from the flip-flop 31a with the three-dimensional scan function is input to the two-dimensional data input terminal 2DI_a of the flip-flop 32a with the three-dimensional scan function.
  • the two-dimensional data input 2DI_a is input to the storage element 100a. Since no chip is stacked below LSI_A, the output control AND gate 500a outputs the contents of the storage element 100a as the two-dimensional data output 2DO_a and is connected to the scan input SI of the flip-flop 30g.
  • the scan output from the flip-flop 30e is connected to the scan input SI of the flip-flop 30h, and the scan output SO of the flip-flop 30h is the flip-flop with a three-dimensional function.
  • the two-dimensional data input 2DI_b of the group 32b Since no chip is stacked on the LSI_B, the two-dimensional data input 2DI_b is input to the storage element 100b.
  • the output control AND gate 500b outputs the contents of the storage element 100b to TDO_b. .
  • the flip-flop 31a with the three-dimensional scan function the flip-flop 32a with the three-dimensional scan function
  • the flip-flop The scan chain is configured in this order with the group 30g.
  • the scan chain is configured in this order with the flip-flop 30e, the flip-flop 30h, and the flip-flop 32b with the three-dimensional function.
  • the lower layer chip signal output LO_b of the flip-flop 32b with the three-dimensional scan function of LSI_B is connected to the upper layer chip input UI_a of the flip-flop 32a with the three-dimensional scan function of LSI_A through the three-dimensional electrode 22a. Therefore, since the predetermined signal output from the lower layer signal output LO_b of LSI_B, that is, the ground potential, is given to the upward stack detection unit 400a with the flip-flop 32a with the three-dimensional scan function, “1” is set in the selector 200a. A signal from the three-dimensional scan input 3DI_a is input to the storage element 100a of the three-dimensional scan flip-flop 32a.
  • the 3D scan input 3DI_a is connected to the 3D scan output 3DO_b of the LSI_B flip-flop with 3D scan function via the 3D electrode 22b, and the 3DO_b has a flip-flop with the 3D scan function.
  • the same signal as the two-dimensional data input 2DI_b of the group 32b is output. That is, the scan output SO from the flip-flop 30h is the three-dimensional scan input of the two-dimensional data input 2DI_b, 3DO_b, the three-dimensional electrode 22b, and the flip-flop 32a with the three-dimensional scan function.
  • 3DI_a and the data are stored in the storage element 100a of the flip-flop 32a with a three-dimensional scan function via the selector 200b.
  • the upper layer chip signal output UO_a of the flip-flop 32a with the three-dimensional scan function of LSI_A is connected to the lower layer chip signal input LI_b of the flip-flop 32b with the three-dimensional scan function of LSI_B through the three-dimensional electrode 22c. That is, a predetermined signal output from the upper chip signal output UO_b of LSI_A, that is, the ground potential in this embodiment, is applied to the downward stack detection unit 400b of the flip-flop 32b with a three-dimensional scan function.
  • the output control AND gate 500b of the function-equipped flip-flop 32b always outputs “0”.
  • flip-flop 30e flip-flop 30h
  • flip-flop 32a with three-dimensional function flip-flop 30g
  • a scan chain is formed across LSI_A and LSI_B.
  • the flip-flop 32b with the three-dimensional scan function is skipped, and the output of the flip-flop 32b with the three-dimensional scan function is always “0”.
  • the scan chain is switched without special control from the outside depending on whether the LSI_A and the chip are three-dimensionally connected or not. It is characterized by being able to.
  • the LSI_A independent scan test does not require a function test for all the combinational circuits A and a part of the combinational circuits B and D, that is, communication with the LSI_B.
  • the first functional test of the part is performed, and in the scan test of LSI_B alone, all the functional tests of the combinational circuit C and the second functional test of the part of the combinational circuit E, that is, the part that does not require communication with the LSI_A are performed. Do. Then, after the lamination, the third function test can be performed on the combinational circuits B, D, and E.
  • the purpose of performing the function test by switching the path before and after stacking as described above is, for example, to perform the first function test and the second function test before stacking at the wafer stage when manufacturing the LSI chip, This is because the yield of the entire stacked LSI can be improved by selecting the defective LSI chips at the time and then performing the stacking process between the LSI chips.
  • LSI_B may be configured as an LSI chip having a function of adding a special additional function to LSI_A, and may be configured as an LSI having independent functions by LSI_A alone.
  • the time required for the test is longer in the third function test than in the first function test or the second function test.
  • the first functional test is performed, and when the LSI_A and LSI_B are stacked to form a product, the third functional test is performed. It is possible to perform the test circuit configuration.
  • the scan chain is configured in this order from LSI_A to LSI_B and from LSI_B to LSI_A.
  • the order relationship between LSI_A and LSI_B is an essential issue. Must not. That is, the main effect of the present invention is that the setting and observation of test data via the scan chain can be performed simultaneously on LSI_A and LSI_B.
  • FIG. 8 shows an example of a specific configuration of the downward stack detection unit 300b in the flip-flop 31b with a three-dimensional scan function of LSI_B in FIG.
  • reference numeral 300b denotes a downward stacking detection unit
  • reference numeral 301 denotes a logic inversion (inverter) gate
  • reference numeral 302 denotes a pull-up resistor element constituted by a PMOS transistor of a predetermined size.
  • LI_b is an electrode for inputting a signal from the lower surface direction of LSI_B, and is an input terminal from the lower layer chip in the flip-flop 31b with a three-dimensional scan function
  • UO_b is an electrode for outputting a signal in the upper surface direction of LSI_B.
  • UO_a is an electrode that outputs a signal in the upper surface direction of the LSI_A, and is an output terminal to the upper layer chip in the flip-flop 31a with a three-dimensional scan function
  • 21a is LO_b and UO_a Is a three-dimensional electrode for electrically connecting the two.
  • the resistance value Rmos of the pull-up resistor 302b is Rtsv
  • the resistance value of the three-dimensional electrode 21a is Rtsv
  • Vin Vcc * Rtsv / (Rtsv + Rmos).
  • the downward stacking detection unit 300b in the present embodiment is connected to the electrode LI_b and is connected to the selector 200 via the wiring 304. Without any external control, a signal “0” is output when nothing is stacked below the LSI_B, and a signal “1” is output when LSI_A is stacked below the LSI_B. It is characterized by. With such a configuration, it is possible to realize selector switching based on the presence or absence of the above-described stacking.
  • a circuit for controlling the selector (inverter gate 301 and the like) is provided, and the input of the control circuit is connected to the first through a resistor.
  • a potential of 1 is supplied and connected to the electrode LI_b.
  • the electrode LI_b is connected to another semiconductor chip by such a circuit, the second potential is input from the other semiconductor chip to the control circuit, and the signal “0” and An output of “1” can be realized.
  • FIG. 9 shows an example of a specific configuration of the layout pattern of the downward stack detection unit 300b in FIG.
  • an LSI layout pattern has a large number of diffusion layers and wiring layers.
  • the layout pattern of the main diffusion layer and the lowermost metal wiring layer (hereinafter referred to as the first metal layer) are used. Only the layout pattern is shown.
  • PACT is a P-type active region
  • NACT is an N-type active region
  • VDD is a wiring structure in the first metal layer that supplies a power supply potential
  • VDDCNT is a contact hole that supplies a power supply potential to PACT
  • VSS is a wiring structure in the first metal layer that supplies the ground potential
  • VSSCNT is a contact hole that provides the ground potential to NACT.
  • Reference numeral 301G denotes a gate terminal of the inverter gate 301 in FIG. 8. A portion where 301G and PACT overlap is a PMOS transistor 301P for constituting an inverter gate, and a region where 301G and NACT overlap constitutes an inverter gate 301. This is an NMOS transistor 301N.
  • 302G is the gate terminal of the pull-up resistor element 302 in FIG. 8, and the portion where 302G and PACT overlap is the PMOS transistor 302P.
  • a ground potential is applied to the contact hole 302GCNT for the gate terminal 302G by a different wiring layer.
  • 304PCNT is a contact hole connected to the drain terminal of 301P
  • 304NCNT is a contact hole connected to the drain terminal of 301N
  • 304PCNT and 304NCNT are electrically connected by different wiring layers (not shown), It is configured as an output terminal of the inverter gate 301 together with 304M.
  • the lower layer chip input terminal LI_b in FIG. 8 is a wiring structure formed on the first metal layer in a shape combining a square and an L shape, and is electrically connected to the contact holes 302G and 301G by 303PCNT and 303GCNT, respectively. It is connected.
  • the upper-layer chip output terminal UO_b in FIG. 8 has a square shape shown by a one-dot chain line in FIG. 9 and has a wiring structure configured in the uppermost metal layer. Although not shown, ground using another metal wiring layer A potential is applied.
  • the three-dimensional electrode 21a in FIG. 8 is an octagon illustrated by the dotted line in FIG. 9, is configured in a direction penetrating the silicon substrate from the lower layer chip input terminal LI_b toward the lower layer, and the lower layer chip input terminal It is electrically connected to LI_b.
  • FIG. 10 is a schematic diagram showing the connection structure of LSI_A and LSI_B in the cross-sectional configuration taken along the dotted line AA ′ in FIG.
  • the same circuit configuration that is, the downward stack detection unit 300 is laid out at the same position when viewed from the stack direction in LSI_A and LSI_B in FIG.
  • the position cannot be completely the same due to a process problem, but at least a part of the electrode UO_a is disposed at the same position as the electrode LI_b1, that is, vertically above or below.
  • the above-described stack detection unit (the lower stack detection unit and the upper stack detection unit) can be normally operated.
  • reference numeral 21a denotes the three-dimensional electrode in FIGS. 8 and 9, which is electrically connected to the lower layer chip input terminal LI_b and forms a hole in a direction penetrating the silicon substrate downward from the LI_b. Constructed by filling a substance.
  • Reference numeral 211 denotes an electrode pad that is electrically connected to the three-dimensional electrode 21a and exposed on the lower surface of the LSI_B.
  • Reference numeral 212 denotes an electrode pad that is electrically connected to the upper layer chip output terminal UO_b in the LSI_A and is exposed on the upper surface of the LSI_A.
  • Reference numeral 213 denotes a micro-bump structure that electrically connects the electrode pads 211 and 212 when the stacked LSI is configured.
  • the output terminal electrode UO to the upper chip in the LSI_A and the input terminal LI from the lower chip in the LSI_B are the same when viewed from the stacking direction. It is in position and is electrically connected only by stacking.
  • the relationship between the three-dimensional scan input / output 3DI and 3DO, and the relationship between the output terminal LO to the lower layer chip and the input terminal UI from the upper layer chip are at the same position as seen from the stacking direction, It is electrically connected only by stacking.
  • the test circuit can be configured by arranging the three-dimensional scan flip-flops 31 having the same layout pattern in the LSI_A and the LSI_B at the same position as viewed from the stacking direction. That is, it is not necessary to design a circuit for a three-dimensional scan test in accordance with each chip at the time of designing an LSI, and it may be mechanically arranged at the same position. As a result, the test circuit design cost in the three-dimensional LSI can be reduced.
  • FIG. 11 shows an example of a specific configuration of the upward stacking detection unit 400a of the flip-flop 31a with a three-dimensional scan function of LSI_B in FIG. 6, and contrasts with the configuration of the downward stacking detection unit 300b of FIG. It is what is done.
  • the same components as those in the lower direction stacking detection unit 300b in FIG. 8 are denoted by the same reference numerals, and detailed description thereof will not be repeated.
  • FIG. 12 shows another example of a specific configuration of the downward stacking detection unit 300b in the flip-flop 31b with a three-dimensional scan function of LSI_B in FIG. In contrast to FIG.
  • the inverter gate 301 in FIG. 8 does not exist in FIG. 12, and the node 303 is directly output from the downward stack detection unit 300b. Further, the pull-up resistor element 302 in FIG. 8 is replaced with the pull-down resistor element 3021 formed of an NMOS transistor in FIG.
  • a ground potential is applied as a predetermined signal to the signal outputs UO_a and UO_b to the upper layer chip.
  • a power supply potential is applied as a predetermined signal to the UO_a and UO_b. .
  • the operation of the downward stacking detection unit 300b in the present embodiment is the same as the downward detection unit 300b of FIG. 8, when nothing is stacked on the lower layer of the LSI_B without performing control from the outside.
  • the signal “0” is output, and when the LSI_A is stacked below the LSI_B, the signal “1” is output.
  • the circuit can be configured as a very small scale, but the parasitic capacitance associated with the node 303 is large. Since the node 303 is driven only by the driving power of the NMOS transistor 3021, there are disadvantages that the response speed is slow and that it is vulnerable to noise.
  • FIG. 13 shows an example of the configuration of a test circuit when three semiconductor chips of LSI_A, LSI_B, and LSI_C are stacked, and is compared with FIG.
  • a combination circuit F on LSI_C is added.
  • the combinational circuit C receives not only the inputs from the flip-flop 30e and the flip-flop 31b with a three-dimensional scan function, but also the result output from the combinational circuit C on the LSI_C.
  • the configuration of LSI_A is the same as that of the test circuit of FIG. 5, and a detailed description thereof will be omitted.
  • the configuration of LSI_B is different from the test circuit of FIG. 5 in that a flip-flop 31d with a three-dimensional function is inserted in the scan chain output from the flip-flop 30e.
  • the LSI_C includes a flip-flop 31d with a three-dimensional function, a flip-flop 30i, and a combinational circuit F, and a path indicated by a one-dot chain line passing through the flip-flop 31d with a three-dimensional function and the flip-flop 30i is scanned. It is a chain.
  • LSI_A is the same as FIG. 5 and will not be described in detail.
  • the test data input from TDI_B passes through the flip-flop 31b with the three-dimensional scan function, the flip-flop 30e, and the flip-flop 31c with the three-dimensional scan function in this order. It becomes the route to head.
  • the test data input from TDI_C passes through the flip-flop 31d with a three-dimensional scan function and the flip-flop 30i in this order to the next flip-flop.
  • the data input from TDI_A is the flip-flop 30a, flip-flop 30b, flip-flop 30c, and flip-flop with a three-dimensional scan function.
  • the flip-flop 31b, the flip-flop 30e, the flip-flop 31d with a three-dimensional scan function, and the flip-flop 30i pass in this order to the next flip-flop, and the flip-flop 31a with a three-dimensional scan function 31c is skipped.
  • the signal “0” is always output to the scan chains going to the flip-flops 30g and 30h.
  • the set of flip-flops 31a and 31b with a three-dimensional scan function and the set of 31c and 31d are arranged at the same position in each chip as viewed from the stacking direction.
  • the plates 31b and 31c cannot be arranged at the same position when viewed from the stacking direction.
  • FIG. 14 for example, when the combinational circuit C on the LSI_B receives an input only from the combinational circuit F on the LSI_C and does not receive an input from the circuit on the LSI_B, as shown in FIG. Only the flip-flop 31b with function can be arranged, and 31a, 31b, and 31d can be arranged at the same position of each chip as viewed from the stacking direction.
  • FIG. 15 shows a configuration of a flip-flop with a three-dimensional scan function according to a second embodiment of the present invention, and is a drawing to be compared with the flip-flop 31 with a three-dimensional scan function in FIG.
  • the input of the selector 200 has the input 2DSI from the scan chain on the same chip, in addition to the 3DSI input from the scan chain of the lower layer chip.
  • a selector 2001 is provided between the output of the selector 200 and the storage element 100.
  • the other input of the selector 2001 is PI which is a data input from a circuit of the same chip.
  • a mode designation signal md is input as a control signal for the selector 200.
  • the output from the storage element 100 branches to 3DSO, which is an output to the scan chain of the upper layer chip, and PO, which is a data output to the circuit to the same chip.
  • the output of the selector 200 is selected from 3DSI and 2DSI according to the control signal from the downward stack detection unit 300. That is, 2DSI is output to the selector 2001 when the control signal of the downward stack detection unit 300 is “0”, and 3DSI is output when the control signal of the downward stack detection unit 300 is “1”.
  • the selector 2001 selects data input to the storage element 100 from the data input terminal PI and the scan input terminal SI according to the mode designation signal md. That is, when the mode designation signal md is “0”, the normal operation mode is set, and a signal input from the data input terminal PI is input to the storage element 100. On the other hand, when the mode designation signal md is “1”, the scan mode is set, and the signal output from the selector 200 is input to the storage element 100.
  • the flip-flop 311 with the three-dimensional scan function shown in FIG. 15 is on the same chip depending on whether the scan input of the flip-flop 30 with the scan function shown in FIG. 2DSI from the scan chain and the input 3DSI from the scan chain of the chips stacked in the downward direction. That is, the flip-flop 311 with a three-dimensional scan function according to this embodiment includes both a scan input / output for a scan chain on the same chip and an input / output for a scan chain in the stacking direction.
  • the flip-flop 32 with a three-dimensional scan function shown in FIG. 4 can also be changed to a configuration in which a scan input on the same chip and an input from a scan chain from chips stacked in the upward direction can be selected. Needless to say.
  • FIG. 16 shows an embodiment of a test circuit using a flip-flop with a three-dimensional scan function in the second embodiment of the present invention, and is a drawing to be compared with FIG. 1 and FIG.
  • the difference from the test circuit of FIG. 1 is that the flip-flop 30c is in the flip-flop 311a with a three-dimensional scan function and the flip-flop 30d is in the flip-flop 311b with a three-dimensional scan function.
  • 30 g is replaced with a flip-flop 321 a with a three-dimensional scan function
  • flip-flop 30 h is replaced with a flip-flop 321 b with a three-dimensional scan function
  • between the flip-flops 311 a and 311 b with a three-dimensional scan function, 321 a And 321b, three-dimensional communication paths 21 and 22 are provided.
  • LSI_A and LSI_B are not stacked, in LSI_A, from TDI_A, flip-flop 30a, flip-flop 30b, flip-flop 311a with three-dimensional scan function, flip-flop 321a with three-dimensional scan function, and flip-flop 30f A scan chain that reaches TDO_A in this order is configured.
  • LSI_B forms a scan chain from TDI_B to TDO_B through the flip-flop 311b with a three-dimensional scan function, the flip-flop 30e, and the flip-flop 321b with a three-dimensional scan function in this order.
  • the second embodiment of the present invention is characterized in that there is no skipped flip-flop with a three-dimensional scan function.
  • each flip-flop with a three-dimensional scan function becomes complicated, and there is a disadvantage that the circuit area and power consumption in each flip-flop increase, but in the design of the scan chain, communication between LSI_A and LSI_B
  • the design can be simplified by simply replacing the flip-flop at the location to be replaced with a flip-flop with a three-dimensional scan function, and there is no useless flip-flop with a three-dimensional scan function, so the entire circuit area can be reduced.

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Abstract

　複数のチップに跨って実装された組み合せ回路に対し、テストや解析を行うことが困難であったため、積層の有無によって、半導体チップ（ＬＳＩ＿Ｂ）内のスキャンチェーン、又は、複数の半導体チップ（ＬＳＩ＿Ａ及びＬＳＩ＿Ｂ）にまたがるスキャンチェーンのうち、いずれかを構成するフリップフロップ（３１ｂ）を設けた。

Description

半導体装置およびそのテスト方法
　本発明は、半導体装置に関し、特に、積層実装されたＬＳＩ群のテスト手法に関する。
　近年、微細化の限界や最先端プロセスの利用コストの増大などの影響で、これまでのような１枚のＬＳＩチップ上への集積化による性能向上が必ずしも最適解ではなくなっている。そこで、複数のＬＳＩチップを積層することによる３次元方向の集積が有望な技術として注目されている。
　積層ＬＳＩにより所望の機能および性能を実現するには、積層されるＬＳＩ間を電気的に接続する方式が重要である。積層ＬＳＩ間の接続方式の中でも、シリコンチップに孔を開け、その孔に導電体を充填することでチップの表面と裏面を電気的に接続するシリコン貫通ビア（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）方式は、ＬＳＩチップ上の金属配線に迫るほど積層方向の電極（３次元電極）を微細化できると見込まれており、次世代の接続技術として有望視されている。従って、将来は複数のＬＳＩチップに跨って３次元電極で相互に接続された論理回路が構成されるようになると考えられる。
　図１は、こうした積層ＬＳＩにおいて複数のＬＳＩによってチップ構成された３次元論理回路の構成例を示す図である。
　３次元論理回路はＬＳＩ＿Ａ、ＬＳＩ＿Ｂという２枚のＬＳＩチップから成り、ＬＳＩ＿Ａに組み合せ回路ＡとＢとＤとが、ＬＳＩ＿Ｂに組み合せ回路ＣとＥとが、それぞれ搭載されている。また、ＬＳＩ＿ＡとＬＳＩ＿Ｂとの間に３次元電極２０ａ、ｂとが構成されており、それぞれ組み合せ回路ＢとＣ、組み合せ回路ＤとＥとの間で信号を伝搬させる。３０ａ～ｈは、組み合せ回路の入力および出力データを格納するためのスキャン機能付きフリップフロップである。
　組み合せ回路Ａは、ＬＳＩ＿Ａ上のフリップフロップ３０ａおよびフリップフロップ３０ｂからデータが入力され、内部で演算を行った結果を、組み合せ回路Ｄへ出力する。組み合せ回路Ｂは、ＬＳＩ＿Ａ上のフリップフロップ３０ｃと、３次元電極２０ａを介してＬＳＩ＿Ｂ上の組み合せ回路Ｃからデータが入力され、内部で演算を行った結果を、組み合せ回路Ｄへ出力する。組み合せ回路Ｃは、ＬＳＩ＿Ｂ上のフリップフロップ３０ｄおよびフリップフロップ３０ｅからデータが入力され、内部で演算を行った結果を、ＬＳＩ＿Ａ上の組み合せ回路Ｂと、ＬＳＩ＿Ｂ上の組み合せ回路Ｅへ出力する。組み合せ回路Ｄは、組み合せ回路Ａおよび組み合せ回路Ｂからデータが入力され、内部で演算を行った結果を、フリップフロップ３０ｆおよびフリップフロップ３０ｇと、ＬＳＩ＿Ｂ上の組み合せ回路Ｅへと出力する。組み合せ回路Ｅは、組み合せ回路Ｃと、３次元電極２０ｂを介してＬＳＩ＿Ａ上の組み合せ回路Ｄからデータが入力され、内部で演算を行った結果を、フリップフロップ３０ｈへと出力する。
　従来、半導体装置が正常に構成されているか検査するテスト手法として、内部スキャンテスト、バウンダリスキャンテストなどのスキャンテスト手法が知れている。こうしたスキャンテスト手法で用いられる、スキャン機能付きフリップフロップ３０の構成例を図２に示す。
　スキャン機能付きフリップフロップ３０は、内部に信号保存用の記憶素子１００とセレクタ２００とを有する。セレクタ２００は、記憶素子１００に入力するデータを、モード指定信号ｍｄに応じて、データ入力端子ＰＩと、スキャン入力端子ＳＩから選択する機能を有する。モード指定信号ｍｄが”０”の場合は、通常動作モードとなり、データ入力端子ＰＩから入る信号は、一旦記憶素子１００に格納された後、データ出力端子ＰＯへと出力される。モード指定信号ｍｄが”１”の場合は、スキャンモードとなり、スキャン入力端子ＳＩから入る信号が、記憶素子１００に格納された後、データ出力端子ＰＯおよびスキャン出力端子ＳＯへと出力される。
　ここで、スキャン出力端子ＳＯを、他のスキャン機能付きフリップフロップのスキャン入力端子ＳＩへと、数珠繋ぎ状に接続することでシフトレジスタを構成できる。そして、モード指定信号ｍｄを所定の手続きにて制御することで、このスキャン機能付きフリップフロップが接続されている組み合せ回路に対して、所望のテストデータの設定や出力結果の観測が可能となる。このテストデータの設定と観測のための経路をスキャンチェーンといい、例えば図１の論理回路において１点鎖線で示された経路がスキャンチェーンである。なお、図１では、簡単のため、モード指定信号ｍｄを分配する配線を割愛している。
　１枚のＬＳＩチップで構成された半導体装置、例えば図１のＬＳＩ＿Ａに対して、スキャンテストを行う例を説明する。
　まず、スキャン機能付きフリップフロップ３０ａ、ｂ、ｃをスキャンモードとして動作させると同時に、外部端子として用意されたテストデータ入力端子ＴＤＩ＿Ａより、回路外部から所定のテストパターンを入力する。次に、通常動作モードに設定し、組み合せ回路Ａ、Ｂ、Ｄを動作させる。そして、組み合せ回路Ｄの出力をフリップフロップに取り込む。その次に、再びスキャンモードに設定し、スキャン機能付きフリップフロップ３０ｆ、ｇに取り込んだ値を、外部端子として用意されたテストデータ出力端子ＴＤＯ＿Ａにて、回路外部から観測する。
　こうしたスキャンテストを複数ＬＳＩに拡張した技術として、例えば特許文献１のように複数チップのテストデータ入力端子とテストデータ出力端子を数珠つなぎ状に構成する技術や、特許文献２のようにテストデータ入力端子およびテストデータ出力端子の前後に分岐配線を具備する技術が開示されている。
特開２００４－２６４０５７号公報 特開２００３－１４８１９号公報
　しかしながら、３次元電極により接続された積層ＬＳＩにおいて、図１のように、複数のＬＳＩチップに跨って構成された論理回路に対してスキャンテストを実施するためには、従来のテスト手法で想定されていない問題が存在する。
　例えば、組み合せ回路Ｂは、ＬＳＩ＿Ａ上のフリップフロップ３０ｃのみならず、ＬＳＩ＿Ｂ上の組み合せ回路Ｃからデータの入力を受け取るため、ＬＳＩ＿Ａ上に構成された、ＴＤＩ＿ＡからＴＤＯ＿Ａに至るスキャンチェーンだけでは、全ての機能をテストできない。同様に、組み合せ回路Ｅは、ＬＳＩ＿Ｂ上の組み合せ回路Ｃのみならず、ＬＳＩ＿Ａ上の組み合せ回路Ｄからデータの入力を受け取るため、ＬＳＩ＿Ｂ上に構成された、ＴＤＩ＿ＢからＴＤＯ＿Ｂに至るスキャンチェーンだけでは、全ての機能をテストできない。
　即ち、このように複数のＬＳＩチップに跨って構成された論理回路は、それぞれのＬＳＩチップ単体ではテストすることができず、複数のチップに跨って同時にテストデータを設定してテストを行わなければならないという課題がある。
　ここで、３次元電極を用いた積層ＬＳＩでは、中間に積層されるＬＳＩチップには外部端子を引き出す面が露出していないため、最下層もしくは最上層のＬＳＩチップにしか外部端子を配置することができない。従って、ＴＤＩ＿Ａ、ＴＤＯ＿Ａ、ＴＤＩ＿Ｂ、ＴＤＯ＿Ｂの４つの端子に対して、積層後に同時にアクセスできるようにするには、外部端子として、それぞれ独立して引き出す必要がある。その場合、テスト専用の外部端子が増加するため、余分なチップ面積を占有し、積層ＬＳＩの製造コストが増大するという問題がある。
　一方、従来のバウンダリスキャンのように、３次元電極２０ａ、ｂそれぞれの両端にスキャン機能付きフリップフロップ３０を挿入し、組み合せ回路Ｃから組み合せ回路Ｂに至る信号を、ＬＳＩ＿Ａ上のスキャンチェーンを介して模擬データを設定する方法があるが、全ての３次元電極に対してスキャン機能付きフリップフロップ３０挿入するため、回路の占有面積、回路遅延、消費電力などの増大を招くという問題がある。
　また、特許文献１のように複数チップのテストデータ入力端子とテストデータ出力端子を数珠つなぎ状に構成する場合、例えばＬＳＩ＿Ａのテストデータ出力端子ＴＤＯ＿Ａを、ＬＳＩ＿Ｂのテストデータ入力端子ＴＤＩ＿Ｂに接続する場合、ＬＳＩ＿Ｂ上のフリップフロップｄ、ｅにテストデータを入力するためには、ＬＳＩ＿Ａ上の全てのスキャン機能付きフリップフロップを数珠つなぎにしたスキャンチェーンを介して設定する必要があるため、余分なシフト動作が大量に発生するため、テスト時間が増大を招くと共に、シフト動作制御のためのテストパターン数が増加するという問題がある。
　特許文献２のようにスキャンチェーンに入力分岐配線および出力分岐配線を備える方法では、分岐配線の制御のために所望の設定情報をＬＳＩ＿Ａ、ＬＳＩ＿Ｂそれぞれに伝搬させる必要があり、これらの設定情報をテスト専用配線もしくはスキャンチェーンを介して入力する必要があるため、上述の問題を解決していない。
　本発明は、上述した問題を鑑みてなされたもので、複数のチップに跨って実装された組み合せ回路に対し、外部端子や回路の増大や、テストパターン数の増大を招くことなく、当該回路に対するテストや解析を容易に行うことが可能な半導体装置を提供することを目的とする。
　本願において開示される発明のうち代表的なもの簡単な説明をすれば下記の通りである。
　第１に、単一の半導体チップである半導体装置において、第１組み合せ回路と、前記第１組み合わせ回路への入力信号を記憶する第１記憶素子と、前記第１組み合わせ回路からの出力信号を記憶する第２記憶素子と、前記第１記憶素子に記憶させる信号を、第１端子からの信号又は第２端子からの信号から選択する第１セレクタと、前記第１記憶素子と前記第２記憶素子の間に前記第１組み合わせ回路を介さずに設けられるスキャンチェーンと、前記半導体チップが他の半導体チップと積層されている場合に、前記他の半導体チップから所定の電位が供給される第１電極とを有し、前記第１端子には、前記半導体チップに供給されたテスト信号が入力され、前記第２端子には、前記他の半導体チップに供給されたテスト信号が入力され、前記第１電極に前記所定の電位が供給されていない場合は、前記第１セレクタが前記第１端子を選択し、前記第１電極に前記所定の電位が供給されている場合は、前記第１セレクタが前記第２端子を選択することを特徴とする。
　第２に、第１半導体チップと、第２半導体チップが積層された半導体装置において、前記第１半導体チップは、第１組み合せ回路と、前記第１組み合せ回路への入力情報を記憶する第１記憶素子と、前記第１組み合わせ回路からの出力情報を記憶する第２記憶素子と、前記第１記憶素子に記憶させる信号を第１端子からの信号又は第２端子からの信号から選択する第１セレクタと、前記第１記憶素子と前記第２記憶素子の間に前記第１組み合わせ回路を介さずに設けられる第１スキャンチェーンと、前記第２半導体チップと接続される第１電極及び第２電極とを有し、前記第２半導体チップは、第２組み合わせ回路と、前記第２組み合わせ回路への入力情報を記憶する第３記憶素子と、前記第３組み合わせ回路からの出力情報を記憶する第４記憶素子と、前記第３記憶素子に記憶させる信号を第３端子からの信号又は第４端子からの信号から選択する第２セレクタと、前記第３記憶素子と前記第４記憶素子の間に前記第２組み合わせ回路を介さずに設けられる第２スキャンチェーンとを有し、前記第１半導体チップと接続される第３電極及び第４電極とを有し、前記半導体装置は、前記第１電極と前記第３電極とを接続する第１の３次元電極と、前記第２電極と前記第４電極とを接続する第２の３次元電極とを有し、前記第２電極は、前記第２の３次元電極を介して前記第４電極に第２電位を与え、前記第２セレクタは、前記第４電極に前記第２電位が与えられることにより、前記第４端子からの情報を選択することを特徴とする。
　第３に、半導体装置のテスト方法であって、第１電極及び第２電極を有する第１半導体チップと、第２組み合わせ回路と、前記第２組み合わせ回路への入力情報を記憶する第３記憶素子と、前記第２組み合わせ回路からの出力情報を記憶する第４記憶素子と、前記第３記憶素子に記憶させる信号を第３端子からの信号又は第４端子からの信号から選択する第２セレクタと、前記第３記憶素子と前記第４記憶素子の間に前記第２組み合わせ回路を介さずに設けられる第２スキャンチェーンとを有する第２半導体チップとが積層され、前記第１電極と前記第３電極が第１の３次元電極を介して接続され、前記第２電極と前記第４電極が第２の３次元電極を介して接続され、前記第２セレクタが、前記第２電極から前記第２の３次元電極を介して前記第４電極に第２電位が与えられることにより、前記第４端子からの情報を選択して前記第３記憶素子へ出力するように設定される半導体装置に対し、前記第２組み合せ回路をテストするための第１信号を、前記第１配線を介して前記第２組み合せ回路に供給することを特徴とする。
　本発明によれば、ＬＳＩチップのテストや解析を容易に行うことができる。
複数のＬＳＩチップ構成された３次元論理回路の構成例を示す図である。 スキャン機能付きフリップフロップの構成例を示す図である。 本発明の第１の実施形態に係る３次元スキャン機能付きフリップフロップの構成示したものである。 本発明の第１の実施形態に係る３次元スキャン機能付きフリップフロップの別の構成を示したものである。 本発明の第１の実施形態によるテスト回路の実施の一形態を示すものである。 本発明の第１の実施形態によるスキャンチェーンの具体的構成を示した図面である。 本発明の第１の実施形態によるスキャンチェーンの具体的構成を示した図面である。 下方向積層検知部３００ｂの具体的構成の一例を示したものである。 図８における下方向積層検知部３００ｂのレイアウトパターンについて具体的な構成の一例を示したものである。 図９における点線Ａ－Ａ'における断面構成にて、ＬＳＩ＿ＡとＬＳＩ＿Ｂの接続の構造を示した概略図である。 上方向積層検知部４００ａの具体的構成の一例を示したものである。 下方向積層検知部３００ｂの具体的構成の別の一例を示したものである。 本発明の第１の実施形態において３枚の半導体チップを積層した場合のテスト回路の構成の一例を示したものである。 本発明の第１の実施形態において３枚の半導体チップを積層した場合のテスト回路の構成の別の一例を示したものである。 本発明の第２の実施形態である３次元スキャン機能付きフリップフロップの構成を示したものである。 本発明の第２の実施形態における３次元スキャン機能付きフリップフロップを用いたテスト回路の実施の一形態を示すものである。
　以下、本発明に係る半導体装置の具体的な実施の形態を、図面を参照して詳細に説明する。
　＜実施例１＞
　図３は、本発明の第１の実施形態に係る３次元スキャン機能付きフリップフロップの構成示したものであり、３次元スキャン機能付きフリップフロップ３１は、下方向に積層されたチップからの信号を、スキャンチェーンのデータ入力として取り込む機能を有する。
　ここで、以下の説明においては、スキャンチェーンとは、少なくとも、通常動作時のデータとテスト時のデータのうちいずれか一方を選択するための回路（セレクタ等）と、当該選択されたデータを記憶するための回路（記憶素子等）とを複数有し、当該記憶素子等の出力が、次のセレクタ等の入力の一方（テスト時のデータ側）に供給される回路を示す。図３においては、セレクタ２００及び記憶素子１００が、それぞれ、上述した選択するための回路及び記憶するための回路に相当し、スキャンチェーンの一部となる。
　３次元スキャン機能付きフリップフロップ３１は、記憶素子１００と、セレクタ２００と、下方向積層検知部３００と、上方向積層検知部４００と、出力制御用ＡＮＤゲート５００と、同一チップ上からのデータ入出力端子である２ＤＩ、２ＤＯと、チップ下面方向に対して信号の入出力を行う３つの電極ＬＩ、３ＤＩ、ＬＯと、チップ上面方向に対して信号の入出力を行う電極ＵＯ、３ＤＯ、ＵＩとを有する。
　２ＤＩは、同一チップ上の回路ブロックからの２次元データ入力端子であり、２ＤＯは、同一チップ上の回路ブロックへの２次元データ出力端子である。３ＤＩは下層チップからの３次元スキャン入力端子であり、３ＤＯは上層チップへの３次元スキャン出力端子である。図３の構成では、２ＤＩと３ＤＯとが電気的に短絡した配線で接続されているが、この構成に限るものではなく、３ＤＯに２ＤＩと同一の信号を出力する構成であれば良い。ＬＩは下層チップからの信号入力であり、ＬＯは下層チップへの信号出力である。ＵＩは上層チップからの信号入力であり、ＵＯは上層チップへの信号出力である。図３の構成では、下層チップ信号出力ＬＯと上層チップ信号出力ＵＯとに直接接地電位を与えているが、この構成に限るものではなく、所定の固定値を出力する構成であれば良い。
　記憶素子１００は、１ビットのデジタル情報を記憶する機能を持ち、一般的なフリップフロップなどから構成される素子である。セレクタ２００は、下方向積層検知部３００からの制御信号に応じて、記憶素子１００へ入力するデータを、２次元データ入力２ＤＩと、３次元スキャン入力３ＤＩとから選択する機能を持つ。下方向積層検知部３００は、下層チップ信号入力ＬＩからの入力信号に応じて、下層にチップが積層されたことを検知し、セレクタ２００へ制御信号を出力する回路ブロックである。具体的には、下層にチップがなく下層チップ信号入力ＬＩは開放状態にある場合は制御信号”０”を、下層にチップがあり下層チップ信号入力ＬＩに所定の信号入力が与えられる場合は制御信号”１”を出力する。従って、記憶素子１００には、下層にチップがない場合は２次元データ入力２ＤＩが、下層にチップがある場合は３次元スキャン入力３ＤＩが入力される。上方向積層検知部４００は、上層チップ信号入力ＵＩからの入力信号に応じて、上層にチップが積層されたことを検知し、出力制御用ＡＮＤゲート５００へ制御信号を出力する回路ブロックである。具体的には、上層にチップがなく上層チップ信号入力ＵＩが開放状態にある場合は信号”０”を、下層にチップがあり上層チップ信号入力に所定の電位が与えられる場合は信号”１”を出力する。出力制御用ＡＮＤゲート５００は、この上方向検知部４００からの制御信号出力の反転値と、記憶素子１００の出力の論理積を演算する機能を持ち、これにより、３次元スキャン機能付きフリップフロップ３１は、上層にチップがない場合は記憶素子１００の出力を、上層にチップがある場合は常に”０”を出力する。
　このように、本実施例に係る発明は、半導体チップ（３１）が、第１組み合わせ回路（２ＤＯの出力先に設けられる。図３には図示せず。後述する図５の組み合わせ回路Ｃ。）と、第１組み合わせ回路への入力情報を記憶する第１記憶素子（１００）と、第１記憶素子に記憶させる信号を、第１入力端子（２ＤＩ）からの信号又は第２入力端子（３ＤＩ）からの信号から選択する第１セレクタ（２００）と、第１記憶素子に接続され、第１組み合わせ回路を介さずに設けられるスキャンチェーン（３０ｅから３０ｈの経路）と、他の半導体チップと接続するための第１電極（ＬＩ）とを有し、第１端子には、当該半導体チップに供給されたテスト信号（２ＤＩを介して供給される信号）が入力され、第２端子には、他の半導体チップに供給されたテスト信号（３ＤＩを介して供給される信号）が入力され、第１電極に所定の電位が供給されていない場合は、第１セレクタは第１端子を選択し、第１電極に所定の電位が供給されている場合は、第１セレクタは第２端子を選択することを特徴とする。係る構成により、第１電極の電位に応じてスキャンチェーンを切り換えることが可能となる。ここで、第１電極の電位は、他の半導体チップとの接続の有無により変化するため、当該構成によって、他の半導体チップとの接続すなわち積層の有無に応じてスキャンチェーンを切り換えられることとなる。その結果、簡易な回路構成によって、複数のスキャンチェーンを両立しうる。
　さらに、第1の半導体チップを、他の半導体チップ(第２半導体チップ)と接続するための第２電極（３ＤＩ）をさらに設けて、第１入力端子を第１半導体チップに設けられた回路からの信号を入力するための端子とし、第２入力端子を第２半導体チップに設けられた回路からの信号を第２電極を介して入力するための端子とすることによって、２次元のスキャンと３次元のスキャンを両立しうる。
　さらに、第１半導体チップを、他の半導体チップ（第３半導体チップ）と接続するための第３電極（ＵＩ）と、第１記憶素子と接続される第１出力制御回路（４００）とをさらに有し、第１出力制御回路は、第３電極の電位に応じて、第１記憶素子に記憶された情報を第１組み合せ回路に出力する第１のモードと、第１記憶素子に記憶された情報に依らず一定の値を第１組み合せ回路に出力する第２のモードを切り替える構成とすることによって、積層があり３次元のテストを行う状態においては、２次元のスキャンチェーンからの信号の組み合わせ回路への送信を遮断することが可能となり、組み合わせ回路の誤動作を防止しうる。
　図４は、本発明の第１の実施形態に係る３次元スキャン機能付きフリップフロップの別の構成を示したものであり、図３と対比される図面である。図４の３次元スキャン機能付きフリップフロップ３２は、上方向に積層されたチップからのデータ出力を、スキャンチェーンのデータ入力として取り込む機能を有する。なお、図４において、図３と対応する部分については同一符号を付し、その詳細説明は繰り返さない。
　図４の３次元スキャン機能付きフリップフロップ３２を参照して、図３の３次元スキャン機能付きフリップフロップ３１と異なる点は、３ＤＩはチップ上面方向から信号を入力する電極であり３ＤＯチップ下面方向から信号を入力する電極である点と、セレクタ２００は、上方向検知部４００からの制御信号出力に応じて、２次元データ入力２ＤＩと３次元スキャン入力３ＤＩとから記憶素子１００へ出力するデータを選択する機能を持つ点と、出力制御用ＡＮＤゲート５００は、下方向検知部３００からの制御信号出力の反転値と記憶素子１００の論理積を演算する機能を持つ点とである。
　これにより、上層にチップがない場合は２次元データ入力２ＤＩが、上層にチップがある場合は３次元スキャン入力３ＤＩが、記憶素子１００に入力される。また、３次元スキャン機能付きフリップフロップ３２は、下層にチップがない場合は記憶素子１００の出力を、下層にチップがある場合は、常に”０”を出力する。
　図５は、本発明の第１の実施形態による３次元スキャン機能付きフリップフロップ３１、３２を用いたテスト回路の実施の一形態を示すもので、図１と対比される図面である。なお、図５において、図１と対応する部分については同一符号を付し、その詳細説明は繰り返さない。
　図５の論理回路を参照して、図１のテスト回路と異なる点は、ＬＳＩ＿Ａにおいて、フリップフロップ３０ｃからフリップフロップ３０ｇに至るスキャンチェーンに、３次元スキャン機能付きフリップフロップ３１ａと３２ａとが挿入されている点と、ＬＳＩ＿Ｂにおいて、フリップフロップ３０ｄが３次元スキャン機能付きフリップフロップ３１ｂに置換され、フリップフロップ３０ｈの後段に、３次元機能付きフリップフロップ３２ｂが挿入されている点と、ＬＳＩ＿ＡとＬＳＩ＿Ｂとの間で、３次元スキャン機能付きフリップフロップ３１ａと３１ｂとの間の通信と、３次元スキャン機能付きフリップフロップ３２ａと３２ｂとの間の通信が、３次元電極２１、２２を介して行われる点である。
　図６は、図５におけるフリップフロップ３０ｃ、３次元スキャン機能付きフリップフロップ３１ａと３１ｂ、フリップフロップ３０ｅの間の接続の具体的構成を示した図面である。
　図６においては、３次元電極２１ａ～ｃにより、ＬＳＩ＿ＡとＬＳＩ＿Ｂとは３次元的に接続されている場合が図示されているが、それぞれのチップ単独の場合のスキャンチェーンと、３次元接続された場合のスキャンチェーンについて、それぞれ説明する。
　まず、３次元接続されていない場合のＬＳＩ＿Ａにおけるスキャンチェーンでは、フリップフロップ３０ｂからのスキャン出力が、フリップフロップ３０ｃのスキャン入力ＳＩに入力され、フリップフロップ３０ｃのスキャン出力ＳＯは、３次元スキャン機能付きフリップフロップ３１ａの２次元データ入力２ＤＩ＿ａに入力される。ＬＳＩ＿Ａの下層にはチップが積層されていないため、２次元データ入力２ＤＩ＿ａが、記憶素子１００ａへと入力される。また、上層にもチップが積層されていない場合を考えているため、上層チップ入力ＵＩ＿ａが開放状態となるため、出力制御用ＡＮＤゲート５００ａより、記憶素子１００ａの内容が、２次元データ出力２ＤＯ＿ａとして、３次元機能付きフリップフロップ３２ａへと出力される。
　一方、３次元接続されていない場合のＬＳＩ＿Ｂにおけるスキャンチェーンでは、テストデータ入力ＴＤＩ＿ｂより入力されたデータは、３次元スキャン機能付きフリップフロップｂの２次元入力端子２ＤＩ＿ｂより入力される。ここでは下層にはＬＳＩ＿Ａが積層されていない場合を考えているため、２ＤＩ＿ｂより入力されたデータが、記憶素子１００ａへと入力される。また、ＬＳＩ＿Ｂの上層にはチップが積層されていないため、出力制御用ＡＮＤゲート５００ｂより、記憶素子１００ｂの内容が出力され、フリップフロップ３０ｅのスキャン入力ＳＩへと接続される。
　以上のように、本実施の形態において、３次元的にＬＳＩ＿ＡとＬＳＩ＿Ｂとが接続されていない場合は、ＬＳＩ＿Ａにおいてはフリップフロップ３０ｂ、フリップフロップ３０ｃ、３次元スキャン機能付きフリップフロップ３１ａ、３次元機能付きフリップフロップ３２ａと、この順にスキャンチェーンを構成し、ＬＳＩ＿Ｂにおいては、３次元機能付きフリップフロップ３１ｂ、フリップフロップ３０ｅ、フリップフロップ３０ｈと、この順にスキャンチェーンを構成する。
　次に、３次元的にＬＳＩ＿ＡとＬＳＩ＿Ｂとが接続されている場合のスキャンチェーンについて説明する。
　ＬＳＩ＿Ａの３次元スキャン機能付きフリップフロップ３１ａの上層チップ信号出力ＵＯ＿ａは、３次元電極２１ａを介して、ＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３１ｂの下層チップ信号入力ＬＩ＿ｂに接続される。従って、３次元スキャン機能付きフリップフロップ３１ｂの下方向積層検知部３００ｂには、ＬＳＩ＿Ａの上層信号出力ＵＯ＿ａより出力される所定の信号、即ち接地電位が与えられるため、セレクタ２００ｂには”１”が入力され、３次元スキャン機能付きフリップフロップ３１ｂの記憶素子１００ｂには、３次元スキャン入力３ＤＩ＿ｂからの信号が入力される。
　ここで、３次元スキャン入力３ＤＩ＿ｂには、３次元電極２１ｂを介して、ＬＳＩ＿Ａの３次元スキャン機能付きフリップフロップ３１ａの３次元スキャン出力３ＤＯ＿ａが接続されており、３ＤＯ＿ａには、３次元スキャン機能付きフリップフロップ３１ａの２次元データ入力２ＤＩ＿ａと同一の信号が出力されている。即ち、フリップフロップ３０ｃからのスキャン出力ＳＯが、３次元スキャン機能付きフリップフロップ３１ａの２次元入力２ＤＩ＿ａと、３ＤＯ＿ａと、３次元電極２１ｂと、３次元スキャン機能付きフリップフロップ３１ｂの３次元スキャン入力３ＤＩ＿ｂと、セレクタ２００ｂを介して、３次元スキャン機能付きフリップフロップ３１ｂの記憶素子１００ｂへと格納される。
　ＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３１ｂの下層チップ信号出力ＬＯ＿ｂは、３次元電極２１ｃを介して、ＬＳＩ＿Ａの３次元スキャン機能付きフリップフロップ３１ａの上層チップ信号入力ＵＯ＿ａに接続される。即ち、３次元スキャン機能付きフリップフロップ３１ａの上方向積層検知部４００ａには、ＬＳＩ＿Ｂの下層信号出力ＬＯ＿ｂより出力される所定の信号、本実施例では接地電位が与えられるため、３次元スキャン機能付きフリップフロップ３１ａの出力制御用ＡＮＤゲート５００ａからは、常に”０”が出力されることとなる。
　以上のように、本実施の形態において、３次元的にＬＳＩ＿ＡとＬＳＩ＿Ｂとが接続されている場合は、フリップフロップ３０ｂ、フリップフロップ３０ｃ、３次元スキャン機能付きフリップフロップ３１ｂ、フリップフロップ３０ｅ、フリップフロップ３０ｈと、この順にＬＳＩ＿ＡとＬＳＩ＿Ｂとを跨ってスキャンチェーンを構成する。３次元スキャン機能付きフリップフロップ３１ａはスキップされ、３次元機能付きフリップフロップ３１ａの出力は常に”０”となる。
　図７は、図５におけるフリップフロップ３０ｈ、３次元スキャン機能付きフリップフロップ３２ｂと３２ａ、フリップフロップ３０ｇの間のスキャンチェーンの具体的構成を示した図面である。
　図７においては、３次元電極２２ａ～ｃにより、ＬＳＩ＿ＡとＬＳＩ＿Ｂとは３次元的に接続されている場合が図示されているが、それぞれのチップ単独の場合のスキャンチェーンと、３次元接続された場合のスキャンチェーンについて、それぞれ説明する。
　まず、３次元接続されていない場合のＬＳＩ＿Ａのスキャンチェーンでは、３次元スキャン機能付きフリップフロップ３１ａからのスキャン出力が、３次元スキャン機能付きフリップフロップ３２ａの２次元データ入力端子２ＤＩ＿ａに入力される。ここでは上層にはチップが積層されていない場合を考えているため、２次元データ入力２ＤＩ＿ａが、記憶素子１００ａへと入力される。また、ＬＳＩ＿Ａの下層にはチップが積層されていないため、出力制御用ＡＮＤゲート５００ａより、記憶素子１００ａの内容が、２次元データ出力２ＤＯ＿ａとして出力され、フリップフロップ３０ｇのスキャン入力ＳＩへと接続される。
　一方、３次元接続されていない場合のＬＳＩ＿Ｂのスキャンチェーンでは、フリップフロップ３０ｅからのスキャン出力が、フリップフロップ３０ｈのスキャン入力ＳＩに接続され、フリップフロップ３０ｈのスキャン出力ＳＯが、３次元機能付きフリップフロップ３２ｂの２次元データ入力２ＤＩ＿ｂへと接続される。ＬＳＩ＿Ｂの上層にはチップが積層されていないため、２次元データ入力２ＤＩ＿ｂが、記憶素子１００ｂへと入力される。また、下層にもチップが積層されていない場合を考えているため、下層チップ入力ＬＩ＿ｂが開放状態となるため、出力制御用ＡＮＤゲート５００ｂより、記憶素子１００ｂの内容が、ＴＤＯ＿ｂへと出力される。
　以上のように、本実施の形態において、３次元的にＬＳＩ＿ＡとＬＳＩ＿Ｂとが接続されていない場合は、ＬＳＩ＿Ａにおいては、３次元スキャン機能付きフリップフロップ３１ａ、３次元スキャン機能付きフリップフロップ３２ａ、フリップフロップ３０ｇと、この順にスキャンチェーンを構成し、ＬＳＩ＿Ｂにおいては、フリップフロップ３０ｅ、フリップフロップ３０ｈ、３次元機能付きフリップフロップ３２ｂと、この順にスキャンチェーンを構成する。
　次に、３次元的にＬＳＩ＿ＡとＬＳＩ＿Ｂとが接続されている場合のスキャンチェーンについて説明する。
　ＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３２ｂの下層チップ信号出力ＬＯ＿ｂは、３次元電極２２ａを介して、ＬＳＩ＿Ａの３次元スキャン機能付きフリップフロップ３２ａの上層チップ入力ＵＩ＿ａに接続される。従って、３次元スキャン機能付きフリップフロップ３２ａの上方向積層検知部４００ａには、ＬＳＩ＿Ｂの下層信号出力ＬＯ＿ｂより出力される所定の信号、即ち接地電位が与えられるため、セレクタ２００ａには”１”が入力され、３次元スキャンフリップフロップ３２ａの記憶素子１００ａには、３次元スキャン入力３ＤＩ＿ａからの信号が入力される。ここで、３次元スキャン入力３ＤＩ＿ａには、３次元電極２２ｂを介して、ＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップの３次元スキャン出力３ＤＯ＿ｂが接続されており、３ＤＯ＿ｂには、３次元スキャン機能付きフリップフロップ３２ｂの２次元データ入力２ＤＩ＿ｂと同一の信号が出力されている。即ち、フリップフロップ３０ｈからのスキャン出力ＳＯが、３次元スキャン機能付きフリップフロップ３２ｂの２次元データ入力２ＤＩ＿ｂと、３ＤＯ＿ｂと、３次元電極２２ｂと、３次元スキャン機能付きフリップフロップ３２ａの３次元スキャ入力３ＤＩ＿ａと、セレクタ２００ｂを介して、３次元スキャン機能付きフリップフロップ３２ａの記憶素子１００ａに格納される。
　ＬＳＩ＿Ａの３次元スキャン機能付きフリップフロップ３２ａの上層チップ信号出力ＵＯ＿ａは、３次元電極２２ｃを介して、ＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３２ｂの下層チップ信号入力ＬＩ＿ｂに接続される。即ち、３次元スキャン機能付きフリップフロップ３２ｂの下方向積層検知部４００ｂには、ＬＳＩ＿Ａの上層チップ信号出力ＵＯ＿ｂより出力される所定の信号、本実施例では接地電位が与えられるために、３次元スキャン機能付きフリップフロップ３２ｂの出力制御用ＡＮＤゲート５００ｂからは、常に”０”が出力されることとなる。
　以上のように、本実施の形態において、３次元的にＬＳＩ＿ＡとＬＳＩ＿Ｂとが接続されている場合は、フリップフロップ３０ｅ、フリップフロップ３０ｈ、３次元機能付きフリップフロップ３２ａ、フリップフロップ３０ｇと、この順にＬＳＩ＿ＡとＬＳＩ＿Ｂとを跨ってスキャンチェーンを構成する。３次元スキャン機能付きフリップフロップ３２ｂはスキップされ、３次元スキャン機能付きフリップフロップ３２ｂの出力は常に”０”となる。
　このように、本実施の形態におけるテスト回路では、３次元的にＬＳＩ＿Ａとチップとが接続されていない場合と、接続されている場合とで、外部から特別な制御をすることなくスキャンチェーンを切り替えることができることを特徴とする。
　これにより、積層する前にＬＳＩ＿Ａ、ＬＳＩ＿Ｂとで、所定の論理回路に対する部分的な機能テストを行い、積層後に前記論理回路に対する全体的な機能テストを行うことが可能となる。
　このため、複数のチップに跨って実装された論理回路に対して、複雑なテストパターンの制御をおこなうこともなく容易に全ての機能テストを行うことができる。
　即ち、図５の回路を参照して説明すれば、積層前に、ＬＳＩ＿Ａ単独のスキャンテストにおいて、組み合せ回路Ａ全てに対する機能テストと、組み合せ回路ＢとＤの一部分、即ちＬＳＩ＿Ｂと通信を必要としない部分の第１の機能テストを行い、ＬＳＩ＿Ｂ単独のスキャンテストにおいて、組み合せ回路Ｃの全ての機能テストと、組み合せ回路Ｅの一部分、即ちＬＳＩ＿Ａとの通信を必要としない部分の第２の機能テストを行う。そして積層後に、組み合せ回路Ｂ、Ｄ、Ｅに対して第３の機能テストを行うことが可能となる。
　このように積層前後で経路を切り替えて機能テストを行う目的は、例えば積層前に第１の機能テストと第２の機能テストを、ＬＳＩチップ製造時のウェハの段階で行うこと、積層前のプロセス時点での不良ＬＳＩチップを選別してから、ＬＳＩチップ同士の積層プロセスを施すようにすることで、積層ＬＳＩ全体での歩留まりを向上できるからである。
　他に、例えばＬＳＩ＿ＢがＬＳＩ＿Ａに対して特殊な付加機能を加える機能を持つＬＳＩチップとして構成されており、ＬＳＩ＿Ａ単体で独立した機能をもつＬＳＩとして構成されている場合がある。当然ながら、第１の機能テストもしくは第２の機能テストに比べて、第３の機能テストの方が、テストに要する時間は大きい。この場合、ＬＳＩ＿Ａ単体で製品とする場合は第１の機能テストを行い、ＬＳＩ＿ＡとＬＳＩ＿Ｂを積層して製品とする場合は第３の機能テストを行うといった、製品毎に異なった機能テストを、同一テスト回路構成に対して行うことが可能となる。
　なお、図５のテスト回路では、第３の機能テストの場合、ＬＳＩ＿ＡからＬＳＩ＿Ｂへ、ＬＳＩ＿ＢからＬＳＩ＿Ａへと、この順でスキャンチェーンを構成したが、ＬＳＩ＿ＡとＬＳＩ＿Ｂの順序関係が本質的な課題とはならない。即ち、本発明の主たる効果は、スキャンチェーンを介したテストデータの設定と観測が、ＬＳＩ＿ＡとＬＳＩ＿Ｂとに同時に行うことが可能となる点である。
　図８は、図６におけるＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３１ｂにおける下方向積層検知部３００ｂの具体的構成の一例を示したものである。
　図８において、３００ｂは下方向積層検知部であり、３０１は論理反転（インバータ）ゲートであり、３０２は所定のサイズのＰＭＯＳトランジスタで構成されたプルアップ抵抗素子である。また、ＬＩ＿ｂはＬＳＩ＿Ｂ下面方向からの信号を入力する電極で、３次元スキャン機能付きフリップフロップ３１ｂにおける下層チップからの入力端子であり、ＵＯ＿ｂはＬＳＩ＿Ｂ上面方向に信号を出力する電極で、３次元スキャンフリップフロップ３１ｂにおける上層チップへの出力端子であり、ＵＯ＿ａはＬＳＩ＿Ａ上面方向に信号を出力する電極で、３次元スキャン機能付きフリップフロップ３１ａにおける上層チップへの出力端子であり、２１ａはＬＯ＿ｂとＵＯ＿ａとを電気的に接続する３次元電極である。
　図８においては、ＬＯ＿ｂとＵＯ＿ａとは、３次元電極２１ａにより３次元的に接続されている場合が図示されているが、３次元接続されていない場合と、３次元接続されている場合について、それぞれ動作を説明する。
　まず、３次元的に接続されていない場合は、ＬＳＩ＿Ｂ上の電極ＬＩ＿ｂには何も接続されておらず開放状態であるため、インバータゲート３０１の入力ノード３０３の電位は、プルアップ抵抗素子３０２により電源電位に引き上げられ、即ち信号”１”となる。そのため、インバータゲート３０１の出力３０４は信号”０”となる。次に、３次元的に接続されている場合は、ＬＳＩ＿Ｂ上の電極ＬＩ＿ｂには、３次元電極２１ａを介してＵＯ＿ａが接続される。ＵＯ＿ａには所定の信号、図８においては接地電位が与えられている。ここで、電源電位をＶｃｃ、プルアップ抵抗３０２ｂの抵抗値Ｒｍｏｓ、３次元電極２１ａの抵抗値をＲｔｓｖとすると、入力ノード３０３の電位Ｖｉｎは、Ｖｉｎ＝Ｖｃｃ＊Ｒｔｓｖ／（Ｒｔｓｖ＋Ｒｍｏｓ）で与えられる。プルアップ抵抗３０２ｂの抵抗値Ｒｍｏｓを３次元電極２１ａの抵抗値Ｒｔｓｖに比べ十分に大きく設計することで、Ｖｉｎ≒０とみなすことができる。即ち、入力ノード３０３は信号”０”となり、インバータゲート３０１の出力３０４は信号”１”となる。
　このように、本実施例における下方向積層検知部３００ｂは、電極ＬＩ＿ｂと接続され、また、セレクタ２００と配線３０４を介して接続される。そして、外部から制御をおこなうことなく、ＬＳＩ＿Ｂの下層に何も積層されていない場合は信号”０”を出力し、ＬＳＩ＿Ｂの下層にＬＳＩ＿Ａが積層されている場合は信号”１”を出力することを特徴とする。係る構成により、前述した積層の有無によるセレクタの切り替えを実現することができる。
　そして、上述の信号”０”及び”１”を出力するための構成として、セレクタを制御するための回路（インバータゲート３０１等）を有し、当該制御回路の入力には、抵抗を介して第1の電位が供給されるとともに、電極ＬＩ＿ｂと接続されることを特徴とする。係る回路によって、電極ＬＩ＿ｂが他の半導体チップと接続されている場合には、当該他の半導体チップから第２の電位が当該制御回路に入力されることとなり、簡易な回路によって信号”０”及び”１”の出力を実現しうる。
　図９は、図８における下方向積層検知部３００ｂのレイアウトパターンについて具体的な構成の一例を示したものである。
　通常、ＬＳＩのレイアウトパターンは多数の拡散層および配線層が存在するが、図９では簡単のため主要な拡散層のレイアウトパターンと、最下層の金属配線層（以下、第１金属層と呼ぶ）のレイアウトパターンのみが示してある。
　図９において、ＰＡＣＴはＰ型アクティブ領域であり、ＮＡＣＴはＮ型アクティブ領域である。ＶＤＤは電源電位を供給する第１金属層における配線構造であり、ＶＤＤＣＮＴはＰＡＣＴに対して電源電位を与えるコンタクトホールである。ＶＳＳは接地電位を供給する第１金属層における配線構造であり、ＶＳＳＣＮＴはＮＡＣＴに対して接地電位を与えるコンタクトホールである。３０１Ｇは、図８におけるインバータゲート３０１のゲート端子であり、前記３０１ＧとＰＡＣＴが重なる部分がインバータゲートを構成するためのＰＭＯＳトランジスタ３０１Ｐであり、前記３０１ＧとＮＡＣＴが重なる領域がインバータゲート３０１を構成するためのＮＭＯＳトランジスタ３０１Ｎである。３０２Ｇは、図８におけるプルアップ抵抗素子３０２のゲート端子であり、前記３０２ＧとＰＡＣＴが重なる部分がＰＭＯＳトランジスタ３０２Ｐである。なお、ゲート端子３０２Ｇに対するコンタクトホール３０２ＧＣＮＴには、図示はされないが、異なる配線層によって接地電位が与えられる。３０４ＰＣＮＴは３０１Ｐのドレイン端子に接続されるコンタクトホールであり、３０４ＮＣＮＴは３０１Ｎのドレイン端子に接続されるコンタクトホールであり、図示はされないが異なる配線層によって３０４ＰＣＮＴと３０４ＮＣＮＴは電気的に接続されており、３０４Ｍと合わせてインバータゲート３０１の出力端子として構成される。
　図８における下層チップ入力端子ＬＩ＿ｂは、正方形とＬ字型を組み合せた形状にて第１金属層に構成された配線構造であり、３０３ＰＣＮＴおよび３０３ＧＣＮＴによって、それぞれコンタクトホール３０２Ｇおよび３０１Ｇとに電気的に接続されている。図８における上層チップ出力端子ＵＯ＿ｂは、図９における一点鎖線にて図示された正方形であり、最上位の金属層に構成された配線構造であり、図示されないが他の金属配線層を用いて接地電位が与えられる。図８における３次元電極２１ａは、図９における点線にて図示された八角形であり、下層チップ入力端子ＬＩ＿ｂより下層に向けてシリコン基板を貫通する方向に構成されており、且つ下層チップ入力端子ＬＩ＿ｂと電気的に接続されている。
　図１０は、図９における点線Ａ－Ａ'における断面構成にて、ＬＳＩ＿ＡとＬＳＩ＿Ｂの接続の構造を示した概略図である。なお、図１０において、図９に対応する部分については同一符号を付す。なお、詳細な符号は図示されていないが、図１０におけるＬＳＩ＿ＡおよびＬＳＩ＿Ｂに積層方向から見て同一の位置に、同一の回路構成、すなわち下方向積層検知部３００がレイアウトされている。現実的には、プロセスの問題から、完全に同一の位置とはなりえない場合もあるが、少なくとも電極ＵＯ＿ａの一部は、電極ＬＩ＿ｂ１と同一の位置、すなわち鉛直上方又は下方の位置に配置される。係る構成により、同一の回路構成の複数のチップを積層した場合において、上述した積層検知部(下方積層検知部及び上方積層検知部)を正常に動作させることが可能となる。
　図１０において、２１ａは、図８および図９における３次元電極であり、下層チップ入力端子ＬＩ＿ｂと電気的に接続され、前記ＬＩ＿ｂより下方向にシリコン基板を貫通する方向に孔を構成し、導電物質を充填させて構成される。２１１は、３次元電極２１ａと電気的に接続しＬＳＩ＿Ｂの下面に露出した電極パッドである。２１２は、ＬＳＩ＿Ａにおける上層チップ出力端子ＵＯ＿ｂと電気的に接続され、ＬＳＩ＿Ａの上面に露出するように構成された電極パッドである。２１３は、積層ＬＳＩ構成時に電極パッド２１１と２１２とを電気的に接続するマイクロバンプ構造である。
　このように、本実施例にかかる下方向積層検知部３００は、ＬＳＩ＿Ａにおける上層チップへの出力端子の電極ＵＯと、ＬＳＩ＿Ｂにおける下層チップからの入力端子ＬＩとが、積層方向から見て、同一の位置にあり、積層するだけで電気的に接続されることを特徴とする。また、同様に、３次元スキャン入出力３ＤＩと３ＤＯとの間、および下層チップへの出力端子ＬＯと上層チップからの入力端子ＵＩとの関係も、積層方向から見て、同一の位置にあり、積層するだけで電気的に接続されることを特徴とする。
　これにより、同一レイアウトパターンの３次元スキャンフリップフロップ３１を、それぞれＬＳＩ＿ＡとＬＳＩ＿Ｂとに、積層方向から見て同一の位置に配置することで、テスト回路を構成できる。即ち、ＬＳＩ設計時に３次元スキャンテストのための回路を、それぞれのチップに合わせて設計する必要はなく、機械的に同一位置に配置すればよい。このことにより、３次元ＬＳＩにおけるテスト回路設計コストの低減を見込める。
　図１１は、図６におけるＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３１ａの上方向積層検知部４００ａの具体的構成の一例を示したものであり、図８の下方向積層検知部３００ｂの構成と対比されるものである。なお、図１１の上方向積層検知部４００ａを参照して、図８の下方向積層検知部３００ｂと同一の構成要素となるものについては、同一符号を付し、その詳細な説明は繰り返さない。
　図１１と図８を対比して明らかであるが、図１１の上方向積層検知部４００ａと図８の下方向積層検知部３００ｂとの間においては、図８のＬＳＩ＿ＢにおけるＬＩ＿ｂが図１１のＬＳＩ＿ＡにおけるＵＩ＿ａに、図８のＬＳＩ＿ＡにおけるＵＯ＿ａが図１１のＬＳＩ＿ＢにおけるＬＯ＿ｂとに置き換わった点である。従って、図１１の上方向積層検知部４００ａの原理および動作については、図８の下方向検知部３００ｂについてと同一であり、同じ特徴を備えることは言うまでもない。
　同様に、図１１の上方向積層検知部４００ａのレイアウトパターンについても、図９および図１０において、それぞれのチップにおける下方向信号入力ＬＩと上方向信号出力ＵＯとが、それぞれ上方向信号入力ＵＩと下方向信号出力ＬＯとに置き換わり、それぞれチップの上下方向が入れ替わっただけであるため、図面を用いての詳細な説明は割愛する。
　＜変形例＞
　（１）下方向積層検知部の別の構成
　図１２は、図６におけるＬＳＩ＿Ｂの３次元スキャン機能付きフリップフロップ３１ｂにおける下方向積層検知部３００ｂの具体的構成の別の一例を示したものであり、図８と対比されるものである。
　図１２の下方向検知部３００ｂを参照して、図８と異なる点は次の通りである。まず、図８におけるインバータゲート３０１は、図１２においては存在せず、ノード３０３がそのまま下方向積層検知部３００ｂの出力となっている点である。また、図８におけるプルアップ抵抗素子３０２は、図１２においてＮＭＯＳトランジスタで構成されたプルダウン抵抗素子３０２１に置換される点である。
　図８において、上層チップへの信号出力ＵＯ＿ａおよびＵＯ＿ｂに対しては所定の信号として接地電位が与えられていたが、図１２において、前記ＵＯ＿ａおよびＵＯ＿ｂに対しては所定の信号として電源電位を与える。
　図１２においては、ＬＯ＿ｂとＵＯ＿ａとは、３次元電極２１ａにより３次元的に接続されている場合が図示されているが、３次元接続されていない場合と、３次元接続されている場合について、それぞれ動作を説明する。
　まず、３次元的に接続されていない場合は、ＬＳＩ＿Ｂ上の電極ＬＩ＿ｂには何も接続されておらず、即ち開放状態であるため、ノード３０３の電位は、プルダウン抵抗素子３０２１により接地電位に引き下げられ、即ち信号”０”となる。次に、３次元的に接続されている場合は、ＬＳＩ＿Ｂ上の電極ＬＩ＿ｂには、３次元電極２１ａを介してＵＯ＿ａが接続される。ＵＯ＿ａには、所定の信号、本実施の形態においては電源電位が与えられる。ここで、プルダウン抵抗素子３０２１の抵抗値を、３次元電極２１ａの抵抗値よりも十分大きく設計することで、ノード３０３の電位も電源電位と見なすことができ、即ち信号”１”となる。
　このように、本形態における下方向積層検知部３００ｂの動作についても、図８の下方向検知部３００ｂと同じく、特に外部から制御をおこなうことなく、ＬＳＩ＿Ｂの下層に何も積層されていない場合は信号”０”を出力し、ＬＳＩ＿Ｂの下層にＬＳＩ＿Ａが積層されている場合は信号”１”を出力することを特徴とする。
　本形態においては、下方向積層検知部に必要な回路素子はＮＭＯＳトランジスタ３０２１のみであるため、回路が非常に小規模として構成できるという利点がある半面、ノード３０３に付随する寄生的容量が大きい場合はＮＭＯＳトランジスタ３０２１の駆動力のみでノード３０３するため、応答速度が遅く、また雑音に弱いという欠点がある。
　（２）３層以上の場合
　図５において、半導体チップを２枚積層した例を説明したが、本実施の形態はこれに限るものではなく、半導体チップを３枚以上積層した場合に対しても拡張可能である。
　図１３は、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃの３枚の半導体チップを積層した場合のテスト回路の構成の一例を示したものであり、図５と対比されるものである。
　図１３においては、図５における組み合せ回路Ａ、Ｂ、Ｃの他に、ＬＳＩ＿Ｃ上の組み合せ回路Ｆが加わっている。組み合せ回路Ｃは、図５の構成と異なり、フリップフロップ３０ｅおよび３次元スキャン機能付きフリップフロップ３１ｂからの入力のほか、ＬＳＩ＿Ｃ上の組み合せ回路Ｃからの結果出力を入力とする。
　図１３において、ＬＳＩ＿Ａの構成は図５のテスト回路と同一のものであり、詳細な説明を割愛する。また、図１３において、ＬＳＩ＿Ｂの構成が図５のテスト回路と異なる点は、フリップフロップ３０ｅからの出力されるスキャンチェーンに、３次元機能付きフリップフロップ３１ｄが挿入されている点である。
　ＬＳＩ＿Ｃは、３次元機能付きフリップフロップ３１ｄと、フリップフロップ３０ｉと、組み合せ回路Ｆから構成されており、３次元機能付きフリップフロップ３１ｄとフリップフロップ３０ｉとを介す一点鎖線で示された経路がスキャンチェーンである。
　ここで、各ＬＳＩが３次元的接続されておらず、それぞれのチップ単体でスキャンテストを行う場合について説明する。
　ＬＳＩ＿Ａについては、図５と同一のため、詳細な説明は割愛する。ＬＳＩ＿Ｂにおけるスキャンチェーンは、ＴＤＩ＿Ｂより入力されたテストデータが、３次元スキャン機能付きフリップフロップ３１ｂと、フリップフロップ３０ｅと、３次元スキャン機能付きフリップフロップ３１ｃとを、この順で介して、フリップフロップ３０ｈへ向かう経路となる。ＬＳＩ＿Ｃにおけるスキャンチェーンは、ＴＤＩ＿Ｃより入力されたテストデータが、３次元スキャン機能付きフリップフロップ３１ｄと、フリップフロップ３０ｉとを、この順で介して、次のフリップフロップへと向かう経路となる。
　一方、各ＬＳＩが、全て３次元的に接続されている場合のスキャンチェーンは、ＴＤＩ＿Ａより入力されたデータが、フリップフロップ３０ａと、フリップフロップ３０ｂと、フリップフロップ３０ｃと、３次元スキャン機能付きフリップフロップ３１ｂと、フリップフロップ３０ｅと、３次元スキャン機能付きフリップフロップ３１ｄと、フリップフロップ３０ｉとを、この順で介して、次のフリップフロップへと向かう経路となり、３次元スキャン機能付きフリップフロップ３１ａと３１ｃとはスキップされる。なお、それぞれフリップフロップ３０ｇおよびフリップフロップ３０ｈへと向かうスキャンチェーンには常に信号”０”が出力されることは言うまでもない。
　なお、図１３においては、３次元的な接続時に、ＬＳＩ＿ＢからＬＳＩ＿Ｃに向かうスキャンチェーンのみ説明したが、図示されないＬＳＩ＿ＣからＬＳＩ＿Ｂに向かうスキャンチェーンについても、同様にしてスキャンチェーンの途中に３次元スキャン機能付きスリップフロップ３２を挿入することで、３枚の積層に拡張できることは自明である。
　ただし、図１３において、３次元スキャン機能付きフリップフロップ３１ａと３１ｂの組、および３１ｃと３１ｄの組については、それぞれのチップにおいて、積層方向から見て同一の位置に配置されるが、当然ながらフリップフロップ３１ｂと３１ｃは積層方向から見て同一の位置には配置できない。しかしながら、図１４に例えばＬＳＩ＿Ｂ上の組み合せ回路Ｃが、ＬＳＩ＿Ｃ上の組み合せ回路Ｆからのみ入力を受け取り、ＬＳＩ＿Ｂ上の回路からは入力を受け取らない場合は、図示したように、ＬＳＩ＿Ｂ上の３次元スキャン機能付きフリップフロップ３１ｂのみを配置し、３１ａと３１ｂと３１ｄとで、積層方向から見て、各チップの同一位置に配置することが可能である。
　＜実施例２＞
　図１５は、本発明の第２の実施形態である３次元スキャン機能付きフリップフロップの構成示したものであり、図３の３次元スキャン機能付きフリップフロップ３１と対比される図面である。
　図１５の３次元スキャン機能付きフリップフロップ３１１と、図３の３次元スキャン機能付きフリップフロップ３１とで異なる点は次の通りである。
　セレクタ２００の入力は、下層チップのスキャンチェーンからの入力である３ＤＳＩの他、同一チップ上のスキャンチェーンからの入力２ＤＳＩを有する。セレクタ２００の出力と、記憶素子１００との間に、セレクタ２００１を有する。ここで、前記セレクタ２００１のもう片方の入力は同一チップの回路からのデータ入力であるＰＩである。セレクタ２００の制御信号として、モード指定信号ｍｄが入力される。記憶素子１００から出力は、出力制御用ＡＮＤゲート５００に入力される他に、上層チップのスキャンチェーンへの出力である３ＤＳＯと、同一チップへの回路へのデータ出力であるＰＯとに分岐する。
　これに従い、図１５の３次元スキャン機能付きフリップフロップ３１１の動作は次のようになる。
　下方向積層検知部３００からの制御信号に応じて、セレクタ２００の出力は、３ＤＳＩと２ＤＳＩとから選択される。即ち、下方向積層検知部３００の制御信号が”０”の場合は２ＤＳＩが、下方向積層検知部３００の制御信号が”１”の場合は３ＤＳＩが、セレクタ２００１へと出力される。
　セレクタ２００１は、記憶素子１００に入力するデータを、モード指定信号ｍｄに応じて、データ入力端子ＰＩと、スキャン入力端子ＳＩから選択する。即ち、モード指定信号ｍｄが”０”の場合は、通常動作モードとなり、データ入力端子ＰＩから入る信号が記憶素子１００に入力される。一方、モード指定信号ｍｄが”１”の場合は、スキャンモードとなり、セレクタ２００から出力された信号が、記憶素子１００に入力される。
　このように、図１５の３次元スキャン機能付きフリップフロップ３１１は、図２で示されたスキャン機能付きフリップフロップ３０のスキャン入力が、下方向にチップが積層されているかに応じて、同一チップ上のスキャンチェーンからの入力２ＤＳＩと下方向に積層されるチップのスキャンチェーンからの入力３ＤＳＩとから選択する機能を具備する。即ち、本実施の形態に係る３次元スキャン機能付きフリップフロップ３１１は、同一チップ上のスキャンチェーン対するスキャン入出力と、積層方向のスキャンチェーンに対する入出力の、両方を具備することを特徴とする。
　同様にして、図４で示される３次元スキャン機能付きフリップフロップ３２も、同一チップ上のスキャン入力と上方向に積層されるチップからのスキャンチェーンからの入力とから選択する構成に変更可能であることは言うまでもない。
　図１６は、本発明の第２の実施形態における３次元スキャン機能付きフリップフロップを用いたテスト回路の実施の一形態を示すもので、図１および図５と対比される図面である。
　図１６のテスト回路を参照して、図１のテスト回路と異なる点は、フリップフロップ３０ｃが３次元スキャン機能付きフリップフロップ３１１ａに、フリップフロップ３０ｄが３次元スキャン機能付きフリップフロップ３１１ｂに、フリップフロップ３０ｇが３次元スキャン機能付きフリップフロップ３２１ａに、フリップフロップ３０ｈが３次元スキャン機能付きフリップフロップ３２１ｂに、それぞれ置換されている点と、３次元スキャン機能付きフリップフロップ３１１ａと３１１ｂとの間と、３２１ａと３２１ｂとの間とに、３次元的な通信経路２１、２２が設けられている点である。
　ＬＳＩ＿ＡとＬＳＩ＿Ｂとが積層されていない場合、ＬＳＩ＿Ａでは、ＴＤＩ＿Ａから、フリップフロップ３０ａと、フリップフロップ３０ｂと、３次元スキャン機能付きフリップフロップ３１１ａと、３次元スキャン機能付きフリップフロップ３２１ａと、フリップフロップ３０ｆとを、この順で介してＴＤＯ＿Ａに至るスキャンチェーンを構成する。同様に、ＬＳＩ＿Ｂでは、ＴＤＩ＿Ｂから３次元スキャン機能付きフリップフロップ３１１ｂと、フリップフロップ３０ｅと、３次元スキャン機能付きフリップフロップ３２１ｂとを、この順で介してＴＤＯ＿Ｂに至るスキャンチェーンを構成する。
　一方、ＬＳＩ＿ＡとＬＳＩ＿Ｂとが積層されている場合は、ＴＤＩ＿Ａから、フリップフロップ３０ａと、フリップフロップ３０ｂと、３次元スキャン機能付きフリップフロップ３１１ａと、３次元スキャン機能付きフリップフロップ３１１ｂと、フリップフロップ３０ｅと、３次元スキャン機能付きフリップフロップ３２１ｂと、３次元スキャン機能付きフリップフロップ３２１ａと、フリップフロップ３０ｆとを、この順で介してＴＤＯ＿Ａに至るスキャンチェーンを構成する。
　このように、本発明の第２の実施の形態では、スキップされる３次元スキャン機能付きフリップフロップが存在しないことを特徴とする。
　即ち、３次元スキャン機能付きフリップフロップそれぞれの構成が複雑になり、フリップフロップ単位での回路面積や消費電力が増大するという欠点があるが、スキャンチェーンの設計では、ＬＳＩ＿ＡとＬＳＩ＿Ｂとの間で通信する箇所のフリップフロップを機械的に３次元スキャン機能付きフリップフロップに置き換えるだけでよく設計が簡単になる他、無駄な３次元スキャン機能付きフリップフロップが存在しないため、全体の回路面積を抑えられるという利点がある。
１００・・・記憶素子
２０、２１、２２・・・３次元電極
２００、２００１・・・セレクタ
２１１、２１２・・・電極パッド
２１３・・・マイクロバンプ構造
３０・・・スキャン機能付きフリップフロップ
３１、３１１、３２、３２１・・・３次元スキャン機能付きフリップフロップ
３００・・・下方向積層検知部
３０１・・・インバータゲート
３０２・・・プルアップ抵抗素子
３０２１・・・プルダウン抵抗素子
３０３、３０４・・・ノード
４００・・・上方向積層検知部
５００・・・出力制御用ＡＮＤゲート
 

Claims (17)

  1. 　単一の半導体チップである半導体装置において、
    　第１組み合せ回路と、
    　前記第１組み合わせ回路への入力信号を記憶する第１記憶素子と、
    　前記第１記憶素子に記憶させる信号を、第１端子からの信号又は第２端子からの信号から選択するための第１セレクタと、
    　前記第１記憶素子が接続され、前記第１組み合わせ回路を介さずに設けられるスキャンチェーンと、
    　前記半導体チップが他の半導体チップと積層されている場合に、前記他の半導体チップから所定の電位が供給される第１電極とを有し、
    　前記第１端子には、前記半導体チップに供給されたテスト信号が入力され、
    　前記第２端子には、前記他の半導体チップに供給されたテスト信号が入力され、
    　前記第１電極に前記所定の電位が供給されていない場合は、前記第１セレクタが前記第１端子を選択し、
    　前記第１電極に前記所定の電位が供給されている場合は、前記第１セレクタが前記第２端子を選択することを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１電極及び前記第１セレクタと接続される第１積層検知回路をさらに有し、
    　前記第１電極に前記所定の電位が供給されていない場合は、前記第１積層検知回路は、前記第１セレクタに前記第１端子を選択させる第１の信号を前記第１セレクタに出力し、
    　前記第１電極に前記所定の電位が供給されている場合は、前記第１積層検知回路は、前記第１セレクタを前記第２端子を選択させる第２の信号を前記第１セレクタに出力することを特徴とする半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記第１積層検知回路は、第１セレクタ制御部と、第１抵抗素子とを有し、
    　前記第１電極及び前記第１抵抗素子の第１端子は、前記第１セレクタ制御部の入力端子に接続され、
    　前記第１抵抗素子の第２端子には、第１電位が供給され、
    　前記第１セレクタ制御部の出力端子は、前記第１セレクタに接続され、
    　前記半導体チップが前記他の半導体チップと積層されていない場合は、前記第１セレクタ制御部の入力端子には、前記第１抵抗素子を介して前記第１電位が供給され、
    　前記半導体チップが前記他の半導体チップと積層されている場合は、前記第１セレクタ制御部の入力端子には、前記第１電極を介して第２電位が供給され、
    　前記所定の電位は、前記第２電位であることを特徴とする半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記半導体チップが第３の半導体チップと積層されている場合に、前記第３の半導体チップから所定の電位が供給される第２電極と、
    　前記第１記憶素子及び前記第１組み合わせ回路と接続される第１出力制御回路とをさらに有し、
    　前記第２電極に前記所定の電位が供給されていない場合は、前記第１出力制御回路は、前記第１記憶素子に記憶された情報を前記第１組み合わせ回路に入力し、
    　前記第２電極に前記所定の電位が供給されている場合は、前記第１出力制御回路は、前記第１記憶素子に記憶された情報に依らず一定の値を前記第１組み合わせ回路に入力することを特徴とする半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記第２電極及び前記第１出力制御装置と接続される第２積層検知回路をさらに有し、
    　前記半導体チップが前記第３の半導体チップと積層されていない場合は、前記第２積層検知回路は、前記第１出力制御回路に、前記第１記憶素子に記憶された情報を前記第１組み合わせ回路に入力させる第３の信号を入力し、
    　前記半導体チップが前記第３の半導体チップと積層されている場合は、前記第２積層検知回路は、前記第１出力制御回路に、前記第１記憶素子に記憶された情報に依らず一定の値を前記第１組み合わせ回路に入力させる第４の信号を入力することを特徴とする半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記半導体チップを、第３の半導体チップと接続する電極であって、前記第３の半導体チップに設けられた電極に第２の電位を供給する第４電極をさらに有することを特徴とする半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記第４電極の少なくとも一部は、前記半導体チップの基板を基準として前記第１電極の鉛直上方又は鉛直下方に設けられていることを特徴とする半導体装置。
  8. 　第１半導体チップと、第２半導体チップが積層された半導体装置において、
    　前記第１半導体チップは、
    　第１組み合せ回路と、
    　前記第１組み合せ回路への入力情報を記憶する第１記憶素子と、
    　前記第１組み合わせ回路からの出力情報を記憶する第２記憶素子と、
    　前記第１記憶素子に記憶させる信号を、第１端子からの信号又は第２端子からの信号から選択する第１セレクタと、
    　前記第１記憶素子と前記第２記憶素子の間に前記第１組み合わせ回路を介さずに設けられる第１スキャンチェーンと、
    　前記第２半導体チップと接続される第１電極及び第２電極とを有し、
    　前記第２半導体チップは、
    　第２組み合わせ回路と、
    　前記第２組み合わせ回路への入力情報を記憶する第３記憶素子と、
    　前記第３組み合わせ回路からの出力情報を記憶する第４記憶素子と、
    　第３記憶素子に記憶させる信号を、第３端子からの信号又は第４端子からの信号から選択する第２セレクタと、
    　前記第３記憶素子と前記第４記憶素子の間に前記第２組み合わせ回路を介さずに設けられる第２スキャンチェーンとを有し、
    　前記第１半導体チップと接続される第３電極及び第４電極とを有し、
    　前記半導体装置は、
    　前記第１電極と前記第３電極とを接続する第１の３次元電極と、
    　前記第２電極と前記第４電極とを接続する第２の３次元電極とを有し、
    　前記第２電極は、前記第２の３次元電極を介して前記第４電極に第２電位を与え、
    　前記第２セレクタは、前記第４電極に前記第２電位が与えられることにより、前記第４端子からの情報を選択することを特徴とする半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記第２組み合せ回路と前記第１組み合せ回路とを接続する第３の３次元電極をさらに有し、
    　前記第１組み合わせ回路と前記第２組み合わせ回路とは、所定の期間内に前記第３の３次元電極を介して情報の授受を行い、前記情報を用いて所定の処理を行うことを特徴とする半導体装置。
  10. 　請求項８記載の半導体装置において、
    　前記第２半導体チップは、
    　前記第４電極及び前記第２セレクタと接続される第３積層検知回路をさらに有し、
    　前記第３積層検知回路は、前記第４電極に供給された前記第２電位に基づいて、前記第４入力端子からの入力信号を前記第２記憶素子に出力させる第５の信号を、前記第２セレクタに入力することを特徴とする半導体装置。
  11. 　請求項１０記載の半導体装置において、
    　前記第３積層検知回路は、第２セレクタ制御部と、第２抵抗素子とを有し、
    　前記第４電極及び前記第２抵抗素子の一端は、前記第２セレクタ制御部の入力端子に接続され、
    　前記第２抵抗素子の第２端子には、第１電位が供給され、
    　前記第２セレクタ制御部の入力端子には、前記第４電極を介して前記第２電位が供給されることを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置において、
    　前記第２抵抗素子の抵抗値は、前記第２の３次元電極の抵抗値よりも大きいことを特徴とする半導体装置。
  13. 　請求項８記載の半導体装置において、
    　前記第１半導体チップは、
    　前記第２半導体チップと接続される第５電極と、
    　前記第５電極及び前記第１記憶素子と接続される第２出力制御回路とをさらに有し、
    　前記第２半導体チップは、
    　前記第１半導体チップと接続され、前記第５電極に前記第２電位を供給する第６電極をさらに有し、
    　前記半導体装置は、
    　前記第５電極と前記第６電極とを接続する第４の３次元電極をさらに有し、
    　前記第２出力制御回路は、前記第５電極に供給された前記第２電位に基づいて、前記第１記憶素子に規則された情報に依らず一定の値を前記第１組み合せ回路に出力することを特徴とする半導体装置。
  14. 　請求項１３記載の半導体装置において、
    　前記第５電極及び前記第２出力制御回路と接続される第４積層検知回路をさらに有し、
    　前記第４積層検知回路は、前記第５電極に供給された前記第２電位に基づいて、前記第１組み合せ回路に前記一定の値を出力させるための第６の信号を出力することを特徴とする半導体装置。
  15. 　第１電極及び第２電極を有する第１半導体チップと、第２組み合わせ回路と、前記第２組み合わせ回路への入力情報を記憶する第３記憶素子と、前記第２組み合わせ回路からの出力情報を記憶する第４記憶素子と、前記第３記憶素子に記憶させる信号を、第３端子からの信号又は第４端子からの信号から選択する第２セレクタと、前記第３記憶素子と前記第４記憶素子の間に前記第２組み合わせ回路を介さずに設けられる第２スキャンチェーンとを有する第２半導体チップとが積層され、前記第１電極と前記第３電極が第１の３次元電極を介して接続され、前記第２電極と前記第４電極が第２の３次元電極を介して接続され、前記第２セレクタが、前記第２電極から前記第２の３次元電極を介して前記第４電極に第２電位が与えられることにより、前記第４端子からの情報を選択して前記第３記憶素子へ出力するように設定される半導体装置に対し、
    　前記第２組み合せ回路をテストするための第１信号を、前記第１配線を介して前記第２組み合せ回路に供給することを特徴とする半導体装置のテスト方法。
  16. 　請求項１５記載の半導体装置のテスト方法において、
    　前記第１信号は、前記第１半導体チップが有する第１組み合せ回路又は前記第２組み合せ回路をテストするための信号であることを特徴とする半導体装置のテスト方法。
  17. 　請求項１５記載の半導体装置のテスト方法において、
    　前記半導体装置は、前記第１組み合わせ回路と前記第２組み合わせ回路とを接続するための第３の３次元電極をさらに有し、
    　前記第１組み合わせ回路と前記第２組み合わせ回路とは、所定の期間内に前記第３の３次元電極を介して情報の授受を行い、前記情報を用いて所定の処理を行い、
    　前記第１信号は、前記所定の処理のテストを行うための信号であることを特徴とする半導体装置のテスト方法。
     
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