TWI445311B

TWI445311B - 可再規劃之積體電路

Info

Publication number: TWI445311B
Application number: TW95100614A
Authority: TW
Inventors: Justin Martin Spangaro
Original assignee: Justin Martin Spangaro
Priority date: 2005-01-06
Filing date: 2006-01-06
Publication date: 2014-07-11
Also published as: TW200631320A

Description

可再規劃之積體電路

發明領域

本發明有關於一種可再規劃之積體電路、一種連接晶片、一種邏輯晶片、一種可再規劃連接、以及一種積體電路製造過程。

發明背景

此等可以客製化之積體電路可被分成兩種廣泛之種類：可規劃與不可規劃。可規劃裝置，例如：場可規劃閘陣列(FPGA)，為積體電路裝置其只須規劃一次或可重複再規劃，以執行對特定應用客製化(customerised)之功能。不可規劃客製化裝置，例如特殊用途積體電路(ASIC)，亦可以執行對特定應用客製化之功能，但此客製化是經由以製造為主之過程才會產生。一旦製成此種ASIC，則其功能固定且無法改變。亦可供使用此等包含可規劃與不可規劃電路於單一裝置中之積體電路。

此種容易規劃與再規劃FPGA之能力，使其非常適用於發展新的積體電路。然而，FPGA較等同之標準單元ASIC典型地占用：20至40倍積體電路表面面積或軌跡面積(footprint)，而具有較差之功率與電路速率性能表現，提供使用者客製化較少自由度，提供可用於執行之較少數目之閘，以及在每單元之基礎上昂貴許多。此外，一旦確認一種新的電路可適當運作，則在正常情況下不再須要規劃能力。有關於此點，更重要的是具有低成本裝置例如ASIC。然而，發展一種新客製化ASIC之最初成本是非常高，以及此種不會再產生之設計(NRE)成本使得ASIC只有在下列情況下具有吸引力：當大量製造時，以致於可以吸收NRE成本，而不會大幅增加單位成本；或當所須要閘之數目超過FPGA之容量時；或當須要在FPGA中無法提供之特殊功能時；或當須要高速或低速運算且無法以FPGA達成時。

為了降低此種新ASIC之高發展成本，可以使用FPGA發展新積體電路原型(prototype)，其一旦被確認則可被轉換成等同ASIC電路。然而，此種轉換過程並非直截了當且非常耗時且昂貴。此外，在FPGA與ASIC電路元件與連接間結構差異，會造成FPGA與ASIC最後電路之執行行為表現不同，這使得轉換過程非常複雜。再者，FPGA無法提供像ASIC如此多的閘，此種方法必定會限制可製成原型閘之數目。一種變通方法是使用多個FPGA用於製造原型，以及使用單一ASIC用於製造；然而，這會使得轉換過程更加複雜。此外，此在原型系統中之多個FPGA由於其各別封裝形狀因素之差異，而無法以ASIC輕易地取代。

為了克服此困難而發展出一種稱為：“結構化ASIC”(有時稱為“平台ASIC”)可客製積體電路平台。此結構化ASIC在FPGA低成本可再規劃能力與ASIC低單位成本間提供一種妥協。此結構化ASIC提供各種預先界定之一般主動電路區塊或模組，其包含：輸入/輸出(I/O)區塊、擴散記憶體、擴散智慧材產(通常稱為“擴散IP”，即預先界定之複雜客製電路元件，例如相位鎖定迴路(PLL)、微處理器等)、以及邏輯結構(其可以包含查詢表(LUT)、可規劃陣列、或替代地“閘海”、或其他形式的邏輯結構)，其為方便起見在此均稱為邏輯區塊或邏輯元件。

此結構化ASIC藉由以下方式而實體地客製化：藉由只界定固定通路層及/或連接此等邏輯區塊之通孔，以界定新電路佈局(一些ASIC亦可經由使用此存在於邏輯結構中之可規劃查詢表，而有效地客製化；然而，此等查詢表之實體執行為固定而不可改變)。由於與此預先界定層有關之NRE成本可以跨許多客戶及/或產品分攤，因此，此等預先界定之邏輯區塊提供低單位成本效益，以及半導體資產之有效使用，同時此等通路層以非常低成本提供客製化能力。特別是，由於此可以使用此用於最後產品中相同ASIC邏輯區塊以發展原型之能力，而可以避免須要將原型電路由FPGA平台轉換至ASIC平台。然而，僅管此結構化ASIC技術之許多優點，此新原型電路之發展仍然須要發展一或多個新通路層及/或通孔遮罩，且這會是耗時、容易發生錯誤、以及昂貴的。目前已經發展出無遮罩技術作為替代，其使用電子束(e-beam)或其他方式將通路客製化。但是，相較於傳統FPGA此為昂貴且耗時客製化連接方法。

此PFGA優於ASIC之優點之一為，可以使用再規劃能力，以方便電路設計除錯。如果須要觀察FPGA內部特定節點，則可以規劃電路之除錯版本，將此節點連接至未使用之輸入/輸出接腳，或替代地將外部輸入信號提供至電路之一部份，其在正常情況下在最後執行中不會被存取。此外，這允許電路以級(stage)遞增方式發展、測試、以及除錯，此可以大幅簡化電路設計確認。再者，如果有足夠數目之閘可供使用以容納此等測試電路，且如果須要的話，可以在測試期間將此等特殊目的測試電路包含於電路中，以及如果想要用於電路之製造版本時可以將其丟棄。如果由於此ASIC與ASIC原型製造有關之高製造成本與長的製造時間，則此等技術均無法容易地可供使用。由於ASIC相當大之尺寸與複雜度、且上述技術並不可供使用，因此，ASIC較FPGA更難除錯。

由於ASIC缺乏可規劃性，此傳統ASIC技術典型地須要妥協，以提供所須實體晶片資源，以確保此裝置可以被充分測試且除錯，以確認此設計之正確。(“晶片”此字為此技術之專有名詞，其指此經處理半導體晶圓之一部份，其提供電子、光電子、或其他形式裝置。通常，處理此半導體晶圓，以產生大量典型相同裝置，以便利用由批次處理所產生可供使用之規模經濟。在晶圓中形成此等裝置後，將此經處理晶圓切割成大數目典型相同之矩形或正方形片。然後，將各片封裝以提供單一可銷售單元。晶圓之各此等片稱為晶片。)

在所給定電路設計上須要實施典型上兩種測試，其在此各稱為“設計確認”與“製造測試”。通常一般要求為此積體電路可以測試，以便確認此電路。此過程稱為設計確認。然而，通常執行額外措施，以確保可以監視製造品質，而將缺陷部份在製造時去除，此過程在此稱為“製造測試”。一旦已確認此電路設計，通常不再須要重複此確認。

此在特定情況下測試所選擇邏輯電路之能力受限於：此邏輯輸入節點之狀態可以被操縱之程度(稱為“可控制度”)、以及監視此邏輯輸出節點狀態之能力(稱為“可觀察度”)。非二進制(即，類比)電路亦受限於相同原理。

典型地將專用測試結構例如“邊界掃瞄”或內部掃瞄路徑加至電路佈局，以至少方便製造測試。製造測試可觀察度與可控制度通常藉由在此裝置為非操作期間、將邏輯電路內部設計於專用測試組態中而達成。

為了提供用於ASIC設計確認之所須可觀察度與可控制度，可以使用各種方法。通常，藉由對此裝置外部之設備以各別地控制與觀察外部輸入與輸出接腳。此控制與觀察設備可以由特殊應用測試硬體或一般用途測試設備提供，其被設計以適用於此受測裝置之設計確認。然而，此方法外部輸入與輸出接腳所提供測試此裝置之設備必須受限於：此外部接腳所能提供可控制度與可觀察度之程度。在提供所須能力以外部設備控制與觀察、以提供所須控制與觀察程度，而實施設計確認，這經常存在其他困難。這是由於所須裝置刺激與響應行為之速率與複雜度，因此，提供具有所想要有複雜與表現程度之控制與觀察外部設備經常是複雜且昂貴。

為了克服此由外部刺激與觀察所造成設計確認限制，可以交替或額外使用此裝置內部之某種電路功能，以加強可控制度與可觀察度，以及因此此裝置之可測試度。此內部電路功能可以自然地包含於電路設計中作為其正常功能之一部份，或特定且額外地包含用於加強測試度之目的，且通常提供作為自然包含功能與特定額外功能之組合。特定額外功能之包含可以有用於增強測試度，但須要增加邏輯元件其特定用於此裝置中設計確認之目的。此增加用於測試度之測試特定邏輯元件，須要在設計過程與裝置製造上增加額外負擔，因為此等元件是在此裝置製造前設計，其須要額外之半導體晶片面積，且其本身如同此裝置之其他電路須要被確認與測試。

此積體電路製造之技術狀態隨著此等裝置不斷進展，而變得更複雜、在較高速率操作，以及在單一裝置中可以包含增加電路之數量。由於對上述測試方法之各種可控制度與可觀察度之限制，此等趨勢對於測試度增加要求。此將內部連接與特定測試邏輯功能增加至ASIC是：用於增加測試度之有用方法，但其會浪費半導體晶圓面積，且將不想要之複雜度導入於設計過程中。

此結構化ASIC對於上述用於ASIC具有類似除錯問題。此結構化ASIC不同於FPGA必須經由實體製造過程以便可以“客製化”。此製造過程昂貴但無法提供快的回收時間，而此為用於匹配FPGA除錯能力所須。

總之，雖然FPGA提供較快之原型產生、低NRE成本、降低某種設計複雜度(例如：時脈分配)、因為其可再規劃而允許較容易之除錯，然而，相較於ASIC而言，其為昂貴、緩慢、提供較低閘數目、消耗更多功率、以及提供較少設計自由度。相較於FPGA而言，ASIC較大(更積體化)、提供較高性能表現且消耗較低功率、更有彈性、以及更便宜大量製造。然而，其設計更複雜且昂貴、其原型製造非常昂貴且緩慢，而須要詳細考慮更多因素(例如：時脈分配)、以及更難以除錯。此結構化ASIC嘗試在ASIC與FPGA間提供妥協，然而，其仍然缺乏使得FPGA具有吸引力之再規劃能力：此能力可以完全重新規劃而無須經由實體製造過程。此結構化ASIC相較於FPGA之另一項重大缺點為：因為其必須經由實體製造過程，以便客製化或“規劃”而使用，其無法提供給客戶作為標準元件。一給定FPGA可以服務多個客戶與各種終端使用；反之，在製造完成後，所給定結構化ASIC對於個別客戶與特殊終端使用為特定。

因此，令人期望能提供一種可再規劃積體電路、互連晶片、邏輯晶片、可再規劃連接、以及積體電路製造過程，其可以減輕一或多個上述困難，或至少提供一種有用之替代方法。

發明概要

根據本發明提供一種互連晶片，其包含可再規劃連接元件，用於界定：一或多個邏輯晶片之電路元件間之信號路徑通路，而允許使用者發展積體電路。

本發明提供一種邏輯晶片，其包含電路元件與用於該電路元件之連接器。該連接器為該邏輯晶片之表面上，用於連接至：具有可再規劃連接元件之可再規劃連接之相對應連接器。該相對應連接器為用於該可再規劃連接元件之連接器，以界定該邏輯晶片之該等電路元件間之信號路徑通路。

本發明亦提供一種可再規劃連接，其包含多個接合在一起成堆疊組態之可再規劃互連晶片，各該多個可再規劃互連晶片包含可再規劃連接元件，用於界定一或多個邏輯晶片之電路元件間之信號路徑通路，而允許使用者發展積體電路。

本發明亦提供一種可再規劃積體電路，其包含：一或多個邏輯晶片其包含電路元件；以及一或多個可再規劃互連晶片其包含可再規劃連接元件、而電性連接至該等電路元件，以界定該電路元件間之信號路徑通路，而允許使用者發展積體電路。

本發明亦提供一種積體電路製造過程，其包含以下步驟：規劃至少一可再規劃互連晶片，以形成至少一第一邏輯晶片之電路元件間之經規劃信號路徑通路，此至少一第一邏輯晶片電性連接至該至少一可規劃互連晶片；以及在至少一第二邏輯晶片之電路元件間形成固定信號路徑通路，此至少一第二邏輯晶片實質上等同於至少一該第一邏輯晶片，該固定信號路徑通路對應於該經規劃信號路徑通路。

本發明亦提供一種積體電路製造過程，其包含以下步驟：產生固定路徑通路資料而使用於：以所規劃信號路徑通路為基礎，而在至少一邏輯晶片上之電路元件間形成固定信號傳輸路徑。此規劃信號路徑通路界定：此電性連接至該至少一可再規劃互連晶片之至少一第二邏輯晶片之電路元件間之規劃信號路徑通路；該至少一第二邏輯晶片之電路元件實質上等同於該至少一第一邏輯晶片之電路元件。

本發明亦提供一種積體電路製造過程，其包含以下步驟：產生固定傳輸路徑資料而使用於：以所固定信號路徑通路為基礎，而在至少一邏輯晶片上之電路元件間形成規劃信號路徑通路。此固定信號傳輸路徑界定：此電性連接至該至少一可再規劃互連晶片之至少一第二邏輯晶片之電路元件間之規劃信號路徑通路；該至少一第二邏輯晶片之電路元件實質上等同於該至少一第一邏輯晶片之電路元件。

以下藉由舉例並參考所附圖式以說明本發明之較佳實施例。

圖式簡單說明

第1圖為可再規劃積體電路之較佳實施例之概要橫截面側視圖，其包含接合至邏輯晶片成堆疊組態之可再規劃互連晶片；第2圖為可再規劃積體電路之邏輯晶片之概要平面圖；第3圖為可再規劃積體電路之可再規劃互連晶片之概要平面圖；第4圖為可再規劃積體電路所導出結構化ASIC之概要橫截面側視圖；第5圖為積體電路製造過程之較佳實施例之流程圖；第6圖為可再規劃積體電路之替代實施例之概要橫截面側視圖；第7圖為習知技術之ViaMask^TM 通路結構中縱橫式通孔可規劃金屬通路層之概要平面圖，以及放大圖以顯示使用通孔連接至通路層之所選擇之線；第8圖為藉由第7圖通孔之一之概要橫截面；第9圖為第8圖通孔之概要電路圖；第10圖為一種根據本發明較佳實施例之配置之概要電路圖，其中將第8與9圖中之通孔以可再規劃電晶體取代；第11圖為可再規劃積體電路之實施例之概要橫截面，其中使用通路晶片中之電晶體以界定：此通路晶片中第一通路線與此接合至通路晶片之邏輯晶片中第二通路線間之可再規劃連接；以及第12圖為縱橫式通孔可規劃金屬通路層之概要平面圖，其說明當製造積體電路原型時、使用高密度製程技術(例如0.13μm)、以形成所選擇較精細之通路線，此相對應之製造電路可以使用較低密度製程技術(例如0.18μm)製成以降低成本。

較佳實施例之詳細說明

在以下之說明中，當方便時，使用相同之參考數字以代表相同之元件。

如同於第1與5圖中所示，此積體電路100與積體電路製造過程結合：標準結構化ASIC之表現、功率、以及密度特徵與FPGA之再規劃能力。此積體電路製造過程藉由如同於第1圖中所示：藉由提供可再規劃積體電路100，而在步驟502開始。此可再規劃積體電路100包含：邏輯晶片102與可再規劃連接或通路晶片104，其結合在一起成堆疊組態，且使用標準晶片堆疊與連接技術電性連接，如同以下說明。

如同於第1與2圖中所示，此邏輯晶片102包含一般電路元件，其可以集體地稱為邏輯區塊116，而包含：輸入/輸出緩衝器202、擴散記憶體204、擴散IP 206、邏輯結構元件208其包含組合/序列結構、以及連接210。此連接210經由晶片間接觸107而連接至：可規劃互連晶片104中第3圖之連接310，如同於第1圖與以下說明。此邏輯晶片102亦包含接觸墊114用於：在電路元件202至208與安裝積體電路之封裝間實施電性連接，且亦可類似地使用於電力接腳連接。此邏輯晶片102為結構化ASIC晶片，而具有不完整金屬路徑通路(此路徑通路藉由：存在於可規劃互連晶片104中之路徑通路而完成，如同以下說明)，以及可以為熟習此技術人士所知之標準結構化ASIC晶片。然而，對熟習此技術人士為明顯，此在邏輯晶片102中之邏輯結構元件208可以替代地根據各種邏輯結構，其種類範圍為：從較粗略本質之查詢表(LUT)結構、例如在FPGA中通常使用者，複雜巨單元結構、典型地包含FLOP、多個NAND閘、多個多工器、以及高驅動反相器例如在結構化ASIC中所使用者；至精細本質之電晶體對結構、例如通常在閘陣列中所使用者。

如同於第1與3圖中所示，此可再規劃互連晶片104包含可規劃通路層106，其包含：連接310；在通路開關110與312間之連接；通路開關110與312；IP核心306；以及邏輯組態區塊304、其包含用於可規劃路徑之組態資料。雖然，其顯示為可再規劃互連晶片104之單一區域或區塊，但熟習此技術人士瞭解，邏輯組態區塊304在事實上可以分佈有開關312。如果不想要亦不可使用：邏輯晶片102上之接觸墊114與輸入/輸出緩衝器202，則此可再規劃互連晶片104亦可以包含：接觸墊314與輸入/輸出緩衝器，用於電性連接至電路元件202至208。各邏輯結構元件208、擴散IP 206、以及邏輯晶片102中之記憶體204，其藉由晶片間接觸107、其較佳為形成於面對面堆疊兩個晶片102與104間之通孔，而連接至可規劃互連晶片104。

此通孔使用稱為2.5或3度空間裝置整合而形成，其例如在下列文件中說明：2002年在波蘭所舉行之“歐洲微電子封裝與連接討論會之會議記錄”中，由E.Lindner等人所著“Advances in a Line Wafer Bonding for 3D Interconnects”，其網址為：www.tezzaron.com/products/texhnology/3D IC Summary.htm 。目前可供使用之通孔連接技術在兩個堆疊1x1cm² 晶片間提供一直至8百萬個晶片間接觸。邏輯晶片102亦可包含不須要可規劃通路之邏輯區塊，例如微處理器邏輯區塊。可以將此等區塊有關之通路固定，且不須要連接至可再規劃互連晶片104。

在所說明實施例中，邏輯晶片102提供與標準結構化ASIC相同之電路元件116，且此可再規劃互連晶片104以類似標準FPGA方式提供可再規劃連接元件，以界定此等電路元件間之信號路徑通路。在步驟504之製造原型與發展期間，可以將此可再規劃互連晶片104中之信號路徑通路再規劃如同須要之許多次，一直至此所產生電路被功能地確認為止。一旦在步驟506被確認，此被規劃進入此可再規劃互連晶片104中之路徑通路、在步驟508被轉換成等同之固定路徑通路。此典型地涉及產生固定之路徑通路資料，其被使用以產生一或多個微影術遮罩以界定路徑通路，雖然可以替代地使用無遮罩微影術製程，例如：電子束-微影術。在步驟510，提供具有不完整通路之裸露邏輯晶片402。此邏輯晶片402典型地但並非必要等同於：可再規劃積體電路100中之邏輯晶片102。在步驟512，此對應於在步驟508所確定之固定路徑通路404形成於裸露邏輯晶片402之表面上，以連接邏輯晶片402之元件，且因此提供結構化ASIC 400，如同於第4圖中所示。此固定路徑通路404藉由以下方式形成：使用為熟習此技術人士所知標準沉積技術、例如物理及/或化學氣相沉積，以沉積一或多個導電(例如：金屬)層與任何所須之絕緣層。此所產生結構化ASIC或積體電路400功能上等同於經確認規劃電路，但取代具有固定硬式繞線式導電通路404之可再規劃互連晶片104。

在替代實施例中，如同於第6圖中所示，邏輯晶片602 與可規劃互連晶片604如同上述以堆疊組態接合在一起。此不完整之連接部份608由各邏輯元件606延伸至邏輯晶片602中。類似地，此不完整之連接部份610由各可規劃通路元件612延伸入可再規劃互連晶片604中。藉由將兩個晶片602與604對準與接合在一起，以形成垂直連接通孔614，而在邏輯晶片602中不完整之連接部份608與可再規劃互連晶片602中不完整之連接部份610間建立電性連接。此所產生之連接通路將邏輯元件606連接至可再規劃通路元件612，因此允許在邏輯區塊606間之信號路徑通路如同所想要地規劃。與上述第一實施例比較，此第6圖之實施例允許將更多通路連接包含於邏輯晶片602中，其代價為須要額外對(pair)之連接孔610與614。

如同於第1圖中所示，此可再規劃互連晶片104可以較邏輯晶片102為小，而允許將輸入/輸出(I/O)墊114設置在此等曝露且未接合之邏輯晶片102之投影周邊區域118上。然而，其為明顯在其他實施例中，此可再規劃互連晶片可以大於或等於此邏輯晶片，而以輸入/輸出(I/O)墊形成於邏輯晶片上之曝露橫邊緣上。以替代方式，除了如同所示，在邏輯晶片102上之輸入/輸出(I/O)墊114外，此可再規劃互連晶片之尺寸可以小於或等於此邏輯晶片，而以輸入/輸出(I/O)墊設置在此可再規劃互連晶片上。在此種實施例中，此可再規劃積體電路使用在此可再規劃互連晶片上之輸入/輸出墊，以及此結構化ASIC400使用在邏輯晶片上之輸入/輸出(I/O)墊。

此外，如果此可再規劃互連晶片之尺寸大於邏輯晶片，這允許此可再規劃互連晶片接合至邏輯晶片之區域實質上專用於至邏輯晶片之電性連接，因此允許在此可再規劃互連晶片上額外電路、例如儲存與測試電路，而位於接合區之外。

在還有其他替代實施例中，此可再規劃互連晶片104如同上述接合至邏輯晶片102，且然後回蝕以去除位於其下基板之大部份。然後經由可規劃互連晶片102之剩餘厚度，完整地形成至邏輯晶片102之高孔徑比通孔，以便在兩個晶片102與104間提供垂直電性連接。在此實施例中，此輸入/輸出(I/O)接觸墊形成於：此可再規劃互連晶片104上新形成之頂表面上。

雖然，此可再規劃積體電路在以上是以單一邏輯晶片與單一可再規劃互連晶片說明，但明顯地通常可以將一或多個邏輯晶片與一或多個可再規劃互連晶片接合在一起成堆疊組態，以提供具有至少三個堆疊晶片之可再規劃積體電路。

此邏輯晶片可以包含一或多個替代型式之邏輯結構-例如“粗略本質”結構像是查閱表，或“精細本質”可規劃單元。部份取決於所使用邏輯組織結構之形式，此在邏輯晶片與可再規劃互連晶片中通路比例會變化。例如，此具有“粗略本質”邏輯結構之邏輯晶片可以包含固定金屬通路形狀之中通路之大部份，而在相關可再規劃互連晶片中通路主要可以由可再規劃切換元件構成，而具有相當少數量之固定金屬通路。反之，此具有“精細本質”邏輯晶片相較於可再規劃互連晶片而言包含最小數量通路。在此情形中，此在邏輯晶片中通路之主要目的為：從邏輯晶片連接至可再規劃互連晶片。在此情形中，此可再規劃互連晶片相較於邏輯晶片包含大部份通路。在此兩者中任一組態中，此邏輯晶片亦可包含不可規劃之通路、例如像是用於記憶體或特殊功能者。

因為此可再規劃積體電路100與最後結構化ASIC 400是接腳相容，此兩者可以在相同印刷電路板上互相交換。此外，因為使用於此可再規劃積體電路100與結構化ASIC 400中之邏輯晶片102與402相同、其例外為上部連接層，因此，除了產生對應於規劃路徑之固定路徑外，並無須轉換此經確認原型電路。因而可以實現標準結構化ASIC。

然而，藉由在結構化ASIC晶片102上提供可再規劃通路或互連晶片，而可以完全避免在原型發展期間形成固定實體路徑通路之必要，因此簡化此種發展且大幅降低NRE成本。此從規劃通路至固定通路之轉換較從完全規劃FPGA電路至ASIC平台簡單許多。此可再規劃積體電路100因此結合：標準結構化ASIC之表現、功率、以及密度特徵與FPGA之再規劃能力。

此可再規劃積體電路100可以如同所欲地經常再規劃，以致於可以使用一個可再規劃積體電路100以發展許多種結構化ASIC。此等無須規劃之重要性能表現電路元件或具有特殊須求之電路元件例如：記憶體、PLL等，可以只使用固定金屬連接而在邏輯晶片102上實施。因此，此等電路元件之性能表現在可再規劃積體電路100與最後不可規劃結構化ASIC上是相同。

此可再規劃互連晶片104可以根據與邏輯晶片102不同之製程技術，而可以為有利的。尤其，其允許此可再規劃互連晶片104使用製程技術，其提供較佳性能表現，但用於量產則太昂貴。例如，此可再規劃互連晶片104可以使用具有較小特徵尺寸之矽製程技術，或可以使用GaAs或絕緣體上矽(SOI)基板、例如鋁土上矽(SOS)基板、或一些其他製程技術。因此，此可再規劃互連晶片可以具有較邏輯晶片102所使用相同技術更高性能表現及/或密度。這會是令人所欲的，因為此在可再規劃積體電路100中之路徑通路較在最後結構化ASIC 400中等同路徑為長，以及因此令人所欲使用較高性能表現製程技術以執行可再規劃連接路徑。此使用不同製程技術以允許以可接受但較高成本與較低數量製成可再規劃積體電路100，而同時方便發展低成本大量製造客製化ASIC。此各別可再規劃互連晶片之使用亦可提供其通路元件之尺寸彈性：此邏輯晶片104可以根據如同在FPGA(其須要較少可規劃連接)中之粗略本質，或如同在結構化ASIC(其須要較多可規劃連接)中之精細本質。此等可規劃連接須要大數目相關切換電晶體，這須要相當大矽面積。此根據具有較邏輯晶片為小特徵尺寸(即，較高密度)之製程技術、以使用可再規劃互連晶片之能力，允許使用較大數目之連接電晶體。此可再規劃互連晶片104可以在與邏輯晶片102不同之電壓位準操作，這會是有利的，尤其是如果此邏輯晶片與通路晶片是使用不同製程技術製成。

當發展新的電路原型時，此規劃信號路徑通路可以根據在第二邏輯晶片402上之所想要或實際固定路徑通路。例如，此規劃信號路徑通路可以在實際製造此包含相關固定信號路徑通路之相對應裸露邏輯晶片之前發展，其可以被設計以達成特定性能表現：例如，計時性能表現，像是：設立與維持時間限制之符合。

由於此可再規劃積體電路之邏輯晶片與此在其上形成固定連接之目標邏輯晶片相同(或至少實質上等同)性質，可以發展此規劃信號路徑通路以提供：在規劃電路原型與該電路相對應固定執行之計時與表現間有用之相關程度。然而，由於在可再規劃原型電路連接中使用可再規劃通路邏輯，此可再規劃原型電路可能無法達成與相同電路佈局相對應固定實施之相同絕對計時性能表現。然而，通常在電路之固定與可規劃實施間可以維持相對計時表現中有用之相關程度。可以有利地使用此相關以使得下列事項均符合資格：固定電路之功能正確性，以及藉由測試可規劃執行而提供：相相對計時為基礎表現之有用顯示。因此，可以使用此可再規劃電路，藉由推論以功能地確認：在該電路之相對應固定執行上之邏輯，同時在放鬆但依比例轉換計時情況下操作，且因此提供以固定電路可達成計時表現之顯示。

在另一個替代實施例中，設置此可再規劃積體電路之在邏輯電路、邏輯電路節點及/或輸入/輸出墊間之邏輯元件及/或連接，其可專用或可應用於設計確認測試。此種邏輯元件或連接可以各別地設置在邏輯晶片或可規劃通路晶片上、或組合地設置在此兩晶片上用於測試目的，其包含設計確認。雖然，可以將一或多個此等設計確認邏輯元件包含於：此可再規劃積體電路之邏輯晶片上，其可以從使用以形成固定電路之邏輯晶片省略。

此使用於固定電路中之邏輯晶片可以包含預先界定之固定電路佈局，而其並不存在於使用於此可再規劃電路中之邏輯晶片中，以及可以規劃此可再規劃互連晶片中之可再規劃連接，以代表此固定電路佈局之至少一子集合。亦可以規劃此可再規劃連接，以提供至此可再規劃積體電路中邏輯晶片之邏輯元件之連接而用於加強可測試度，以及此種連接可以從相對應固定電路實施中省略。

可以設計此ASIC或結構化ASIC之單元結構，而將所須客製遮罩數目減少至1，其如同在美國專利號碼USP 4,197,555中說明，而可以導致重大時間與成本之節省。此種“一個遮罩”裝置允許除了一個遮罩以外所有遮罩保持為一般普通。這允許此結構化ASIC製造商只須投資於一般普通或基本遮罩一次，以致於有關成本可以跨多個特定應用裝置分攤。藉由只將單一遮罩而非整個遮罩組客製化，而可實施不同電路佈局。

“單一通孔遮罩”裝置為“一個遮罩裝置”之變化形式。如同在Vehara之美國專利號USP 4,197,555與Or-Bach之美國專利號USP 6,819,136中所說明。此“單一通孔遮罩”裝置藉由將通孔遮罩客製化而規劃，其決定連接此裝置不同層通孔之位置。此等位置是取決於電路發展者須求，由可以選擇性配置通孔之大量預先確定位置選出。例如，第7圖為通孔-遮罩可規劃結構之一部份之概要平面圖，其包含在其中形成通孔702之該結構所選擇部份之放大圖。通常，各層被圖案化以形成多個電性隔離之部份通路路徑，其形狀典型地為一系列平行延長通路線，而以在相鄰(但未接觸)金屬層中之線彼此垂直。明顯地，此配置界定大數目可能連接位置，在此處在平面圖中此等通路線重疊或相交。藉由在所選擇之一些此等可能位置設置通孔702而規劃此通孔遮罩可規劃結構，將不同金屬連接層704與706之相對應部份或通路線彼此連接。第8圖中顯示經由此通孔702之一之橫截面，在此處通孔金屬702接觸覆蓋於其上之通路線704與覆蓋於其下之通路線706，因此在兩線704、706間建立電性連接。第9圖顯示第8圖之等效電路概要圖，在此處通孔702呈現為線702，而連接呈現為線704與706之金屬連接層。此“單一通孔遮罩”方法之重大限制為：此種形式裝置並不可再規劃。

在還有另一較佳實施例中，此可再規劃積體電路100是根據“單一通孔遮罩”裝置邏輯晶片之修正版本，例如在美國專利號USP 6,580,289中所說明，以及此可再規劃積體電路400之固定電路版本是根據此未經修正之“單一通孔遮罩”邏輯晶片，由此可以導出修正晶片。並不使用通孔在相鄰通路層間建立永久連接(如同在標準“單一通孔遮罩”結構化ASIC中所提供者)，此可再規劃積體電路400使用位於通路晶片104中之可規劃通路結構，以實施等同於可客製化通孔之功能，所不同者為：此介於通路連接間之可客製化連接在此可再規劃積體電路400中保持軟體可規劃。

雖然，在通孔可規劃邏輯晶片中標準“相交”位置以外之位置可以形成存取通孔，以便對金屬層作電性連接，這是因為晶片並未將此等層與存取通孔一起短路，此等方法對於至少某些邏輯晶片並不實際，這是由於須要對各連接形成兩個通孔，以避免經由任何覆蓋結構或電路元件形成任何通孔。因此，此裝置之可再規劃形式較佳藉由將可再規劃互連晶片裝附於通孔可規劃邏輯晶片之修正形式而形成，其中此等金屬層之至少之一之至少一部份被有效地從邏輯晶片移至可再規劃互連晶片。此可以藉由在邏輯晶片製造期間將相對應層之形成步驟整個省略，或藉由將用於此等層之微影術遮罩(或圖案，如果是使用無遮罩微影術)修正，將此等層之所選擇部份去除。此後者配置在某些情形下為較佳，因為其允許使用此等金屬層之剩餘部份在邏輯晶片中作其他(固定)連接。在此兩者任一情形中，此所省略部份或省略層形成於此接合至邏輯晶片之可再規劃互連晶片中，以及此兩層然後藉由在各兩晶片中形成之連接通孔而電性連接，而具有在兩金屬層間之路徑中之可規劃開關，以致於此連接可以如同想要地重複再規劃。在已發展出所想要之積體電路佈局後，然後可以藉由在此包含所有金屬通路層之邏輯晶片之未修正版本中適當位置形成通孔，而以低成本大量生產。

例如，第10圖為第9圖中電路之可再規劃版本之等效電路概要圖，其中使用電晶體1002而非線702。此上線704與電晶體1002是設置在通路晶片104中，且此下線706是設置在邏輯晶片102中，如同於第11圖之概要橫截面側視圖中所示。在此實施例中，通孔702為電晶體1002取代，其經由通孔結構1102與1104連接至金屬連接層704與706。此通孔結構1104使用被稱為2.5或3度空間裝置整合、藉由通路晶片104與邏輯晶片102之表面上之晶片間接觸而完成。此固定電路遮罩可以根據相對應可再規劃開關(在此情形中為電晶體)之狀態、藉由簡單地包含或省略各可能通孔、而由經規劃電路佈局容易地產生，此相對應可再規劃開關連接邏輯晶片與通路晶片之相對應層，且反之亦然。此經規劃電路佈局至固定電路佈局之轉換是尤其直截了當，因為此可再規劃開關之狀態可藉由有效儲存單一資訊位元而規劃，此單一資訊位元代表此開關之狀態為切斷(open)或導通(closed)。由於各可再規劃開關之狀態代表：在最後通孔規劃電路中通孔之存在或不存在，此轉換涉及將用於各開關狀態之位元直接對映至：在未修正邏輯晶片之相對應通孔位置通孔之存在或不存在。

如果想要的話亦可以實施逆操作，而可以使用設置在通孔規劃裝置中之通孔，將相對應可規劃開關之狀態設定為關閉(closed)或導通，而此通孔不存在之狀態設定為開啟 (open)或不導通。

由於此所發展積體電路之固定電路版本使用“單一通孔遮罩”，且具有上述成本優勢，此允許以成本效益方式實施此可再規劃積體電路之固定電路版本。

此外，可以使用較在最後製造邏輯晶片中所使用更進步之製程技術以形成：在邏輯晶片及/或可再規劃互連晶片中之通路層，以便提供較大密度之通路線及/或允許用於其他電路元件之額外空間。例如，如同於第12圖中所示，此通路線1202較其他通路線1204與706實質上精細。

如同在此說明之其他實施例，在通路晶片中之各可再規劃開關可以為電晶體切換電路，因而，此NMOS電晶體之源極與汲極端子各自連接至兩個繞線節點，對於此等繞線節點令人期望提供：導電路徑之可規劃形式以取代可客製化通孔。此NMOS電晶體之閘極是由以下所控制：電路、一些其他形式可規劃或可設計儲存體、或顯示電性狀態磁滯之其它形式可再規劃電路元件。此典型地為靜態隨機存取記憶(“SRAM”)單元。此SRAM單元可以為包含五或六個電晶體之目的設計電路，其形式存在於包含許多FPGA之共同使用中。以替代方式，可以使用任何形式之儲存或狀態磁滯裝置，包含：抗熔絲記憶體裝置(其亦可以使用作為由NMOS電晶體提供可切換導通功能之替代)、可規劃唯讀記憶體(ROM)、可拭除PROM(EPROM)、電性可拭除PROM(EEPROM)、或任何能被整合於裝置結構中之其他形式裝置。

對於熟習此技術人士為明顯，可以使用其他裝置而非NMOS通路電晶體，以形成可規劃導電路徑，包含：PMOS電晶體；並聯之NMOS與PMOS裝置之組合以形成通過閘、緩衝器、微機械電路其包含使用導電之漿之裝置、可規劃熔絲或抗熔絲裝置例如由美國Actel Corporation共同使用者。

在一實施例中，邏輯晶片102根據由美國公司ViASIC所提供ViaMask^TM 可規劃結構。如同以上說明，此種結構所提供配置之所允許：選擇通孔連接位置、實質上配置於固定通孔規劃裝置之通路層中之陣列形成中。在此實施例中，使用在堆疊通路晶片中之可規劃開關以取代：此在正常情況下被使用以規劃ViaMask^TM 結構之選擇性通孔。然而，並無須在每個可能選擇性通孔連接位置提供可規劃開關，因為例如ViaMask^TM 之結構較用於大部份應用所須提供更可能通孔位置。因此，在某些位置可規劃開關之省略對於通路性只有輕微影響。此將通孔設置於最後設計中所選擇位置之選擇去除，可以減少執行此裝置可規劃版本所須可規劃開關之總數，此裝置與固定通孔遮罩可規劃固定結構實質上相容。此允許改善在通路性與通路晶片密度間之抵換，此經由可規劃開關對選擇通孔連接位置比之選擇而達成。使用此方法，此固定設計受限制，而只允許在此可規劃裝置版本中可規劃位置之通孔，因此改善此對映之容易與設計相容性，或替代地，此使用者可以被允許使用在固定裝置中選擇性通孔位置，其無須與可規劃裝置中可規劃開關位置對應，而將用於通路性或性能表現之固定設計最適化。

此實施例使用在可規劃開關組態與其他所允許選擇性通孔連接位置間之邏輯關聯，而類似於經常使用於FPGA中之“次組開關區塊”，且在下列文件中說明：Schmidt與Chandara所著”FPGA Switch Block Layout and Evaluation”FPGA ’02 February 2426,2002,Monterey,California,USA.以替代方式，亦可使用其他組態，例如為熟習此技術者所知之Universal或Wilton組態、或其他開關組態。

當所有可能通孔位置只有一個次組由“單一通孔遮罩”可規劃裝置中可規劃連接開關所取代時、此裝置應用至例如ViASIC ViaMask^TM 結構其在此稱為ViaMask^TM “次組開關區塊”設計，可以藉由選擇特定次組開關邏輯組態可而達成：相較於傳統FPGA切換電路之其他優點。

此ViaPATH結構使用由“瓦片”陣列所構成之結構，各瓦片包含大約11個規則化等同閘、一些記憶體、以及通路“剖面線”設計，其由兩個金屬層形成作為一組垂直(在平面圖中垂直/水平)金屬線、或跨各瓦片區域之部份通路。此金屬剖面線可以設置在任兩個相鄰導電層上、例如金屬3與金屬4上，且可以藉由選擇性通孔之選擇而“規劃”，可以形成此等通孔以提供相對應金數線/層間之導電路徑。此等選擇性通孔連接亦設置在各瓦片之西端且亦設置於其北端。此等瓦片之支持因此在此瓦之東端與南端(由相鄰瓦片提供)本質提供有效地可規劃通孔。

在此ViaMask^TM “次組開關區塊”實施例中，此可規劃開關是設置在邏輯組態中，以致於可以使用一個可規劃連接電路以取代各東與北通孔。而且，跨此等瓦片中央之通孔包含此等選擇性通孔連接之陣列。選擇此等選擇性通孔連接之次組，且以此裝置可規劃版本中之開關取代，以致於每一水平瓦片通過路徑(不包含此東連接)只設置單一可規劃連接開關。類似地，每一垂直通過路徑(不包含此北連接)只設置單一可規劃連接開關。此配置有利地提供足夠整體通路性，且實質上減少形成可規劃連接功能所須電晶體之數目。特別是此等所須開關(例如：通過電晶體)之數目最多為3乘W，而W為水平/垂直通路線之數目。例如：在金屬1中具有三個水平通路線與在金屬2中具有三個垂直通路線(即，W=3)，此配置將所須開關數目減少至3W=9。作為比較，島嶼型式FPGA結構須要6W個開關，即此可再規劃積體電路數目之兩倍。此開關連接結構在此稱為“縱橫式開關結構”，以與熟習此技術人士所知“島嶼式”FPGA結構區別。

以類似方式，可以選擇可能通孔位置之替代次組以改變：每個瓦片可規劃連接開關數目、與此通路與邏輯區塊之相對密度或容量間之抵換。

上述ViaMask^TM 次組開關區塊配置有利地只須要：每個可規劃連接三個可規劃開關NMOS/SRAM對，其為一個東、一個北、以及一個在可規劃通孔位置。使用在島嶼型式FPGA中傳統FPGA開關區塊之其他方法須要：每個開關點六個電晶體，而為至開關區塊之各北、南、東、以及西通路埠間為一個，即南北、西北、東北、西南、東南、以及西東。

因此，此在此說明之縱橫式開關結構所提供之優點為：可以使用少至一半數目之可規劃連接電晶體，以提供相對於島嶼式FPGA之切換功能。此島嶼式FPGA無法複製等同電晶體效率，因為其缺乏能力靠近開關且共享區塊單元。

雖然在此處以：在一或多個可規劃互連晶片、與一或多個接合在一起成堆疊組態之邏輯晶片之間之直接電性連接，而說明可再規劃積體電路，然而，明顯地此等晶片間之連接可以替代地由其他方式製成，包含無線電磁與光學連接。

對於熟習此技術人士為明顯，可以對本發明作許多修正，而不會偏離本發明之範圍，如同在此參考所附圖式所說明。

100‧‧‧積體電路

102‧‧‧邏輯晶片

104‧‧‧通路晶片

106‧‧‧可規劃通路層

107‧‧‧晶片間接觸

110‧‧‧通路開關

114‧‧‧輸入/輸出墊

116‧‧‧電路元件

118‧‧‧投影周邊區域

202‧‧‧輸入/輸出緩衝器

204‧‧‧擴散記憶體

206‧‧‧擴散IP

208‧‧‧邏輯結構元件

210‧‧‧連接

302‧‧‧輸入/輸出緩衝器

304‧‧‧邏輯組態區塊

306‧‧‧IP核心

310‧‧‧連接

312‧‧‧通路開關

314‧‧‧接觸墊

400‧‧‧結構化ASIC

402‧‧‧邏輯晶片

404‧‧‧固定路徑通路

502、504‧‧‧步驟

506、508‧‧‧步驟

510、512‧‧‧步驟

602‧‧‧邏輯晶片

604‧‧‧可規劃互連晶片

606‧‧‧邏輯晶片

608‧‧‧連接部份

610‧‧‧連接孔

612‧‧‧可規劃通路元件

614‧‧‧連接孔

702‧‧‧通孔

704‧‧‧金屬連接層

706‧‧‧金屬連接層

1002‧‧‧電晶體

1102‧‧‧通孔結構

1104‧‧‧通孔結構

1202‧‧‧通路線

1204‧‧‧通路線