JP2017054938A - 半導体装置および半導体装置の制御方法 - Google Patents

半導体装置および半導体装置の制御方法 Download PDF

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Abstract

【課題】半導体チップが自らチップ積層形態を検出する半導体装置（３Ｄ−ＬＳＩ）を提供する。【解決手段】第１面側に配置された第１端子４ａと、一端が第１端子４ａに接続され他端が電源電位に接続される第１負荷２ａと、第１面の反対側の第２面側に第１端子４ａに対向するように配置された第２端子４ｂと、一端が第２端子４ｂに接続され他端が電源電位とは異なる接地電位に接続される第２負荷２ｂと、第１負荷２ａにおける第１電位差の発生を検出する第１検出回路６ａと、第２負荷２ｂにおける第２電位差の発生を検出する第２検出回路６ｂとを有する第１半導体チップ８ａと、第１半導体チップ８ａに対向する面側に配置され第１端子４ａまたは第２端子４ｂに接続された接続端子１０を有し、接続端子１０を介して第１端子４ａまたは第２端子４ｂに電源電位または接地電位を接続する第２半導体チップ８ｂとを有する半導体装置１２。【選択図】図２

Description

本発明は、半導体装置および半導体装置の制御方法に関する。
複数の半導体チップが積層された３Ｄ−ＬＳＩ（three-dimensional large-scale integration）は、集積回路の集積度を高めるために開発された装置である（例えば、特許文献１〜３）。
特開２０１２−２３５１１４号公報 特開２０００−２２７４５７号公報 国際公開第ＷＯ２０１２／１６９１６８号
３次元的に実装された半導体装置である３Ｄ−ＬＳＩは、チップ積層形態（chip-stacking topology）により、Ｆ２Ｆ(Face to Face)、Ｆ２Ｂ(Face to Back)、Ｂ２Ｆ(Back to Face)およびＢ２Ｂ(Back to Back)の４種類に分類される。
Ｆ２Ｆは、半導体チップの表面（集積回路が配置された面）同士が対向するチップ積層形態である。Ｆ２ＢおよびＢ２Ｆは、半導体チップの表面と半導体チップの裏面（表面の反対側の面）とが対向するチップ積層形態である。Ｂ２Ｂは、半導体チップの裏面同士が対向するチップ積層形態である。
半導体チップ間で交信される信号の伝送速度、半導体チップ同士を接続する端子数の上限、電力の最小供給単位、放熱特性等の３Ｄ−ＬＳＩの特性は、チップ積層形態の違いにより変化する。
例えば半導体チップの表面側の導電性パッドを、裏面側のＴＳＶ（through-silicon via）より多くすることは容易である。従って、半導体チップ同士を接続する端子数の上限はＦ２Ｆでは多く、Ｆ２Ｂ、Ｂ２ＦおよびＢ２Ｂでは少ない。更に３Ｄ−ＬＳＩの歩留りや工数も、チップ積層形態の違いにより変化する。
従って３Ｄ−ＬＳＩの開発では、チップ積層形態ごとに特性を評価し、最適なチップ積層形態を選択する。この時、各チップ積層形態の歩留りや工数も考慮される。
しかし３Ｄ−ＬＤＩの特性は、チップ積層形態ごとに３Ｄ−ＬＳＩを試作しまたはシミュレーションしない限り、正確に評価することは困難である。従って、チップ積層形態ごとに、異なる構造の半導体チップが試作され又は設計される。故に、３Ｄ−ＬＳＩの開発では膨大な工数が発生する。
ところで、チップ積層形態に基づいて半導体チップの入出力端子を自在に変更できるならば、チップ積層形態ごとに半導体チップを試作し又は設計しなくてもよくなる。しかし、チップ積層形態に基づいて入出力端子を変更するためには、半導体チップが自らチップ積層形態を検出できることが重要である。
そこで本発明は、このような問題を解決することを課題とする。
上記の問題を解決するために、本装置の一観点によれば、第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１面の反対側の第２面側に前記第１端子に対向するように配置された第２端子と、一端が前記第２端子に接続され他端が前記電源電位とは異なる接地電位に接続される第２負荷と、前記第１負荷における第１電位差の発生を検出する第１検出回路と、前記第２負荷における第２電位差の発生を検出する第２検出回路とを有する第１半導体チップと、前記第１半導体チップに対向する面側に配置され前記第１端子または前記第２端子に接続された接続端子を有し、前記接続端子を介して前記第１端子または前記第２端子に前記電源電位又は前記接地電位を接続する第２半導体チップとを有し、前記第１電位差は、前記電源電位とは異なる電位に前記第１端子が接続された場合に、前記第１負荷に発生する電位差であり、前記第２電位差は、前記接地電位とは異なる電位に前記第２端子が接続された場合に、前記第２負荷に発生する電位差である半導体装置が提供される。
開示の装置によれば、半導体チップが自らチップ積層形態を検出する半導体装置（３Ｄ−ＬＳＩ）が提供される。
図１は、実施の形態１の半導体装置の上面図である。 図２は、図１のII，III−II，III線に沿ったＦ２Ｆ型の半導体装置の断面図である。 図３は、図１のII，III−II，III線に沿ったＢ２Ｆ型の半導体装置の断面図である。 図４は、図１のII，III−II，III線に沿ったＦ２Ｆ型の半導体装置の別の断面図である。 図５は、図１のII，III−II，III線に沿ったＢ２Ｆ型の半導体装置の別の断面図である。 図６は、図２及び３に示す第１〜第２検出回路の出力の一例を説明する図である。 図７は、第１半導体チップで行われる制御方法を説明するフローチャートである。 図８は、チップ積層形態を検出しない３Ｄ−ＬＳＩを説明する図である。 図９は、チップ積層形態を検出しない３Ｄ−ＬＳＩを説明する図である。 図１０は、変形例２を説明する図である。 図１１は、変形例２を説明する図である。 図１２は、変形例３を説明する図である。 図１３は、実施の形態２の半導体装置を説明する図である。 図１４は、実施の形態２の半導体装置を説明する図である。 図１５は、実施の形態２の半導体装置を説明する図である。 図１６は、実施の形態２の半導体装置を説明する図である。 図１７は、実施の形態２の変形例を説明する図である。 図１８は、実施の形態３の半導体装置を説明する断面図である。 図１９は、実施の形態３の半導体装置を説明する断面図である。 図２０は、実施の形態３の半導体装置を説明する断面図である。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。図面が異なっても同じ構造を有する部分等には同一の符号を付し、その説明を省略する。
（実施の形態１）
（１）構造
図１は、実施の形態１の半導体装置１２，１１２の上面図である。図２及び３は、図１のII，III−II，III線に沿った断面図である。図２〜３の右上には半導体装置１２，１１２のチップ積層形態が記載されている（以後の断面図についても同様）。図４〜５は、図１のII，III−II，III線に沿った別の断面図である。
実施の形態１の半導体装置１２，１１２は、３Ｄ−ＬＳＩである（実施の形態２〜３についても同様）。半導体装置１２，１１２のチップ積層形態は夫々、Ｆ２ＦおよびＢ２Ｆである。
図２及び３に示すように、実施の形態１の半導体装置１２，１１２は、第１半導体チップ８ａと第２半導体チップ８ｂとを有する。第１半導体チップ８ａおよび第２半導体チップ８ｂは例えば、半導体基板２０（例えば、シリコン基板）と、半導体基板２０の表面側に形成された集積回路とを有する。
図２及び３の配線層５には、半導体装置１２，１１２の集積回路の一部が示されている（後述する図４〜５等においても同様）。図４〜５には、第１半導体チップ８ａおよび第２半導体チップ８ｂの集積回路のうち図２〜３に示されなかった部分が示されている。
なお図２及び３では、第１半導体チップ８ａの第１及び第２電極１６ａ，１６ｂ（図１参照）が省略されている（後述する図１３〜１４等においても同様）。図４〜５では、第１端子４ａおよび第２端子４ｂ（図１参照）が省略されている（後述する図１５〜１６等においても同様）。
―第１半導体チップ―
第１半導体チップ８ａは、図２及び３に示すように、第１面側（例えば、表面側）に配置された第１端子４ａと、第１面の反対側の第２面側（例えば、裏面側）に第１端子４ａに対向するように配置された第２端子４ｂとを有する。第１端子４ａは例えば、配線層５の表面に配置された導電性のパッドである。第２端子４ｂは例えば、半導体基板２０に設けられたＴＳＶ２２である。第２端子４ｂには、ＴＳＶ２２の表面を覆う導電性のパッド（図示せず）が含まれてもよい（以下、同様）。
第１半導体チップ８ａは更に、第１負荷２ａと、第２負荷２ｂとを有する。第１負荷２ａの一端は第１端子４ａに接続され、他端には電源電位ＶＤＤが接続される。図２及び３に示す例では、電源電位ＶＤＤは、第１半導体チップ８ａおよび第２半導体チップ８ｂを駆動する電源の出力ＶＤＤ（すなわち、電源電圧）である。
第２負荷２ｂの一端には第２端子４ｂが接続され、他端には電源電位ＶＤＤとは異なる接地電位ＧＮＤが接続される。図２及び３に示す例では、接地電位ＧＮＤは、第１半導体チップ８ａおよび第２半導体チップ８ｂに配置された集積回路の基準電位（すなわち、グラウン面の電位）である。すなわち接地電位ＧＮＤは例えば、上記電源のグラウンド側の電位である。
第１負荷２ａおよび第２負荷２ｂは例えば、抵抗、キャパシタ、およびダイオード接続されたトランジスタである（後述する第３負荷２ｃおよび第４負荷２ｄについても、同様）。すなわち第１負荷２ａは例えば、プルアップ抵抗である。第２負荷２ｂは例えば、プルダウン抵抗である。
図２及び３に示す例では、第１負荷２ａは、抵抗２６を介して電源電位ＶＤＤに接続される。同様に第２負荷２ｂは、別の抵抗２６を介して接地電位ＧＮＤに接続される。この抵抗２６は、省略可能である。
第１半導体チップ８ａは更に、第１検出回路６ａを有する。第１検出回路６ａは、第１負荷２ａにおける第１電位差の発生を検出する回路である。第１電位差は、電源電位ＶＤＤとは異なる電位として、例えば、接地電位ＧＮＤに第１端子４ａが接続された場合に、第１負荷２ａに発生する電位差である。
第１半導体チップ８ａは更に、第２検出回路６ｂを有する。第２検出回路６ｂは、第２負荷２ｂにおける第２電位差の発生を検出する回路である。第２電位差は、接地電位ＧＮＤとは異なる電位として、例えば、電源電位ＶＤＤに第２端子４ｂが接続された場合に、第２負荷２ｂに発生する電位差である。
第１検出回路６ａおよび第２検出回路６ｂは例えば、差動入力の前置増幅器３２（以下、差動増幅器と呼ぶ）とコンパレータ３４とを有する。第１検出回路６ａの差動増幅器３２は、第１負荷２ａの両端の電圧を増幅する。第１検出回路６ａのコンパレータ３４は、差動増幅器３２の出力と参照電圧とを比較する。差動増幅器３２の出力が参照電圧より大きい場合、コンパレータ３４はハイレベルの電圧（以下、Ｈｉｇｈと表す）を出力する。差動増幅器３２の出力が参照電圧より小さい場合、コンパレータ３４はローレベルの電圧（以下、Ｌｏｗと表す）を出力する。第２検出回路６ｂの差動増幅器３２およびコンパレータ３４も同様に動作する。
第１検出回路６ａの参照電圧は例えば、第１電位差を第１検出回路６ａの差動増幅器３２で増幅した電圧の半分の電圧である。第２検出回路６ｂの参照電圧は例えば、第２電位差を第２検出回路６ｂの差動増幅器で増幅した電圧の半分の電圧である。
第１半導体チップ８ａ（図４及び５参照）は更に、第１面（例えば、表面）および第２面（例えば、裏面）に配置された複数の電極１６ａ〜１６ｂと、複数の電極１６ａ〜１６ｂに接続される第１内部回路１８ａとを有する。
第１半導体チップ８ａは更に、第１経路選択回路３６ａ（図２及び３参照）を有する。第１経路選択回路３６ａは、第１検出回路６ａの出力および第２検出回路６ｂの出力に基づいて、信号を受信する電極と信号を出力する電極とを、第１面および第２面に配置された複数の電極１６ａ〜１６ｂから選択し、第１内部回路１８ａに接続する。
―第２半導体チップ―
第２半導体チップ８ｂは、第１半導体チップ８ａに対向する面側に配置され、第１端子４ａまたは第２端子４ｂに接続された接続端子１０を有する。
具体的には、チップ積層形態がＦ２Ｆの場合（図２参照）には、接続端子１０は、第１半導体チップ８ａの表面側の端子（図２では、第１端子４ａ）に接続される。一方、チップ積層形態がＢ２Ｆの場合（図３参照）には、接続端子１０は、第１半導体チップ８ａの裏面側の端子（図３では、第２端子４ｂ）に接続される。第１端子４ａまたは第２端子４ｂは例えば、半田バンプ１１（例えば、マイクロバンプ）により接続端子１０に接続される。
第２半導体チップ８ｂは、接続端子１０を介して第１半導体チップ８ａの第１端子４ａまたは第２端子４ｂに電源電位ＶＤＤ又は接地電位ＧＮＤを接続する。図２及び３に示す例では、第２半導体チップ８ｂは、内部抵抗３０と接続端子１０とを介して第１端子４ａまたは第２端子４ｂに電源電位ＶＤＤを接続する。内部抵抗３０は省略可能である。
図２〜３に示す例では、接続端子１０は第２半導体チップ８ｂの表面側に設けられる。しかし、接続端子１０は第２半導体チップ８ｂの裏面側に設けられてもよい。
第２半導体チップ８ｂは更に、第２内部回路（図示せず）を有する。第２内部回路については、後述する。
（２）動作
（２−１）経路選択
図４〜５は、半導体装置１２，１１２における信号経路の選択を説明する図である。
第１半導体チップ８ａは、図１、４〜５に示すように、第１面側（例えば、表面側）に配置された複数の第１電極１６ａと、第２面側（例えば、裏面側）に配置された複数の第２電極１６ｂとを有する。図４〜５には、半導体装置１２，１１２が搭載された回路基板１５も示されている（後述する図８等についても同様）。
第１半導体チップ８ａは、上述したように、第１内部回路１８ａと第１経路選択回路３６ａとを有する。第１内部回路１８ａは例えば、入力部４０と第１信号処理回路４２ａと出力部４４とを有する。入力部４０は、例えば入力バッファである。出力部４４は、例えば出力バッファである。
第１信号処理回路４２ａは、ＣＰＵ（Central Processing Unit）、論理回路およびメモリ等である（後述する第２信号処理回路４２ｂについても同様）。第１経路選択回路３６ａは例えば、論理回路やＣＰＵである。
第１半導体チップ８ａは更に、第１内部回路１８ａの入力部４０と複数の第１電極１６ａの一つとを接続する第１経路４６ａを有する。第１半導体チップ８ａは更に、第１内部回路１８ａの出力部４４と別の第１電極１６ａを接続する第２経路４６ｂを有する。
第１半導体チップ８ａは更に、第１内部回路１８ａの入力部４０と複数の第２電極１６ｂの一つとを接続する第３経路４６ｃを有する。第１半導体チップ８ａは更に、第１内部回路１８ａの出力部４４と別の第２電極１６ｂを接続する第４経路４６ｄを有する。第１〜第４経路４６ａ〜４６ｄ夫々は、配線と該配線の途中に設けられたスイッチ回路３８とを有する。
第１電極１６ａは例えば、配線層５の表面に設けられた導電性のパッドである（後述する第５電極１６ｅ等についても同様）。第２電極１６ｂは例えば、半導体基板２０に設けられたＴＳＶ１２２を有する。第２電極１６ｂは図４〜５に示すように、ＴＳＶ１２２の表面を覆う導電性のパッド２３を有してもよい（後述する第６電極１６ｆ等についても同様）。
第１経路選択回路３６ａは、以下に説明する手順により、第１検出回路６ａの出力および第２検出回路６ｂの出力に基づいて第１内部回路１８ａを、第１電極１６ａおよび第２電極１６ｂのうち第２半導体チップ８ｂに対向する電極に接続する。
尚、図４に示すアルファベットＦは、第１半導体チップ８ａの姿勢を示している。図４の第１半導体チップ８ａは、回路基板１５に半導体基板を向けた第１半導体チップ８ａを、座標軸Ｘ（図４に垂直な軸）を中心として１８０°回転したものである。図４のアルファベットＦも、回路基板１５に下側を向けたＦを、座標軸Ｘを中心として１８０°回転したものである。後述する図５等のアルファベットＦについても、同様である。
―検出回路の出力―
まず、第１検出回路６ａおよび第２検出回路６ｂの出力について説明する。
図６は、図２及び３に示す第１〜第２検出回路６ａ，６ｂの出力の一例を説明する図である。図６の１行目には、半導体装置１２，１１２のチップ積層形態が示されている。図６の２行目には、第１検出回路６ａの出力が示されている。図６の３行目には、第２検出回路６ｂの出力が示されている。
図２の半導体装置１２のチップ積層形態は、Ｆ２Ｆである。この半導体装置１２では、第１負荷２ａの一端には、第２半導体チップ８ｂから電源電位ＶＤＤが接続される。一方、第１負荷２ａの他端には、第１半導体チップ８ａ内部から電源電位ＶＤＤが接続される。従って、第１負荷２ａには電位差は発生しない。その結果、第１検出回路６ａの出力は、図６の２行目２列に示すようにＬｏｗとなる。
図２の半導体装置１２では、第２負荷２ｂの第２端子４ｂ側の端部は、電位が接続されない浮いた状態（所謂、フローティング）である。従って、第２負荷２ｂには電位差は発生しない。その結果、第２検出回路６ｂの出力は、図６の３行目２列に示すようにＬｏｗとなる。
図３の半導体装置１１２のチップ積層形態はＢ２Ｆである。この半導体装置１１２では、第１負荷２ａの第１端子４ａ側の端部は、電位が接続されない浮いた状態である。従って、第１検出回路６ａの出力は、図６の２行目３列に示すようにＬｏｗとなる。
図３の半導体装置１１２では、第２負荷２ｂの一端には、第２半導体チップ８ｂから電源電位ＶＤＤが接続される。一方、第２負荷２ｂの他端には、第１半導体チップ８ａ内部から接地電位ＧＮＤが接続される。従って第２負荷２ｂには、電位差（第２電位差）が発生する。従って、第２検出回路６ｂの出力は、図６の３行目２列に示すようにＨｉｇｈとなる。
図６から明らかなように、第1検出回路６ａの出力と第２検出回路６ｂとの出力の組合せは、チップ積層形態に１対１で対応している。従って、第1検出回路６ａおよび第２検出回路６ｂの出力に基づいて、半導体装置１２，１１２のチップ積層形態を検出することは容易である。
―信号経路の選択―
第1検出回路６ａおよび第２検出回路６ｂの出力は、第１経路選択回路３６ａに入力される。第１経路選択回路３６ａは、第1検出回路６ａおよび第２検出回路６ｂの出力に基づいて、第１〜第４経路４６ａ〜４６ｄ上に配置されたスイッチ回路３８を制御して、信号の経路を選択する。
例えば図６の２列目に示すように、第1検出回路６ａの出力がＬｏｗで第２検出回路６ｂの出力がＬｏｗの場合、第１経路選択回路３６ａは、第１経路４６ａおよび第２経路４６ｂ上のスイッチ回路３８を閉じる（図４参照）。更に第１経路選択回路３６ａは、第３経路４６ｃおよび第４経路４６ｄ上のスイッチ回路３８を開く。すなわち第１経路選択回路３６ａは、表面側の信号経路４６ａ,４６ｂを選択する。その結果、第１内部回路１８ａは、第２半導体チップ８ｂに対向する第１電極１６ａに接続される。
一方、図６の３列目に示すように、第1検出回路６ａの出力がＬｏｗで第２検出回路６ｂの出力がＨｉｇｈの場合、第１経路選択回路３６ａは、第１経路４６ａおよび第２経路４６ｂ上のスイッチ回路３８を開く（図５参照）。更に第１経路選択回路３６ａは、第３経路４６ｃおよび第４経路４６ｄ上のスイッチ回路３８を閉じる。その結果、第１内部回路１８ａは、裏面側の第２電極１６ｂに接続される。すなわち第１経路選択回路３６ａは、裏面側の信号経路４６ｃ,４６ｄを選択する。その結果、第１内部回路１８ａは、第２半導体チップ８ｂに対向する第２電極１６ｂに接続される。
以上のように第１経路選択回路３６ａは、第１検出回路６ａの出力および第２検出回路６ｂの出力に基づいて第１内部回路１８ａを、第１電極１６ａおよび第２電極１６ｂのうち第２半導体チップ８ｂに対向する電極に接続する。
第１内部回路１８ａは、接続された電極を介して信号を受信し送信する。従って信号に着目すれば、第１経路選択回路３６ａは、第１〜第２検出回路の出力に基づいて、信号を受信する電極と信号を出力する電極とを、第１面および第２面に配置された複数の電極から選択し、第１内部回路１８ａに接続する回路である。
以上のように実施の形態１の半導体装置１２，１１２によれば、チップ積層形態の検出と、チップ積層形態に基づく信号経路の選択とが可能になる。
―反転方法―
Ｂ２Ｆ型の半導体装置は、Ｆ２Ｆ型の半導体装置で上部半導体チップ（上側の半導体チップ）の向きを反転させたものである。半導体チップの向き（表面が向いている方向）の反転方法には、２つの方法がある。第１の方法は、半導体チップの一辺に平行な軸（例えば、図４のＸ軸）の回りで半導体チップを１８０°回転させる方法である。第２の方法は、半導体チップの他辺に平行な軸（例えば、図４のＹ軸）の回りで半導体チップを１８０°回転させる方法である。
上述したように、第１検出回路６ａおよび第２検出回路６ｂの出力に基づいて、半導体装置１２，１１２のチップ積層形態を検出することは容易である。しかし、第１検出回路６ａおよび第２検出回路６ｂの出力に基づいて、半導体チップの反転方法を検出することは困難である。
従って、半導体チップの反転方法は変えないことが好ましい。例えば実施の形態１の反転方法は、Ｘ軸の回りで半導体チップを１８０°回転する方法に統一されている。後述する実施の形態２〜３においても、同様である。
（２−２）信号処理
第２半導体チップ８ｂは、図４及び５に示すように、第２内部回路１８ｂを有する。第２内部回路１８ｂは例えば、第３入力部４０ｃと、第３出力部４４ｃと、第２信号処理回路４２ｂとを有する。第３入力部４０ｃは、例えば入力バッファである。第３出力部４４ｃは、例えば出力バッファである。第２信号処理回路４２ｂは、ＣＰＵ、論理回路およびメモリ等である。
第２内部回路１８ｂは更に、第４入力部４０ｄと第４出力部４４ｄとを有する。第４入力部４０ｄは、例えば入力バッファである。第４出力部４４ｄは、例えば出力バッファである。
第２半導体チップ８ｂは更に、第３面側（例えば、表面側）に配置された複数の第５電極１６ｅと、第４面側（例えば、裏面側）に配置された複数の第６電極１６ｆとを有する。
第２半導体チップ８ｂは、一面側（例えば、裏面側）で回路基板１５に接続され他面側（例えば、表面側）で第１半導体チップ８ａに接続される。図４及び５に示す例では、第２半導体チップ８ｂの第５電極１６ｅが、例えば半田バンプ１１（例えば、マイクロバンプ）を介して、第１半導体チップ８ａの第１電極１６ａまたは第２電極１６ｂに接続される。更に第２半導体チップ８ｂの第６電極１６ｆが、例えば半田バンプ１１１を介して、回路基板１５（例えば、プリント基板）の電極１６ｓに接続される。
図４及び５の破線は、信号の流れを示している。回路基板１５（例えば、プリント基板）から、半導体装置１２,１１２に供給された第１信号７０ａは、第２半導体チップ８ｂの第３入力部４０ｃを介して第２信号処理回路４２ｂに供給される。第２信号処理回路４２ｂは第１信号７０ａを処理して、第３出力部４４ｃを介して第１半導体チップ８ａに出力する。
第２半導体チップ８ｂから出力された第１信号７０ａは、第１半導体チップ８ａの入力部４０を介して第１信号処理回路４２ａに供給される。第１信号処理回路４２ａはこの信号を処理して、出力部４４を介して第２半導体チップ８ｂに出力する。
第１半導体チップ８ａから出力された第１信号（以後、第２信号と呼ぶ）は、第２半導体チップ８ｂの第４入力部４０ｄを介して第２信号処理回路４２ｂに供給される。第２信号処理回路４２ｂは第２信号７０ｂを処理して、第４出力部４４ｄを介して回路基板１５に出力する。
（２−３）制御方法
図７は、第１半導体チップ８ａで行われる制御方法を説明するフローチャートである。
先ず、半導体装置１２，１１２の電源端子Ｖｄｄ（図１参照）とグラウンド端子Ｖｓｓの間に電源が接続され、第１半導体チップ８ａおよび第２半導体チップ８ｂに電力が供給される（Ｓ２）。この接続により例えば、電源端子Ｖｄｄに電源電位ＶＤＤが供給され、グラウンド端子Ｖｓｓに接地電位ＧＮＤが供給される。
すると、第１半導体チップ８ａ（図２及び３参照）の第１面側（例えば、表面側）の第１端子４ａに一端が接続された第１負荷２ａの他端に、電源電位ＶＤＤが接続(供給)される（Ｓ４）。更に第１半導体チップ８ａの第２面側（例えば、裏面側）の第２端子４ｂに一端が接続された第２負荷２ｂの他端に、電源電位ＶＤＤとは異なる接地電位ＧＮＤが接続される（Ｓ６）。
更に、第２半導体チップ８ｂの第１半導体チップ８ａに対向する面側に配置され第１端子４ａまたは第２端子４ｂに接続された接続端子１０に、電源電位ＶＤＤまたは接地電位ＧＮＤが接続される（Ｓ８）。
その後、第１経路選択回路３６ａが、第１負荷２ａおよび第２負荷２ｂ夫々に発生する電位差に基づいてスイッチ回路３８を制御して、第１半導体チップ８ａにおける信号の経路を選択する。この経路選択により、第１半導体チップ８ａの第１面（例えば、表面）および第２面（例えば、裏面）に配置された複数の電極１６ａ，１６ｂから、信号を受信する電極と信号を出力する電極とが選択される（Ｓ１０）。
以上の例では、第１経路選択回路３６ａはスイッチ回路３８を制御して、第１半導体チップ８ａにおける信号の経路を選択する。しかし信号経路は、別の方法により選択することもできる。例えば、スイッチ回路３８の代わりに各信号経路にバッファを設け、このバッファのＯＮ／ＯＦＦ制御により信号経路を選択してもよい（実施の形態２及び３においても同様）。この場合、第１内部回路１８ａの入力部４０および出力部４４のバッファは、省略することができる。
（３）利用方法
図２及び３の半導体装置１２，１１２は例えば、以下のように試作品および装置部品として利用できる。
先ず、第１半導体チップ８ａと第２半導体チップ８ｂとを製造する。製造した第１〜第２半導体チップ８ａ，８ｂを用いて、Ｆ２Ｆ型の半導体装置１２とＢ２Ｆ型の半導体装置１１２を試作し、試作品の特性を測定する。
測定した特性と所望の特性（すなわち、仕様）とを比較し、所望の特性を満たす半導体装置が存在する場合には、当該半導体装置を量産して装置部品として利用する。
或いは、第１半導体チップ８ａおよび第２半導体チップ８ｂの製造は行わずに設計だけを行って、半導体装置１２，１１２の特性をシミュレーションする。このシミュレーションにより、Ｆ２Ｆ型の半導体装置１２とＢ２Ｆ型の半導体装置１１２の特性を予測する。予測した特性と所望の特性とを比較し、所望の特性を満たす半導体装置が存在する場合、当該半導体装置を量産して装置部品として利用する。
（４）チップ積層形態を検出しない３Ｄ−ＬＳＩ
図８〜９は、チップ積層形態を検出しない３Ｄ−ＬＳＩを説明する図である。図８〜９の３Ｄ−ＬＳＩは、チップ積層形態を検出しないので、チップ積層形態に基づく経路選択も行わない。
図８の３Ｄ−ＬＳＩのチップ積層形態は、Ｆ２Ｆである。図９の３Ｄ−ＬＳＩのチップ積層形態は、Ｂ２Ｆである。図８〜９の上部チップ５２，１５２は、第１半導体チップ８ａと同様、第１内部回路１８ａ（図４及び５参照）を有する。但し、上部チップ５２，１５２は、第１半導体チップ８ａの第１〜第２検出回路６ａ，６ｂ（図２及び３参照）、第１経路選択回路３６ａ（図４及び５参照）およびスイッチ回路３８は有さない。従って、上部チップ５２，１５２は、チップ積層形態の検出および経路選択は行わない。
Ｆ２Ｆ型の上部チップ５２（図８参照）の第１内部回路１８ａは、表面側の電極１６ａに接続される。一方、Ｂ２Ｆ型の上部チップ１５２（図９参照）の第１内部回路１８ａは、裏面側の電極１６ｂに接続される。従って、上部チップ５２，１５２の構造は、チップ積層形態ごとに異なる。
図８及び図９の下部チップ５０は、第２半導体チップ８ｂと同様、第２内部回路１８ｂ（図４及び５参照）を有する。但し下部チップ５０は、電源電位ＶＤＤまたは接地電位ＧＮＤに接続された接続端子１０（図２及び３参照）は有さない。
３Ｄ−ＬＳＩの特性（半導体チップ間で交信される信号の伝送速度、半導体チップ同士を接続する端子の数、電力の最小供給単位、半導体チップの放熱特性等）は、チップ積層形態により異なる。従って、３Ｄ−ＬＳＩの開発では、チップ積層形態ごとに３Ｄ−ＬＳＩの特性を評価し、最適なチップ積層形態を選択することが重要である。
しかし、チップ積層形態ごとに３Ｄ−ＬＳＩを試作またはシミュレーションしない限り、３Ｄ−ＬＤＩの特性を正確に評価することは困難である。
上述したように図８〜９に示す例では、上部チップ５２，１５２の構造が、チップ積層形態ごとに異なる。従って、図８〜９の３Ｄ−ＬＳＩの試作またはシミュレーションでは、構造の異なる複数の上部チップ５２，１５２が試作され又は設計される。その結果、図８及び９の３Ｄ−ＬＳＩの開発工数は膨大なものになる。
一方、実施の形態１の半導体装置１２，１１２（図４〜５参照）では、図８〜９の上部チップ５２，１５２に対応する第１半導体チップ８ａの種類は一つである。従って実施の形態１によれば、３Ｄ−ＬＳＩの開発工数を抑制できる。
ところで、第１半導体チップ８ａを外部から制御して、信号経路を選択させることも考えられる。実施の形態１によれば、このような外部からの制御を行わずに、簡単な回路で自動的に信号経路を選択することができる。
（５）変形例
（５−１）変形例１
図２及び３の半導体装置１２，１１２のチップ積層形態は、Ｆ２ＦまたはＢ２Ｆである。しかし、実施の形態１のチップ積層形態は、Ｆ２ＢまたはＢ２Ｂであってもよい。
Ｆ２Ｂは、上側の第１半導体チップ８ａの表面と下側の第２半導体チップ８ｂの裏面が対向するチップ積層形態である。Ｂ２Ｂは、上側の第１半導体チップ８ａの裏面と下側の第２半導体チップ８ｂの裏面が対向するチップ積層形態である。すなわち、第２半導体チップ８ｂの裏面が、第１半導体チップ８ａに対向してもよい。この場合、接続端子１０は、第２半導体チップ８ｂの裏面に設けられる。
変形例１によれば、第２半導体チップ８ｂの裏面が第１半導体チップ８ａに対向するチップ積層形態でも、３Ｄ−ＬＳＩの開発工数を抑制することができる。
（５−２）変形例２
図１０及び１１は、変形例２を説明する図である。図１０及び１１は、変形例２の第１半導体チップ８ａの表面側の平面図である。
図１〜３に示す例では、第１半導体チップ８ａの第１端子４ａおよび第２端子４ｂは、平面視において第１半導体チップ８ａの中心に配置される。同様に第２半導体チップ８ｂの接続端子１０も、平面視において第２半導体チップ８ｂの中心に配置される。従って、第１半導体チップ８ａを反転しても、第２半導体チップ８ｂの接続端子１０は、第１半導体チップ８ａの第１端子４ａまたは第２端子４ｂに接続される。
しかし第１端子４ａ、第２端子４ｂおよび接続端子１０は、半導体チップの中心に配置しなくてもよい。
例えば図１０及び１１に示すように、複数の第１端子４ａを左右対称および上下対称のいずれか一方または双方に配置しても良い。第２端子４ｂおよび接続端子１０も、第１端子４ａと同様に配置される。
このような配置でも、第１半導体チップ８ａの第１端子４ａまたは第２端子４ｂと第２半導体チップ８ｂの接続端子１０は、第１半導体チップ８ａの向きに拘わらず接続される。但し、第１端子４ａは、第１半導体チップ８ａの内部で互いに接続されることが好ましい。第２端子４ｂおよび接続端子１０についても同様である。
変形例２によれば、第１半導体チップ８ａおよび第２半導体チップ８ｂにおける端子配置のバリエーションが増加する。
（５−３）変形例３
図１２は、変形例３を説明する図である。
変形例３の半導体装置１４（図１２参照）は、図２〜３の半導体装置１２において第１半導体チップ８ａから、第２端子４ｂ、第２負荷２ｂ、および第２検出回路６ｂを削除したものである。
変形例３の半導体装置１４は、第１面側（例えば、表面側）に第１端子４ａが配置された第１半導体チップ１０８ａを有する。第１半導体チップ１０８ａは更に、第１負荷２ａを有する。第１負荷２ａの一端には第１端子４ａが接続され、他端には例えば電源電位ＶＤＤが接続される。
第１半導体チップ１０８ａは更に、第１検出回路６ａを有する。第１検出回路６ａは、第１負荷２ａにおける第１電位差の発生を検出する回路である。
第２半導体チップ８ｂは、第１半導体チップ１０８ａに対向する面側に配置された接続端子１０を有する。接続端子１０は、第１端子４ａに接続され又は、第１半導体チップ１０８ａの面のうち第１端子４ａが配置された第１面の反対側の第２面に対向する。第２半導体チップ８ｂは、接続端子１０に電源電位ＶＤＤとは異なる電位（例えば、接地電位ＧＮＤ）を接続する。第１電位差は、第１端子４ａに接地電位ＧＮＤが接続された場合に、第１負荷２ａに発生する電位差である。
従って第１端子４ａが接続端子１０に接続されると、第１検出回路６ａが第１電位差の発生を検出する。一方、第１半導体チップ１０８ａの第２面（例えば、裏面）に接続端子１０が対向し、第１端子４ａが接続端子１０から離隔すると、第１電位差の発生は検出されない。
従って、図１２の半導体装置１４によれば、チップ積層形態の検出は可能である。変形例３によれば、図１〜３の半導体装置１２，１１２より簡単な構造で、チップ積層形態を検出できる。
図１２に示す例では、第２負荷２ａの他端の接続される電位は、電源電位ＶＤＤである。しかし、第２負荷２ａの他端の接続される電位は、接地電位ＧＮＤであってもよい。この場合、第２半導体チップ２ｂの接続端子１０に接続される電位は、例えば電源電位ＶＤＤである。第１電位差は、第１端子４ａに電源電位ＶＤＤが接続された場合に、第１負荷２ａに発生する電位差である。
なお、図１〜３の半導体装置１２，１１２によれば、第２半導体チップ８ｂの電位がどうような電位（例えば、電源電位ＶＤＤ）であっても、チップ積層形態の検出は可能である。
以上のように実施の形態１によれば、第１検出回路６ａの出力と第２検出回路６ｂの出力との組合せがチップ積層形態により変化するので、半導体装置１２，１１２のチップ積層形態の検出が可能になる。
更に実施の形態１によれば、検出したチップ積層形態に基づいて信号経路を選択できるので、チップ積層形態の選択のために試作または設計する半導体チップの種類を抑制できる。従って、３Ｄ−ＬＳＩの開発工数の抑制が可能になる。
ところで図１〜３に示す半導体装置１２，１１２では、第１検出回路６ａの出力および第２検出回路６ｂの出力の両方に基づいて、チップ積層形態を検出する。しかし、変形例３のように第２半導体チップ８ｂの電位（例えば、電源電位ＶＤＤまたは接地電位ＧＮＤ）を限定すれば、第１検出回路６ａの出力および第２検出回路６ｂの出力の一方に基づいて、チップ積層形態を検出することができる。例えば第２半導体チップ８ｂの電位を電源電位ＶＤＤに限定すれば、第２検出回路６ｂの出力に基づいて、チップ積層形態を検出することができる（図２〜３、図６参照）。
また、図１〜３に示す例では、接続端子１０を介して第１端子４ａまたは第２端子４ｂに接続される電位は、電源電位ＶＤＤである。しかし第１端子４ａまたは第２端子４ｂに接続される電位は、電源電位ＶＤＤ以外の電位（例えば、接地電位ＧＮＤ）であってもよい。
また、図１〜３に示す例では、第１端子４ａおよび第２端子４ｂのうち接続端子１０が接続されない端子は、何も接続されない浮いた状態である。しかし、接続端子１０に接続されない端子には、一定の電位（例えば、電源電位ＶＤＤまたは接地電位ＧＮＤ）が接続されてもよい。この場合、第１検出回路６ａおよび第２検出回路６ｂの出力は、図６の出力とは異なったものになる。
また図４〜５に示す例では、第１経路選択回路３６ａは、第１半導体チップ８ａの第１面及び第２面のうち第２半導体チップ８ｂに対向する面に配置された電極から、信号を受信する電極と信号を出力する電極を選択する。しかし、第１経路選択回路３６ａが選択する電極は、このような電極には限られない（実施の形態２参照）。
（実施の形態２）
図１３〜１６は、実施の形態２の半導体装置２１２,３１２の一例を説明する図である。実施の形態２の半導体装置２１２,３１２は、実施の形態１の半導体装置１２,１１２に類似している。従って、実施の形態１と共通する部分については、説明を省略または簡単にする。
実施の形態２によれば、第１半導体チップ２０８ａは、チップ積層形態に基づいて、信号を受信する面と出力する面とを入れ替えることができる。
（１）構造
図１３〜１４には、チップ積層形態がＢ２Ｆである半導体装置２１２の断面図が示されている。図１３には、第１〜第２半導体チップ２０８ａ，２０８ｂの集積回路の一部が示されている。図１４には、第１〜第２半導体チップ２０８ａ，２０８ｂの集積回路のうち図１３に記載されなかった部分が示されている。
図１５〜１６には、チップ積層形態がＢ２Ｂである半導体装置３１２の断面図が示されている。図１５には、第１〜第２半導体チップ２０８ａ，２０８ｂの集積回路の一部が示されている。図１６には、第１〜第２半導体チップ２０８ａ，２０８ｂの集積回路のうち図１５に記載されなかった部分が示されている。
図１５〜１６の半導体装置３１２は、図１３〜１４の半導体装置２１２において第１半導体チップ２０８ａを紙面に平行なＹ軸を中心として１８０°回転したものである。
実施の形態１では第１半導体チップ８ａ（図４〜５参照）が、第２半導体チップ８ｂを挟んで回路基板１５の反対側に配置される。一方、実施の形態２では、第１半導体チップ２０８ａ（図１４及び１６参照）は、回路基板１５と第２半導体チップ２０８ｂの間に配置される。
―第１半導体チップ―
実施の形態２の第１半導体チップ２０８ａは、実施の形態１の第１半導体チップ８ａと略同じ構造を有する。従って、実施の形態１の第１半導体チップ８ａと共通する部分の説明は、省略または簡単にする。
第１半導体チップ２０８ａ（図１４及び１６参照）は、第１面側（例えば、表面側）に配置された第１電極１６ａ（実施の形態１の複数の第１電極１６ａの一方に相当）を有する。第１半導体チップ２０８ａは更に、第２面側（例えば、裏面側）に配置された第２電極１６ｂ（実施の形態１の複数の第２電極１６ｂの一方に相当）を有する。
第１半導体チップ２０８ａは更に、第１面側（例えば、表面側）に配置された第３電極１６ｃ（実施の形態１の複数の第１電極１６ａの他方に相当）を有する。第１半導体チップ２０８ａは更に、第２面側（例えば、裏面側）に配置された第４電極１６ｄ（実施の形態１の複数の第２電極１６ｂの他方に相当）を有する。
第１半導体チップ２０８ａの第１内部回路２１８ａ（図１４及び１６参照）は、第１入力部２４０ａで受信した第１信号７０ａを第１信号処理回路２４２ａで処理して、第１出力部２４４ａから出力する。第１内部回路２１８ａは更に、第２入力部２４０ｂで受信した第２信号７０ｂを第１信号処理回路２４２ａで処理して第２出力部２４４ｂから出力する。
第１入力部２４０ａおよび第２入力部２４０ｂは、例えば入力バッファである。第１出力部２４４ａおよび第２出力部２４４ｂは、例えば出力バッファである。第１信号７０ａは例えば、回路基板１５から供給される信号である。第２信号７０ｂは例えば、第２半導体チップ２０８ｂから供給される信号である。
―第２半導体チップ―
実施の形態２の第２半導体チップ２０８ｂは、実施の形態１の第２半導体チップ８ｂと略同じ構造を有する。
但し、第２半導体チップ２０８ｂの入力部および出力部は、夫々一つである。具体的には、第２半導体チップ２０８ｂの第２内部回路２１８ｂは、第１半導体チップ２０８ａから供給される信号を入力部２４０で受信する。第２内部回路２１８ｂは更に、受信した信号を第２信号処理回路２４２ｂで処理し、出力部２４４を介して第１半導体チップ２０８ａに出力する。入力部２４０は、例えば入力バッファである。出力部２４４は、例えば出力バッファである。
図１３〜１６に示す例は、接続端子１０を裏面側（半導体基板側）に設けたものである。図１３〜１６に示す例では、接続端子１０を介して第１端子４ａに接続される電位は、接地電位ＧＮＤである。
（２）経路選択
―検出回路の出力―
実施の形態１と同様、第1検出回路６ａの出力と第２検出回路６ｂの出力との組合せは、チップ積層形態に１対１で対応している。例えば、チップ形態がＢ２Ｆの場合（図１３参照）、第１検出回路６ａの出力はＨｉｇｈであり、第２検出回路６ｂの出力はＬｏｗである。一方、チップ積層形態がＢ２Ｂの場合（図１５参照）、第１検出回路６ａの出力はＬｏｗであり、第２検出回路６ｂの出力はＬｏｗである。
―Ｂ２Ｆの場合の経路選択―
第１経路選択回路３６ａは、第1検出回路６ａの出力と第２検出回路６ｂの出力の組合せがＢ２Ｆに対応する場合、スイッチ回路２３８（図１４参照）を制御して、第１内部回路２１８ａの第１入力部２４０ａを第２電極１６ｂ（裏面側の電極）に接続する。第１経路選択回路３６ａは更に、スイッチ回路２３８を制御して、第１出力部２４４ａを第１電極１６ａ（表面側の電極）に接続する。
第１経路選択回路３６ａは更に、スイッチ回路３３８を制御して、第２入力部２４０ｂを第３電極１６ｃ（表面側の電極）に接続する。第１経路選択回路３６ａは更に、第２出力部２４４ｂを第４電極１６ｄ（裏面側の電極）に接続する。
―Ｂ２Ｂの場合の経路選択―
第１経路選択回路３６ａは、第1検出回路６ａの出力と第２検出回路６ｂの出力の組合せがＢ２Ｂに対応する場合、スイッチ回路２３８（図１６参照）を制御して、第１内部回路２１８ａの第１入力部２４０ａを第１電極１６ａ（表面側の電極）に接続する。第１経路選択回路３６ａは更に、スイッチ回路２３８を制御して、第１出力部２４４ａを第２電極１６ｂ（裏面側の電極）に接続する。
第１経路選択回路３６ａは更に、スイッチ回路３３８を制御して、第２入力部２４０ｂを第４電極１６ｄ（裏面側の電極）に接続する。第１経路選択回路３６ａは更に、スイッチ回路３３８を制御して、第２出力部２４４ｂを第３電極１６ｃ（表面側の電極）に接続する。
以上のように、第１経路選択回路３６ａ（図１３及び１５参照）は、第１信号７０ａを受信する電極を第１半導体チップ２０８ａ（図１４及び１６参照）の一面から選択して、第１内部回路２１８ａの第１入力部２４０ａに接続する。第１経路選択回路３６ａは更に、第１信号７０ａを出力する電極を第１半導体チップ２０８ａの他面から選択して、第１内部回路２１８ａの第１出力部２４４ａに接続する。第２信号７０ｂについても、同様である。
すなわち、第１経路選択回路３６ａは、信号を受信する電極と信号を出力する電極を別々の面から選択する。更に第１内部回路２１８ａは、チップ積層形態に応じて、信号を受信する面（例えば、第１入力部２４０ａが接続された面）と信号を出力する面（例えば、第１出力部２４４ａが接続された面）を入れ替わる。すなわち、実施の形態２によれば、チップ積層形態に応じて、信号を受信する面と出力する面を入れ替えることができる。
ところで、第１半導体チップ２０８ａは、実施の形態１の第１半導体チップ８ａと同様、第１〜第２負荷２ａ，２ｂと第１〜第２検出回路６ａ，６ｂとを有している（図１３及び１５参照）。従って実施の形態２によれば、実施の形態１と同様の効果も得られる。
（３）変形例
図１７は、実施の形態２の変形例を説明する図である。
以上の例では、第１入力部２４０ａ〜第２出力部２４４ｂは、チップ積層形態が変わっても同じバッファを使用する。しかし、第１入力部２４０ａ〜第２出力部２４４ｂは、チップ積層形態に応じて異なるバッファを使用してもよい。
例えば第１入力部２４０ａ〜第２出力部２４４ｂは、大容量バッファ５８（図１７参照）と大容量バッファ５８より容量が小さい小容量バッファ６０とを有する回路６４であってもよい。この回路６４では、大容量バッファ５８と小容量バッファ６０は、スイッチ６２を介して並列接続される。
第１経路選択回路３６ａはスイッチ６２を制御して、第２半導体チップ２０８ｂに対向する電極に接続される回路６４では小容量バッファ６０を選択する。一方、第１経路選択回路３６ａはスイッチ６２を制御して、回路基板１５に対向する電極に接続される回路６４では大容量バッファ５８を選択する。
変形例によれば、回路基板１５を伝搬する信号の減衰を、大容量バッファ５８により補償することができる。
（実施の形態３）
図１８〜１９は、実施の形態３の半導体装置を説明する断面図である。実施の形態３の半導体装置は、実施の形態１の半導体装置に類似している。従って、実施の形態１と共通する部分については、説明を省略または簡単にする。
（１）構造
実施の形態１の半導体装置は、第１半導体チップ８ａの向きが異なる複数の半導体装置である。一方、実施の形態３の半導体装置は、第１半導体チップ８ａの向きおよび第２半導体チップ３０８ｂの向きのいずれか一方または双方が異なる複数の半導体装置である。実施の形態３によれば、検出可能なチップ積層形態のバリエーションが増加する。
図１８〜１９には、チップ積層形態がＦ２Ｆである半導体装置４１２の断面図が示されている。実施の形態３の他の半導体装置（図示せず）のチップ積層形態は例えば、Ｂ２ＦおよびＦ２Ｂである。
（１−１）第１半導体チップ
実施の形態３の第１半導体チップ８ａは、実施の形態１の第１半導体チップ８ａ（図２及び４参照）と同じものである。
（１−２）第２半導体チップ
第２半導体チップ３０８ｂ（図１８参照）は、実施の形態１の第２半導体チップ８ｂ（図２参照）において、第３面側（例えば、表面側）に配置された第３端子４ｃを有する。第２半導体チップ３０８ｂは更に、一端が第３端子４ｃに接続され他端が電源電位ＶＤＤに接続される第３負荷２ｃを有する。
第２半導体チップ３０８ｂは更に、第３面の反対側の第４面側（例えば、裏面側）に第３端子４ｃに対向するように配置された第４端子４ｄ（例えば、ＴＳＶ）を有する。第２半導体チップ３０８ｂは更に、一端が第４端子４ｄに接続され他端が接地電位ＧＮＤに接続される第４負荷２ｄを有する。
第２半導体チップ３０８ｂは更に、第３負荷２ｃにおける第３電位差の発生を検出する第３検出回路６ｃを有する。
第２半導体チップ３０８ｂは更に、第４負荷２ｄにおける第４電位差の発生を検出する第４検出回路６ｄを有する。第３検出回路６ｃおよび第４検出回路６ｄの構造は、実施の形態１の第１検出回路６ａおよび第２検出回路６ｂと略同じである。
第３電位差は、接地電位ＧＮＤに第３端子４ｃが接続された場合に、第３負荷２ｃに発生する電位差である。第４電位差は、電源電位ＶＤＤに第４端子４ｄが接続された場合に、第４負荷２ｄに発生する電位差である。
―第２選択回路等―
第２半導体チップ３０８ｂ（図１９参照）は更に、第３面（例えば、表面）および第４面（例えば、裏面）に配置された複数の電極１６ｅ〜１６ｇを有する。第２半導体チップ３０８ｂは更に、複数の電極１６ｅ〜１６ｇに接続される第２内部回路３１８ｂと、第２経路選択回路３６ｂ（図１８参照）とを有する。
例えば、第２半導体チップ３０８ｂ（図１９参照）は、第３面側（例えば、表面側）に配置された第５電極１６ｅ（実施の形態１の複数の第５電極１６ｅの一方に相当）を有する。第２半導体チップ３０８ｂは更に、第３面側（例えば、表面側）に配置された第７電極１６ｇ（実施の形態１の複数の第５電極１６ｅの他方に相当）を有する。
第２半導体チップ３０８ｂは更に、第４面側（例えば、裏面側）に配置された第６電極１６ｆ（実施の形態１の複数の第６電極１６ｆの一方に相当）を有する。第２半導体チップ３０８ｂは更に、第４面側（例えば、裏面側）に配置された第８電極１６ｈ（実施の形態１の複数の第６電極１６ｆの他方に相当）を有する。
第２内部回路３１８ｂ（図１９参照）は、第３入力部４０ｃで受信した第１信号７０ａを第２信号処理回路４２ｂで処理して、第３出力部４４ｃから出力する。第２内部回路３１８ｂは更に、第４入力部４０ｄで受信した第２信号７０ｂを第２信号処理回路４２ｂで処理して第４出力部４４ｄから出力する。
第３入力部４０ｃおよび第４入力部４０ｄは、例えば入力バッファである。第３出力部４４ｃおよび第４出力部４４ｄは、例えば出力バッファである。第２経路選択回路３６ｂは例えば、論理回路やＣＰＵである。
なお、実施の形態１で説明した接続端子１０（第１半導体チップ８ａに対向する端子、図１８参照）は、第３端子４ｃまたは第４端子４ｄである。接続端子１０を介して第１半導体チップ８ａの端子４ａ，４ｂに接続される電位は例えば、第３負荷２ｃを介して第３端子４ｃに接続される電源電位ＶＤＤである。或いは上記電位は、第４負荷２ｄを介して第４端子４ｄに接続される接地電位ＧＮＤである。
（２）経路選択
―検出回路の出力―
図２０は、図１８に示す第１〜第４検出回路６ａ〜６ｄの出力の一例を説明する図である。図２０（ａ）及び（ｂ）の１行目には、実施の形態３の半導体装置のチップ積層形態が示されている。
図２０（ａ）の２行目には、第１半導体チップ８ａの第１検出回路６ａの出力が示されている。図２０（ａ）の３行目には、第１半導体チップ８ａの第２検出回路６ｂの出力が示されている。
図２０（ｂ）の２行目には、第２半導体チップ３０８ｂの第３検出回路６ｃの出力が示されている。図２０（ｂ）の３行目には、第２半導体チップ３０８ｂの第４検出回路６ｄの出力が示されている。
図２０から明らかなように、試作する半導体装置のチップ積層形態を３種類（例えば、Ｆ２Ｆ、Ｂ２ＦおよびＦ２Ｂ）に限定すれば、第１〜第２検出回路６ａ，６ｂの出力に基づいて、チップ積層形態を検出することは容易である。同様に、チップ積層形態を３種類に限定すれば、第３〜第４検出回路６ｃ，６ｄの出力に基づいて、半導体装置のチップ積層形態を検出することも容易である。従って、第１半導体チップ８ａおよび第２半導体チップ３０８ｂは、自らチップ積層形態を検出することができる。試作する半導体装置のチップ積層形態は、Ｂ２Ｂ、Ｂ２ＦおよびＦ２Ｂの３種類に限定されてもよい。
―信号経路の選択（図１９参照）―
第１半導体チップ８ａでは、第１経路選択回路３６ａ（図１８参照）が信号経路を選択する。第１経路選択回路３６ａは、第１検出回路６ａの出力および第２検出回路６ｂの出力に基づいて、信号を受信する電極と信号を出力する電極とを複数の電極１６ａ，１６ｂ（図１９参照）から選択し、第１内部回路１８ａに接続する。
具体的には、第１経路選択回路３６ａは、第１検出回路６ａの出力および第２検出回路６ｂの出力に基づいて、第１電極１６ａおよび第２電極１６ｂのうち第２半導体チップ３０８ｂに対向する電極の一つに第１内部回路１８ａの入力部４０を接続する。第１経路選択回路３６ａは更に、第１検出回路６ａの出力および第２検出回路６ｂの出力に基づいて、第１電極１６ａおよび第２電極１６ｂのうち第２半導体チップ３０８ｂに対向する別の電極に、第１内部回路１８ａの出力部４４を接続する。
第２半導体チップ３０８ｂでは、第２経路選択回路３６ｂ（図１８参照）が信号経路を選択する。第２経路選択回路３６ｂは、第３検出回路６ｃの出力および第４検出回路６ｄの出力に基づいて、信号を受信する電極と信号を出力する電極とを複数の電極１６ｅ〜１６ｈ（図１９参照）から選択し、第２内部回路３１８ｂに接続する。
具体的には第２経路選択回路３６ｂは、第３検出回路６ｃの出力および第４検出回路６ｄの出力に基づいて、第５電極１６ｅおよび第６電極１６ｆのうち第１半導体チップ８ａの反対側の電極に第３入力部４０ｃを接続する。第２経路選択回路３６ｂは更に、第３検出回路６ｃの出力および第４検出回路６ｄの出力に基づいて、第５電極１６ｅおよび第６電極１６ｆのうち第１半導体チップ８ａに対向する電極に第３出力部４４ｃを接続する。
第２経路選択回路３６ｂは更に、第３検出回路６ｃの出力および第４検出回路６ｄの出力に基づいて、第７〜第８電極１６ｇ，１６ｈのうち第１半導体チップ８ａに対向する電極に第４入力部４０ｄを接続する。第２経路選択回路３６ｂは更に、第３検出回路６ｃの出力および第４検出回路６ｄの出力に基づいて、第７〜第８電極１６ｇ，１６ｈのうち第１半導体チップ８ａの反対側の電極に第４出力部４４ｄを接続する。
なお、第１電極１６ａまたは第２電極１６ｂと第１内部回路１８ａは、第１経路選択回路３６ａがスイッチ回路３８を制御することで接続される。同様に、第５電極１６ｅ〜第８電極１６ｈと第２内部回路３１８ｂは、第２経路選択回路３６ｂがスイッチ回路２３８，３３８を制御することで接続される。
以上の例では、第２経路選択回路３６ｂは、第３検出回路６ｃの出力および第４検出回路６ｄの出力に基づいて、信号を受信する電極と信号を出力する電極とを複数の電極１６ｅ〜１６ｈから選択し、第２内部回路３１８ｂに接続する。しかし、第２経路選択回路３６ｂは、第３検出回路６ｃの出力および第４検出回路６ｄの出力の一方に基づいて、信号を受信する電極と信号を出力する電極を選択してもよい。この場合、検出可能なチップ積層形態は２種類（例えば、Ｂ２ＦおよびＦ２Ｂ）に制限される場合がある。
実施の形態３によれば、第１半導体チップ８ａおよび第２半導体チップ３０８ｂの双方がチップ積層形態の検出機能と経路選択機能とを有するので、第１〜第２半導体チップ８ａ,３０８ｂ両方の向きを反転できる。従って実施の形態３によれば、検出可能なチップ積層形態のバリエーションが増加する。
実施の形態３の半導体装置は、実施の形態１の半導体装置の構造を含んでいる。従って、実施の形態３によれば、実施の形態１の効果も得られる。
以上、本発明の実施形態について説明したが、実施の形態１〜３は、例示であって制限的なものではない。
例えば実施の形態１〜３では、第１内部回路および第２内部回路は、デジタル回路である。しかし、第１内部回路および第２内部回路は、アナログ回路であってもよい。
また実施の形態１〜３では、第１経路選択回路は、第１内部回路とは別の回路である。しかし、第１経路選択回路は、第１内部回路の一部であってもよい。第２経路選択回路についても、同様である。
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
（付記１）
第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１面の反対側の第２面側に前記第１端子に対向するように配置された第２端子と、一端が前記第２端子に接続され他端が前記電源電位とは異なる接地電位に接続される第２負荷と、前記第１負荷における第１電位差の発生を検出する第１検出回路と、前記第２負荷における第２電位差の発生を検出する第２検出回路とを有する第１半導体チップと、
前記第１半導体チップに対向する面側に配置され前記第１端子または前記第２端子に接続された接続端子を有し、前記接続端子を介して前記第１端子または前記第２端子に前記電源電位または前記接地電位を接続する第２半導体チップとを有し、
前記第１電位差は、前記電源電位とは異なる電位に前記第１端子が接続された場合に、前記第１負荷に発生する電位差であり、
前記第２電位差は、前記接地電位とは異なる電位に前記第２端子が接続された場合に、前記第２負荷に発生する電位差である
半導体装置。
（付記２）
前記第１半導体チップは更に、
前記第１面および前記第２面に配置された複数の電極と、
前記複数の電極に接続される第１内部回路と、
前記第１検出回路の出力および前記第２検出回路の出力のいずれか一方または双方に基づいて、信号を受信する電極と信号を出力する電極とを前記複数の電極から選択して、前記第１内部回路に接続する第１経路選択回路とを有することを
特徴とする付記１に記載の半導体装置。
（付記３）
前記第２半導体チップは、第３面側に配置された第３端子と、一端が前記第３端子に接続され他端が前記電源電位に接続される第３負荷と、前記第３面の反対側の第４面側に前記第３端子に対向するように配置された第４端子と、一端が前記第４端子に接続され他端が前記接地電位に接続される第４負荷と、前記第３負荷における第３電位差の発生を検出する第３検出回路と、前記第４負荷における第４電位差の発生を検出する第４検出回路とを有し、
前記第３電位差は、前記接地電位に前記第３端子が接続された場合に、前記第３負荷に発生する電位差であり、
前記第４電位差は、前記電源電位に前記第４端子が接続された場合に、前記第４負荷に発生する電位差であり、
前記接続端子は、前記第３端子または前記第４端子であることを
特徴とする付記１に記載の半導体装置。
（付記４）
前記第２半導体チップは更に、
前記第３面および前記第４面に配置された複数の電極と、
前記複数の電極に接続される第２内部回路と、
前記第３検出回路の出力および前記第４検出回路の出力のいずれか一方または双方に基づいて、信号を受信する電極と信号を出力する電極とを前記複数の電極から選択して、前記第２内部回路に接続する第２経路選択回路とを有することを
特徴とする付記３に記載の半導体装置。
（付記５）
前記第１端子および前記第２端子は、平面視において前記第１半導体チップの中心に配置され、
前記接続端子は、平面視において前記第２半導体チップの中心に配置されることを
特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１経路選択回路は、信号を受信する電極と信号を出力する電極とを夫々、前記第１面および前記第２面のうち前記第２半導体チップに対向する面に配置された電極から選択して、前記第１内部回路に接続することを
特徴とする付記２に記載の半導体装置。
（付記７）
前記第１経路選択回路は、信号を受信する電極を前記第１半導体チップ）の一面から選択して前記第１内部回路の入力部に接続し更に、信号を出力する電極を前記第１半導体チップの他面から選択して前記第１内部回路の出力部に接続することを
特徴とする付記２に記載の半導体装置。
（付記８）
第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１負荷における第１電位差の発生を検出する第１検出回路とを有する第１半導体チップと、
前記第１端子に接続されまたは前記第１半導体チップの面のうち前記第１面の反対側の第２面に対向する接続端子を有し、前記接続端子に前記電源電位とは異なる接地電位を接続する第２半導体チップとを有し、
前記第１電位差は、前記第１端子に前記接地電位が接続された場合に、前記第１負荷に発生する電位差である
半導体装置。
（付記９）
第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１面の反対側の第２面側に前記第１端子に対向するように配置された第２端子と、一端が前記第２端子に接続され他端が前記電源電位とは異なる接地電位に接続される第２負荷とを有する第１半導体チップと、前記第１半導体チップに対向する面側に配置され前記第１端子または前記第２端子に接続された接続端子を有し、前記接続端子を介して前記第１端子または前記第２端子に前記電源電位又は前記接地電位を接続する第２半導体チップとを有する半導体装置の制御方法において、
前記第１半導体チップが有する第１検出回路が、前記電源電位とは異なる電位に前記第１端子が接続された場合に前記第１負荷に発生する電位差である、前記第１負荷における第１電位差の発生を検出し、
前記第２半導体チップが有する第２検出回路が、前記接地電位とは異なる電位に前記第２端子が接続された場合に前記第２負荷に発生する電位差である、前記第２負荷における第２電位差の発生を検出する半導体装置の制御方法。
２ａ〜２ｄ・・・第１負荷〜第４負荷
４ａ〜４ｄ・・・第１端子〜第４端子
６ａ〜６ｄ・・・第１検出回路〜第４検出回路
８ａ，１０８ａ，２０８ａ・・・第１半導体チップ
８ｂ，２０８ｂ，３０８ｂ・・・第２半導体チップ
１０・・・接続端子
１４・・・半導体装置
１２，１１２，２１２，３１２，４１２・・・半導体装置
１６ａ〜１６ｈ・・・第１電極〜第８電極
１８ａ，２１８ａ・・・第１内部回路
１８ｂ，２１８ｂ，３１８ｂ・・・第２内部回路
３６ａ・・・第１経路選択回路
３６ｂ・・・第２経路選択回路

Claims (7)

  1. 第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１面の反対側の第２面側に前記第１端子に対向するように配置された第２端子と、一端が前記第２端子に接続され他端が前記電源電位とは異なる接地電位に接続される第２負荷と、前記第１負荷における第１電位差の発生を検出する第１検出回路と、前記第２負荷における第２電位差の発生を検出する第２検出回路とを有する第１半導体チップと、
    前記第１半導体チップに対向する面側に配置され前記第１端子または前記第２端子に接続された接続端子を有し、前記接続端子を介して前記第１端子または前記第２端子に前記電源電位又は前記接地電位を接続する第２半導体チップとを有し、
    前記第１電位差は、前記電源電位とは異なる電位に前記第１端子が接続された場合に、前記第１負荷に発生する電位差であり、
    前記第２電位差は、前記接地電位とは異なる電位に前記第２端子が接続された場合に、前記第２負荷に発生する電位差である
    半導体装置。
  2. 前記第１半導体チップは更に、
    前記第１面および前記第２面に配置された複数の電極と、
    前記複数の電極に接続される第１内部回路と、
    前記第１検出回路の出力および前記第２検出回路の出力のいずれか一方または双方に基づいて、信号を受信する電極と信号を出力する電極とを前記複数の電極から選択して、前記第１内部回路に接続する第１経路選択回路とを有することを
    特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体チップは、第３面側に配置された第３端子と、一端が前記第３端子に接続され他端が前記電源電位に接続される第３負荷と、前記第３面の反対側の第４面側に前記第３端子に対向するように配置された第４端子と、一端が前記第４端子に接続され他端が前記接地電位に接続される第４負荷と、前記第３負荷における第３電位差の発生を検出する第３検出回路と、前記第４負荷における第４電位差の発生を検出する第４検出回路とを有し、
    前記第３電位差は、前記接地電位に前記第３端子が接続された場合に、前記第３負荷に発生する電位差であり、
    前記第４電位差は、前記電源電位に前記第４端子が接続された場合に、前記第４負荷に発生する電位差であり、
    前記接続端子は、前記第３端子または前記第４端子であることを
    特徴とする請求項１に記載の半導体装置。
  4. 前記第２半導体チップは更に、
    前記第３面および前記第４面に配置された複数の電極と、
    前記複数の電極に接続される第２内部回路と、
    前記第３検出回路の出力および前記第４検出回路の出力のいずれか一方または双方に基づいて、信号を受信する電極と信号を出力する電極とを前記複数の電極から選択して、前記第２内部回路に接続する第２経路選択回路とを有することを
    特徴とする請求項３に記載の半導体装置。
  5. 前記第１端子および前記第２端子は、平面視において前記第１半導体チップの中心に配置され、
    前記接続端子は、平面視において前記第２半導体チップの中心に配置されることを
    特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１負荷における第１電位差の発生を検出する第１検出回路とを有する第１半導体チップと、
    前記第１端子に接続されまたは前記第１半導体チップの面のうち前記第１面の反対側の第２面に対向する接続端子を有し、前記接続端子に前記電源電位とは異なる接地電位を接続する第２半導体チップとを有し、
    前記第１電位差は、前記第１端子に前記接地電位が接続された場合に、前記第１負荷に発生する電位差である
    半導体装置。
  7. 第１面側に配置された第１端子と、一端が前記第１端子に接続され他端が電源電位に接続される第１負荷と、前記第１面の反対側の第２面側に前記第１端子に対向するように配置された第２端子と、一端が前記第２端子に接続され他端が前記電源電位とは異なる接地電位に接続される第２負荷とを有する第１半導体チップと、前記第１半導体チップに対向する面側に配置され前記第１端子または前記第２端子に接続された接続端子を有し、前記接続端子を介して前記第１端子または前記第２端子に前記電源電位又は前記接地電位を接続する第２半導体チップとを有する半導体装置の制御方法において、
    前記第１半導体チップが有する第１検出回路が、前記電源電位とは異なる電位に前記第１端子が接続された場合に前記第１負荷に発生する電位差である、前記第１負荷における第１電位差の発生を検出し、
    前記第２半導体チップが有する第２検出回路が、前記接地電位とは異なる電位に前記第２端子が接続された場合に前記第２負荷に発生する電位差である、前記第２負荷における第２電位差の発生を検出する半導体装置の制御方法。
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