JP2011066298A - 半導体チップ、及びこれを備えた半導体装置 - Google Patents

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Abstract

【課題】半導体チップをフェースアップ方式、フェースダウン方式で実装した際の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能な半導体チップ及び半導体装置を提供する。
【解決手段】本発明にかかる半導体チップ１は、複数の電極端子を備えた半導体チップであって、複数の電極端子のうち、固定端子２が半導体チップ１の対称線を中心として半導体チップ１の幅の５０％の範囲内に配置されている。また、本発明にかかる半導体装置は、このように固定端子２が配置された半導体チップ１と、半導体チップ１が実装されると共に、半導体チップ１が備える固定端子２と接続される電極パッド２１を備えるパッケージ基板１０と、を有する。
【選択図】図１

Description

本発明は半導体チップ、及びこれを備えた半導体装置に関し、特に半導体チップが備える電極端子の配置に関する。
近年、半導体チップをパッケージ基板に実装する技術が開発されている。特許文献１には、フェースアップ方式、フェースダウン方式のいずれの実装方式においても、同じ機能を有する電極パッドを実装基体の外部端子と接続することができる技術が開示されている。特許文献１にかかる技術を用いることで、フェースアップ方式、フェースダウン方式のそれぞれの実装方式に対応した電極パッドを有する半導体チップを別個に用意する必要がなく、単一の半導体チップで外部端子の互換性を維持しつつ多種の実装方式に対応することができる。なお、フェースアップ方式とフェースダウン方式では、半導体チップの任意の対称線を軸として表裏逆に半導体チップが実装される。
つまり、特許文献１にかかる技術は、半導体チップ内の１つの信号に対してフェースアップ用の電極パッドとフェースダウン用の電極パッドをそれぞれ準備し、これらの電極パッドを半導体チップ内部で電気的に接続するというものである。しかしながら、この方式では、１つの搭載方向の場合に必要な電極パッドの数に対して、電極パッドが２倍必要になるため、半導体チップの面積が増大し、チップコストも上昇する。
一方、特許文献２には特許文献１にかかる技術の問題点を解決するために、メモリペレット（半導体チップ）の表面に設けられている複数の同一の機能を有した外部接続用電極パッド群が、メモリペレットの中心線によって分割される第１象限と第２象限の両方に配置されている半導体メモリに関する技術が開示されている。
図１３は、特許文献２に開示されているメモリペレットを上面から見たときの平面図である。図１３に示すように、メモリペレット１１０は、機能Ａ用の電極パッドＡ１（１１１）、機能Ａ用の電極パッドＡ２（１１２）、機能Ｂ用の電極パッドＢ１（１１３）、機能Ｂ用の電極パッドＢ２（１１４）、機能Ｃ用の電極パッドＣ１（１１７）、機能Ｃ用の電極パッドＣ２（１１８）を有する。また、中心線１１５は、フェースアップ方式およびフェースダウン方式に対応する時に、ペレット１１０を１８０度回転する際のペレット中心線である。また、幅線１１６は、有限の幅を持った中心線１１５の幅線である。このように、特許文献２にかかる半導体メモリでは、複数の同一の機能を有した外部接続用電極パッド群１１１、１１２、１１３、１１４、１１７、１１８が、メモリペレット１１０の中心線１１５によって分割される第１象限と第２象限の両方に配置されている。
図１４（ａ）は、特許文献２に開示されているメモリペレット１１０をＢＧＡ（Ball Grid Array）パッケージ１２６に対してフェースアップ方式で搭載した際の断面図である。図１４（ａ）に示すように、ペレット１１０の表面に設けられている電極パッドＡ１（１１１）は、ボンディングワイヤ１２０によってＢＧＡパッケージ基板内配線１２２と接続されている。また、ペレット１１０の表面に設けられている電極パッドＡ２（１１２）は、ボンディングワイヤ１２１によってＢＧＡパッケージ基板内配線１２３と接続されている。また、ＢＧＡパッケージ基板内配線１２２、１２３はそれぞれ、機能Ａの電極パッドＡ１（１１１）とＡ２（１１２）に対応するＢＧＡパッケージ外部端子であるボール１２４、１２５と接続されている。また、メモリペレット１１０は封入樹脂１２７で覆われている。
図１４（ｂ）は、特許文献２に開示されているメモリペレット１１０をＣＳＰ（Chip Size Package）基板１４６に対してフェースダウン方式で搭載した際の断面図である。図１４（ｂ）に示すように、ペレット１１０の下面に設けられている電極パッドＡ１（１１１）は、バンプ１４０によってＣＳＰ基板内配線１４２と接続されている。また、ペレット１１０の下面に設けられている電極パッドＡ２（１１２）は、バンプ１４１によってＣＳＰ基板内配線１４３と接続されている。また、ＣＳＰ基板内配線１４２、１４３はそれぞれ、機能Ａの電極パッドＡ１（１１１）とＡ２（１１２）に対応するＢＧＡパッケージ外部端子であるボール１４４、１４５と接続されている。また、メモリペレット１１０の周囲は封入樹脂１４７で覆われている。
また、特許文献３には、半導体基板上に形成された複数の相似または反転した信号を出力する回路を含む半導体装置に関する技術が開示されている。特許文献３にかかる技術では、回路の半導体基板上の出力からパッケージの出力端子までの複数の配線を、パッケージまたは半導体基板に対して、ほぼ線または点対称な形状に配置している。
また、特許文献４には、回路セルと入力又は出力電極とが対をなすアレイ構造において、配線スペースを広げずに配線インピーダンスのばらつきを抑制し、各入力又は出力特性の均一化を実現した半導体装置に関する技術が開示されている。また、特許文献５には、高速シリアル転送の信号品質を維持できる表示ドライバに関する技術が開示されている。
特開昭６３−２６７５９８号公報 特開平１１−６７８１７号公報 特開平１０−３３５５８７号公報 特開２０００−３５２７２３号公報 特開２００７−１２９３７号公報
上述したように、特許文献１にかかる半導体チップでは、半導体チップ内の１つの信号に対してフェースアップ用の電極パッドとフェースダウン用の電極パッドをそれぞれ設けている。しかしながら、この方式では、１つの搭載方向の場合に必要な電極パッドの数に対して、電極パッドが２倍必要になるため、半導体チップの面積が増大し、チップコストも上昇する。
また、特許文献２にかかる半導体メモリでは、複数の同一の機能を有した外部接続用電極パッド群が、メモリペレットの中心線によって分割される第１象限と第２象限の両方に配置されている。つまり、図１３に示すように、例えば機能Ａ用の電極パッドＡ１（１１１）と機能Ａ用の電極パッドＡ２（１１２）がメモリペレットの中心線によって分割される第１象限と第２象限の両方に配置されている。ここで、同一の機能とは、データ入力、データ出力、アドレス信号入力等である。
このように、半導体メモリでは同一の機能を有する外部接続用電極パッドが比較的多いため、複数の同一機能を有する電極パッドを第１象限と第２象限の両方に容易に配置することができる。しかしながら、例えばシステムＬＳＩのように信号線が多い半導体チップでは、半導体メモリとは異なり、同一機能を有する電極パッドが存在するとは限らない。また、同一機能を有する電極パッドが複数あったとしても、第1象限、第２象限に配置できるとも限らない。
また、フェースアップ用のパッケージ基板とフェースダウン用のパッケージ基板をそれぞれ別に設計することで、パッケージの外部端子を共用することも考えられる。しかし、当該パッケージの外部端子に接続されるべき半導体チップの電極端子が、半導体チップの対称線と平行な半導体チップの両辺に配置された場合や、対称線と直交する半導体チップの辺であっても著しく対称線から離れた位置に配置された場合には、パッケージの外部端子を共用化させるようにパッケージ基板を設計することは困難である。さらに、パッケージ基板の配線の引き回しが長くなることによる配線遅延変動の影響も問題となる。
本発明にかかる半導体チップは、複数の電極端子を備えた半導体チップであって、前記複数の電極端子のうち、外部端子を備えるパッケージ基板に対する前記半導体チップのフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が固定されるべき信号が接続される固定端子が前記半導体チップの対称線を中心として半導体チップの幅の５０％の範囲内に配置されている。
本発明にかかる半導体チップでは、半導体チップの対称線を中心として５０％の範囲内に固定端子を設けているので、半導体チップをフェースアップ方式、フェースダウン方式で実装した際の固定端子の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
また、本発明にかかる半導体装置は、上記本発明にかかる半導体チップと、前記半導体チップが実装されると共に、前記半導体チップが備える前記固定端子と接続される電極パッドと、当該電極パッドと内部配線を介して接続される外部端子と、を備えるパッケージ基板と、を有する。
本発明にかかる半導体装置では、半導体チップの対称線を中心として５０％の範囲内に固定端子を設けているので、半導体チップをフェースアップ方式、フェースダウン方式で実装した際の固定端子の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
本発明により、半導体チップをフェースアップ方式、フェースダウン方式で実装した際の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
実施の形態１にかかる半導体チップの上面図である。 実施の形態１にかかる半導体チップをパッケージ基板に実装した半導体装置の上面図である。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 実施の形態１にかかる半導体チップをパッケージ基板に実装した半導体装置の側面図である。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 実施の形態１にかかる発明を用いない場合の半導体チップをパッケージ基板に実装した半導体装置の上面図である。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 実施の形態１にかかる半導体チップの電極端子の間隔と、パッケージ基板の電極パッドの間隔を説明するための図である。（ａ）は、それぞれ１列に配置した場合、（ｂ）はそれぞれ千鳥配置した場合を示す。 実施の形態１にかかる半導体チップをパッケージ基板に実装した半導体装置の上面図である（半導体チップが長方形の場合）。 実施の形態１にかかる半導体チップをパッケージ基板に実装した半導体装置の上面図である（半導体チップの対角線を対称線とした場合）。 実施の形態１にかかる半導体チップをパッケージ基板に実装した半導体装置の上面図である（半導体チップが長方形であり、かつ半導体チップの対角線を対称線とした場合）。 実施の形態２にかかる半導体チップをパッケージ基板に実装し、半導体チップ上にメモリチップを実装した半導体装置の上面図である。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 実施の形態２にかかる半導体チップをパッケージ基板に実装し、半導体チップ上にメモリチップを実装した半導体装置の側面図である。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 実施の形態２にかかる半導体チップをパッケージ基板に実装し、半導体チップ上にメモリチップを実装した半導体装置の側面図である（パッケージ基板内配線が外部端子と接続されている場合）。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 実施の形態２にかかる発明を用いない場合の半導体チップをパッケージ基板に実装し、半導体チップ上にメモリチップを実装した半導体装置の上面図である。（ａ）は半導体チップをパッケージ基板にＷＢ接続した場合、（ｂ）は半導体チップをパッケージ基板にＦＣ接続した場合を示す。 背景技術を説明するための図である。 背景技術を説明するための図である。
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。
図１は、本実施の形態にかかる半導体チップ１の上面図である。本実施の形態にかかる半導体チップ１は、例えばシステムＬＳＩなどである。半導体チップ１の表面には、電極端子である固定端子２、任意端子３、４、相互に入れ替え可能な端子５、６が設けられており、それぞれの端子が半導体チップ１の内部回路と接続されている。
ここで、固定端子２は、外部端子（ボール）を備えるパッケージ基板に対する半導体チップ１のフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が固定されるべき信号が接続される電極端子である。固定端子２は、例えば高速信号の端子、制御信号の端子、ソケット上で位置が固定されている端子等であり、信号の電気特性上、または測定の都合上優先的に配置されるべき端子である。また、任意端子３、４は接続されるパッケージ基板の外部端子が特定されていない端子であり、例えばＧＶ、ＮＣ等である。また、相互に入れ替え可能な端子５、６は、パッケージ基板に対するフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が相互に入れ替わっても半導体チップ１の動作に実質的に影響を及ぼさない端子である。相互に入れ替え可能な端子５、６は、例えば、データ出力、データ入力、同種類の電源等の端子である。
本実施の形態にかかる半導体チップ１では、固定端子２が半導体チップ１の対称線を中心として、半導体チップの幅Ｌの５０％以内（図１の幅ｌの範囲内）に、より好ましくは半導体チップの幅Ｌの２０％以内、さらに好ましくは半導体チップの幅Ｌの１０％以内に配置されている。このように固定端子を配置することで、半導体チップ１をフェースアップ方式で実装（以下、ＷＢ接続ともいう）した場合、フェースダウン方式で実装（以下、ＦＣ接続ともいう）した場合のいずれにおいても、固定端子の位置を半導体チップ１の対称線から一定の範囲内とすることができる。これにより、フェースダウン方式、フェースダウン方式で接続した際の固定端子２の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
また、本実施の形態にかかる半導体チップ１では、相互に入れ替え可能な端子５、６が半導体チップ１の対称線を中心として、対称な位置に配置されている。このような配置とすることで、フェースアップ方式で実装（ＷＢ接続）した場合、フェースダウン方式で実装（ＦＣ接続）した場合のいずれにおいても、半導体チップ１は同様の動作をすることができる。また、任意端子３、４については、フェースアップ方式で実装（ＷＢ接続）した場合、フェースダウン方式で実装（ＦＣ接続）した場合のいずれにおいても、任意の端子と接続することができる。以下、本実施の形態にかかる発明について詳細に説明する。
図２（ａ）、（ｂ）は、本実施の形態にかかる半導体チップ１をパッケージ基板１０に実装した半導体装置の上面図である。図２（ａ）、（ｂ）では、パッケージ基板１０上に半導体チップ１が実装されている。まず、図２（ａ）、つまり半導体チップ１をパッケージ基板１０にＷＢ接続した半導体装置について説明する。図２（ａ）に示すように、半導体チップ１の固定端子２は、ボンディングワイヤ２３を用いてパッケージ基板１０上の電極パッド２１と接続されている。電極パッド２１は、パッケージ基板１０の内部配線２４を介して外部端子（ボール）２２と接続されている。ここで、電極パッド２１は半導体チップ１の対称線の近傍に配置することができる。なお、電極パッド２１は半導体チップの対称線上に配置してもよい。
また、半導体チップ１の任意端子３は、ボンディングワイヤ３３を用いてパッケージ基板１０上の電極パッド３１と接続されている。電極パッド３１は、パッケージ基板１０の内部配線３４を介して外部端子（ボール）３２と接続されている。同様に、半導体チップ１の任意端子４は、ボンディングワイヤ４３を用いてパッケージ基板１０上の電極パッド４１と接続されている。電極パッド４１は、パッケージ基板１０の内部配線４４を介して外部端子（ボール）４２と接続されている。
また、半導体チップ１の相互に入れ替え可能な端子５は、ボンディングワイヤ５３を用いてパッケージ基板１０上の電極パッド５１と接続されている。電極パッド５１は、パッケージ基板１０の内部配線５４を介して外部端子（ボール）５２と接続されている。同様に、半導体チップ１の相互に入れ替え可能な端子６は、ボンディングワイヤ６３を用いてパッケージ基板１０上の電極パッド６１と接続されている。電極パッド６１は、パッケージ基板１０の内部配線６４を介して外部端子（ボール）６２と接続されている。
図３（ａ）は、図２（ａ）に示した半導体チップ１とパッケージ基板１０を紙面右方向から見たときの側面図である。図３（ａ）では、便宜上、固定端子２と、相互に入れ替え可能な端子５についての接続関係を図示している。図３（ａ）に示すように、半導体チップ１はパッケージ基板１０上に設けられている。固定端子２はボンディングワイヤ２３を用いてパッケージ基板１０上の電極パッド２１と接続されている。電極パッド２１は、パッケージ基板１０の内部配線２４を介して外部端子２２と接続されている。相互に入れ替え可能な端子５はボンディングワイヤ５３を用いてパッケージ基板１０上の電極パッド５１と接続されている。電極パッド５１は、パッケージ基板１０の内部配線５４を介して外部端子５２と接続されている。
次に、図２（ｂ）、つまり半導体チップ１をパッケージ基板１０にＦＣ接続した半導体装置について説明する。なお、図２（ｂ）では、固定端子２、任意端子３、４、相互に入れ替え可能な端子５、６はＷＢ接続に対して表裏逆に配置されている。図２（ｂ）に示すように、半導体チップ１の固定端子２は、パッケージ基板１０の内部配線２６を介して外部端子２２と接続されている。任意端子３は、パッケージ基板１０の内部配線３６を介して外部端子３５と接続されている。任意端子４は、パッケージ基板１０の内部配線４６を介して外部端子４５と接続されている。相互に入れ替え可能な端子５はパッケージ基板１０の内部配線５６を介して外部端子６２と接続されている。相互に入れ替え可能な端子６はパッケージ基板１０の内部配線６６を介して外部端子５２と接続されている。なお、ＦＣ接続の場合は、各端子２、３、４、５、６と、各内部配線２６、３６、４６、５６、６６と接続されるパッケージ基板１０上の電極パッド（不図示）とが、バンプ（不図示）により接続されている。
図３（ｂ）は、図２（ｂ）に示した半導体チップ１とパッケージ基板１０を紙面右方向から見たときの側面図である。図３（ｂ）では、便宜上、固定端子２と、相互に入れ替え可能な端子５についての接続関係を図示している。図３（ｂ）に示すように、半導体チップ１はパッケージ基板１０上にバンプ２７、５７を介して実装されている。固定端子２はバンプ２７を介してパッケージ基板１０上の電極パッド２８と接続されている。電極パッド２８は、パッケージ基板１０の内部配線２６を介して外部端子２２と接続されている。この場合は、電極パッド２８は、半導体チップ１の固定端子２に対応する位置、つまり、固定端子２と対向する位置に配置されている。相互に入れ替え可能な端子５はバンプ５７を介してパッケージ基板１０上の電極パッド５８と接続されている。電極パッド５８は、パッケージ基板１０の内部配線５６を介して外部端子５２と接続されている。
ここで、半導体チップ１をパッケージ基板１０にＷＢ接続した場合（図２（ａ））と、ＦＣ接続した場合（図２（ｂ））とを比較すると、固定端子２は、ＷＢ接続の場合およびＦＣ接続の場合において外部端子２２と接続されており、ＷＢ接続、ＦＣ接続の違いにより接続先の外部端子が変わることはない。つまり、固定端子は、ＷＢ接続、ＦＣ接続の双方において、パッケージ基板の同一の外部端子と接続される。
一方、任意端子３はＷＢ接続では外部端子３２に、ＦＣ接続では外部端子３５に接続されている。また、任意端子４はＷＢ接続では外部端子４２に、ＦＣ接続では外部端子４５に接続されている。このように、任意端子の場合はＷＢ接続の場合、ＦＣ接続の場合で接続先の外部端子を変更することができる。
また、相互に入れ替え可能な端子５はＷＢ接続では外部端子５２に、ＦＣ接続では外部端子６２に接続されている。また、相互に入れ替え可能な端子６はＷＢ接続では外部端子６２に、ＦＣ接続では外部端子５２に接続されている。つまり、相互に入れ替え可能な端子５、６では、ＷＢ接続とＦＣ接続とで接続先の外部端子５２、６２が入れ替わっている。
以上で説明したように、半導体チップ１の固定端子２を半導体チップ１の対称線上に配置することで、半導体チップ１をＷＢ接続した場合、ＦＣ接続した場合のいずれにおいても、固定端子２の位置を半導体チップ１の対称線上に配置することができる。これにより、フェースアップ方式（ＷＢ接続）、フェースダウン方式（ＦＣ接続）のそれぞれで接続した際の固定端子２の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
次に、比較例として本実施の形態にかかる発明を用いていない半導体チップをパッケージ基板に実装した半導体装置について、図４（ａ）、（ｂ）を用いて説明する。まず、半導体チップ１００をパッケージ基板１０にＷＢ接続した場合について図４（ａ）を用いて説明する。図４（ａ）に示すように、本実施の形態にかかる発明を用いていない半導体チップ１００の表面には、固定端子８０、８１、８２、８３、８４が半導体チップ１００の対称線上以外の部分に設けられている。半導体チップ１００の固定端子８０は、ボンディングワイヤ２３を用いてパッケージ基板１０上の電極パッド２１と接続されている。電極パッド２１は、パッケージ基板１０の内部配線２４を介して外部端子２２と接続されている。
固定端子８１は、ボンディングワイヤ３３を用いてパッケージ基板１０上の電極パッド３１と接続されている。電極パッド３１は、パッケージ基板１０の内部配線３４を介して外部端子３２と接続されている。固定端子８２は、ボンディングワイヤ４３を用いてパッケージ基板１０上の電極パッド４１と接続されている。電極パッド４１は、パッケージ基板１０の内部配線４４を介して外部端子４２と接続されている。
固定端子８３は、ボンディングワイヤ５３を用いてパッケージ基板１０上の電極パッド５１と接続されている。電極パッド５１は、パッケージ基板１０の内部配線５４を介して外部端子５２と接続されている。固定端子８４は、ボンディングワイヤ６３を用いてパッケージ基板１０上の電極パッド６１と接続されている。電極パッド６１は、パッケージ基板１０の内部配線６４を介して外部端子６２と接続されている。
次に、このような半導体チップ１００をパッケージ基板１０にＦＣ接続した場合について、図４（ｂ）を用いて説明する。半導体チップ１００に設けられた固定端子８０、８１、８２、８３、８４は、ＦＣ接続においても、それぞれ外部端子２２、３２、４２、５２、６２と接続される必要がある。よって、図４（ｂ）に示すように、固定端子８０はパッケージ基板１０の内部配線８５を介して外部端子２２と接続され、固定端子８１はパッケージ基板１０の内部配線８６を介して外部端子３２と接続され、固定端子８２はパッケージ基板１０の内部配線８７を介して外部端子４２と接続され、固定端子８３はパッケージ基板１０の内部配線８８を介して外部端子５２と接続され、固定端子８４はパッケージ基板１０の内部配線８９を介して外部端子６２と接続されている。なお、ＦＣ接続の場合は、各固定端子８０、８１、８２、８３、８４と、各内部配線８５、８６、８７、８８、８９と接続されるパッケージ基板１０上の電極パッド（不図示）とが、バンプ（不図示）により接続されている。
このように、半導体チップ１００の表面に配置される固定端子を半導体チップ１００の対称線上以外の部分に配置すると、パッケージ基板１０の内部配線８５、８６、８７、８８、８９の引き回しが複雑になる。また、ＷＢ接続における固定端子から外部端子までの配線の長さと、ＦＣ接続における固定端子から外部端子までの配線の長さとの差が大きくなるため、ＷＢ接続の場合とＦＣ接続の場合とで配線遅延の差も大きくなる。
これに対して、図２（ａ）、（ｂ）に示すように、固定端子２を半導体チップ１の対称線上に配置すると、ＷＢ接続およびＦＣ接続において配線の引き回しが複雑になることはない。つまり、図２（ａ）のＷＢ接続における固定端子２と外部端子２２の接続と、図２（ｂ）のＦＣ接続における固定端子２と外部端子２２の接続とを比較すると、共に配線が簡素であるといえる。また、ＷＢ接続における固定端子２から外部端子２２までの配線の長さと、ＦＣ接続における固定端子２から外部端子２２までの配線の長さの差を小さくすることができるため、ＷＢ接続とＦＣ接続における配線遅延の差を小さくすることができる。
なお、図２、図３では固定端子が半導体チップ１の対称線上に配置される場合について説明したが、固定端子２は半導体チップ１の対称線を中心として、半導体チップの幅Ｌの５０％以内（図１の幅ｌの範囲内、つまり片側２５％以内）に、より好ましくは半導体チップの幅Ｌの２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの幅Ｌの１０％以内（つまり、片側５％以内）に配置してもよい。ここで、固定端子２を配置する位置が対称線に近づくほど、本発明の効果がより顕著にあらわれる。
図５（ａ）は、半導体チップ１の電極端子１４とパッケージ基板１０の電極パッド１６の間隔を説明するための図である。半導体チップ１の電極端子１４とパッケージ基板１０の電極パッド１６は、各々ボンディングワイヤ１５で接続されている。図５（ａ）に示すように、パッケージ基板１０の電極パッド１６の最小ピッチをｄ１とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ１の２０倍程度の範囲内（つまり、片側はｄ１の１０倍程度の範囲内）に配置してもよい。または、図５（ａ）に示すように、半導体チップ１の電極端子１４の最小ピッチをｄ２とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ２の２０倍程度の範囲内（つまり、片側はｄ２の１０倍程度の範囲内）に配置してもよい。
図５（ｂ）は、千鳥配置された半導体チップ１の電極端子１４、１７と、千鳥配置されたパッケージ基板１０の電極パッド１６、１８の間隔を説明するための図である。半導体チップ１の電極端子１４とパッケージ基板１０の電極パッド１６、及び、半導体チップ１の電極端子１７とパッケージ基板１０の電極パッド１８はそれぞれ、ボンディングワイヤ１５、１９で接続されている。
図５（ｂ）に示すように、パッケージ基板１０の千鳥配置されている電極パッド１８の最小ピッチをｄ３とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ３の２０倍程度の範囲内（つまり、片側はｄ３の１０倍程度の範囲内）に配置してもよい。または、図５（ｂ）に示すように、半導体チップ１の千鳥配置されている電極端子１４の最小ピッチをｄ４とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ４の２０倍程度の範囲内（つまり、片側はｄ４の１０倍程度の範囲内）に配置してもよい。
なお、図５（ａ）、（ｂ）では、電極端子１４の最小ピッチｄ２、電極端子１７の最小ピッチｄ４、電極パッド１６の最小ピッチｄ１、電極パッド１８の最小ピッチｄ３のそれぞれと、半導体チップ１の幅との比は、図示する関係上、実際よりも大きく示してある。実際はｄ１、ｄ２、ｄ３、ｄ４は半導体チップ１の幅と比べて十分小さい。
また、本実施の形態では、半導体チップ１を図６に示すように長方形としてもよい。この場合の固定端子２の配置に関しては、上記で説明した場合と同様である。
また、本実施の形態では、図７に示すように半導体チップ１の対角線を対称線とする線上に固定端子２を配置してもよい。この場合は、相互に入れ替え可能な端子５、６は半導体チップ１の対角線を中心として対称な位置に配置することができる。また、この場合も、固定端子２は半導体チップ１の対称線を中心として、半導体チップの幅Ｌ'の５０％以内（図７の幅ｌ'の範囲内、つまり片側２５％以内）に、より好ましくは半導体チップの幅Ｌ'の２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの幅Ｌ'の１０％以内（つまり、片側５％以内）に配置してもよい。
また、本実施の形態では、図８に示すように長方形の半導体チップ１の対角線を対称線とする線上に固定端子２を配置してもよい。この場合は、相互に入れ替え可能な端子５、６は半導体チップ１の対角線を中心として対称な位置に配置することができる。また、この場合も、固定端子２は半導体チップ１の対称線を中心として、半導体チップの幅Ｌ''の５０％以内（図７の幅ｌ''の範囲内、つまり片側２５％以内）に、より好ましくは半導体チップの幅Ｌ''の２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの幅Ｌ''の１０％以内（つまり、片側５％以内）に配置してもよい。
また、本実施の形態では、相互に入れ換え可能な端子を、半導体チップの対称線と直交する半導体チップの辺上に配置してもよい。また、本実施の形態では、相互に入れ換え可能な端子を、半導体チップの対称線付近に配置してもよい。ここで、対称線付近とは、半導体チップの対称線を中心として、半導体チップの幅の５０％以内（つまり片側２５％以内）、より好ましくは半導体チップの２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの１０％以内（つまり、片側５％以内）である。この場合、相互に入れ換え可能な端子を、対称線で分割される領域の片側のみに配置してもよい。
以上で説明したように、本実施の形態にかかる発明では、半導体チップの対称線を中心として５０％の範囲内に固定端子を設けているので、半導体チップをフェースアップ方式（ＷＢ接続）、フェースダウン方式（ＦＣ接続）で実装した際の固定端子の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。
図９（ａ）、（ｂ）は、本実施の形態にかかる半導体チップ１をパッケージ基板１０の上に実装し、さらに半導体チップ１の上にメモリチップ１１を実装した半導体装置を示す上面図である。図９（ａ）は半導体チップ１をパッケージ基板１０にＷＢ接続した場合、図９（ｂ）は半導体チップ１をパッケージ基板１０にＦＣ接続した場合を示している。また、図１０（ａ）は、図９（ａ）に示す半導体装置を図９（ａ）の紙面上方向から見た側面図である。図１０（ｂ）は、図９（ｂ）に示す半導体装置を図９（ｂ）の紙面上方向から見た側面図である。
まず、図９（ａ）、図１０（ａ）を用いて、半導体チップ１をパッケージ基板１０にＷＢ接続した場合について説明する。図９（ａ）、図１０（ａ）に示すように、半導体チップ１の固定端子２とメモリチップ１１の電極端子７はパッケージ基板１０を介して接続されている。つまり、半導体チップ１の固定端子２はボンディングワイヤ２３を用いてパッケージ基板１０の電極パッド２１と接続されている。また、メモリチップ１１の電極端子７はボンディングワイヤ７１を用いてパッケージ基板１０の電極パッド７２と接続されている。そして、パッケージ基板１０の電極パッド２１と電極パッド７２はパッケージ基板１０の内部配線２４により接続されている。なお、パッケージ基板１０には複数の外部端子１２が設けられている。
次に、図９（ｂ）、図１０（ｂ）を用いて、半導体チップ１をパッケージ基板１０にＦＣ接続した場合について説明する。図９（ｂ）、図１０（ｂ）に示すように、半導体チップ１の固定端子２とメモリチップ１１の電極端子７はパッケージ基板１０を介して接続されている。つまり、半導体チップ１の固定端子２はバンプ２７を用いてパッケージ基板１０の電極パッド２８と接続されている（図１０（ｂ）参照）。また、メモリチップ１１の電極端子７はボンディングワイヤ７１を用いてパッケージ基板１０の電極パッド７２と接続されている。そして、パッケージ基板１０の電極パッド２８と電極パッド７２はパッケージ基板１０の内部配線２６により接続されている。なお、パッケージ基板１０には複数の外部端子１２が設けられている。
なお、本実施の形態にかかる半導体装置では、図１１（ａ）、（ｂ）に示すように内部配線２４、２６がそれぞれ、内部配線２９を介して外部端子２２と接続されていてもよい。このような構成により、半導体チップ１の固定端子２とメモリチップ１１の電極端子７を外部端子２２と接続することができる。
以上で説明したように、半導体チップ１の固定端子２を半導体チップ１の対称線上に配置することで、半導体チップ１をＷＢ接続した場合、ＦＣ接続した場合のいずれにおいても、固定端子２の位置を半導体チップ１の対称線上に配置することができる。これにより、フェースアップ方式（ＷＢ接続）、フェースダウン方式（ＦＣ接続）のそれぞれで接続した際の固定端子２の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
次に、比較例として本実施の形態にかかる発明を用いていない半導体チップを実装した半導体装置について、図１２（ａ）、（ｂ）を用いて説明する。まず、半導体チップ１００をパッケージ基板１０にＷＢ接続した場合について図１２（ａ）を用いて説明する。図１２（ａ）に示すように、本実施の形態にかかる発明を用いていない半導体チップ１００の表面には、固定端子８０が半導体チップ１００の対称線上以外の部分に設けられている。半導体チップ１００の固定端子８０は、ボンディングワイヤ２３を用いてパッケージ基板１０上の電極パッド２１と接続されている。また、メモリチップ１１の電極端子７はボンディングワイヤ７１を用いてパッケージ基板１０の電極パッド７２と接続されている。そして、パッケージ基板１０の電極パッド２１と電極パッド７２はパッケージ基板１０の内部配線２４により接続されている。
次に、半導体チップ１００をパッケージ基板１０にＦＣ接続した場合について図１２（ｂ）を用いて説明する。図１２（ｂ）に示すように、ＦＣ接続の場合は、半導体チップ１００の固定端子８０は、対称線を中心にＷＢ接続の場合と対称な位置に配置される。この場合も、固定端子８０は半導体チップ１００の対称線上以外の部分に配置される。半導体チップ１００の固定端子８０は、図９（ｂ）、図１０（ｂ）の場合と同様に、バンプを用いてパッケージ基板１０の電極パッドと接続される。このパッケージ基板１０の電極パッドは、パッケージ基板１０の内部配線２６を介してパッケージ基板１０の電極バッド７２と接続されている。メモリチップ１１の電極端子７はボンディングワイヤ７１を用いてパッケージ基板１０の電極パッド７２と接続されている。
図１２（ａ）、（ｂ）に示すように、半導体チップ１００の表面に配置される固定端子８０を半導体チップ１００の対称線上以外の部分に配置すると、ＷＢ接続（図１２（ａ））における内部配線２４の長さと比べて、ＦＣ接続（図１２（ｂ））における内部配線２６の長さが、図１２（ｂ）に示す長さｄ５程度長くなる。つまり、固定端子８０を半導体チップ１００の対称線上以外の部分に配置すると、ＷＢ接続の場合とＦＣ接続の場合とで内部配線２４、２６の長さが異なるため、配線遅延も異なる。
これに対して、図９（ａ）、（ｂ）に示すように、固定端子２を半導体チップ１の対称線上に配置すると、ＷＢ接続における固定端子２から電極パッド７２までの配線の長さと、ＦＣ接続における固定端子２から電極パッド７２までの配線の長さの差を小さくすることができる。これにより、ＷＢ接続とＦＣ接続における配線遅延の差を小さくすることができる。また、固定端子２を半導体チップ１の対称線上に配置することで、ＷＢ接続およびＦＣ接続において配線の引き回しが複雑になることを抑制することができる。
なお、図９、図１０では固定端子が半導体チップ１の対称線上に配置される場合について説明したが、固定端子２は半導体チップ１の対称線を中心として、半導体チップの幅Ｌの５０％以内（図１の幅ｌの範囲内、つまり片側２５％以内）に、より好ましくは半導体チップの幅Ｌの２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの幅Ｌの１０％以内（つまり、片側５％以内）に配置してもよい。
また、本実施の形態においても実施の形態１の場合と同様に、固定端子２を以下のように配置してもよい。つまり、図５（ａ）に示すように、パッケージ基板１０の電極パッド１６の最小ピッチをｄ１とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ１の２０倍程度の範囲内（つまり、片側はｄ１の１０倍程度の範囲内）に配置してもよい。また、図５（ａ）に示すように、半導体チップ１の電極端子１４の最小ピッチをｄ２とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ２の２０倍程度の範囲内（つまり、片側はｄ２の１０倍程度の範囲内）に配置してもよい。
また、図５（ｂ）に示すように、パッケージ基板１０の千鳥配置されている電極パッド１８の最小ピッチをｄ３とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ３の２０倍程度の範囲内（つまり、片側はｄ３の１０倍程度の範囲内）に配置してもよい。また、図５（ｂ）に示すように、半導体チップ１の千鳥配置されている電極端子１４の最小ピッチをｄ４とすると、固定端子２は半導体チップ１の対称線を中心として、ｄ４の２０倍程度の範囲内（つまり、片側はｄ４の１０倍程度の範囲内）に配置してもよい。
また、本実施の形態においても実施の形態１の場合と同様に、半導体チップ１を図６に示すように長方形としてもよい。この場合の固定端子２の配置に関しては、上記で説明した場合と同様である。
また、本実施の形態においても実施の形態１の場合と同様に、図７に示すように半導体チップ１の対角線を対称線とする線上に固定端子２を配置してもよい。この場合も、固定端子２は半導体チップ１の対称線を中心として、半導体チップの幅Ｌ'の５０％以内（図７の幅ｌ'の範囲内、つまり片側２５％以内）に、より好ましくは半導体チップの幅Ｌ'の２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの幅Ｌ'の１０％以内（つまり、片側５％以内）に配置してもよい。
また、本実施の形態においても実施の形態１の場合と同様に、図８に示すように長方形の半導体チップ１の対角線を対称線とする線上に固定端子２を配置してもよい。この場合も、固定端子２は半導体チップ１の対称線を中心として、半導体チップの幅Ｌ''の５０％以内（図７の幅ｌ''の範囲内、つまり片側２５％以内）に、より好ましくは半導体チップの幅Ｌ''の２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの幅Ｌ''の１０％以内（つまり、片側５％以内）に配置してもよい。
また、本実施の形態においても実施の形態１の場合と同様に、相互に入れ換え可能な端子を、半導体チップの対称線と直交する半導体チップの辺上に配置してもよい。また、本実施の形態では、相互に入れ換え可能な端子を、半導体チップの対称線付近に配置してもよい。ここで、対称線付近とは、半導体チップの対称線を中心として、半導体チップの幅の５０％以内（つまり片側２５％以内）、より好ましくは半導体チップの２０％以内（つまり、片側１０％以内）、さらに好ましくは半導体チップの１０％以内（つまり、片側５％以内）である。この場合、相互に入れ換え可能な端子を、対称線で分割される領域の片側のみに配置してもよい。
以上で説明したように、本実施の形態にかかる発明では、半導体チップの対称線を中心として５０％の範囲内に固定端子を設けているので、半導体チップをフェースアップ方式（ＷＢ接続）、フェースダウン方式（ＦＣ接続）で実装した際の固定端子の配線遅延の変動や配線の引き回しが複雑になることを抑えることが可能となる。
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
１ 半導体チップ
２ 固定端子
３、４ 任意端子
５、６ 相互に入れ替え可能な端子
７ メモリチップの電極端子
１０ パッケージ基板
１１ メモリチップ
１４、１７ 電極端子
１５、１９ ボンディングワイヤ
１６、１８ 電極パッド
２１、３１、４１、５１、６１ 電極パッド
２２、３２、４２、５２、６２ 外部端子（ボール）
２３、３３、４３、５３、６３ ボンディングワイヤ
２４、３４、４４、５４、６４ 内部配線（ＷＢ接続時）
２６、３６、４６、５６、６６ 内部配線（ＦＣ接続時）
２７、５７ バンプ
２８、５８ 電極パッド
２９ 内部配線
３５、４５ 外部端子（ボール）
７１ ボンディングワイヤ
７２ 電極パッド
８０、８１、８２、８３、８４ 固定端子
８５、８６、８７、８８、８９ 内部配線（ＦＣ接続時）

Claims (15)

  1. 複数の電極端子を備えた半導体チップであって、
    前記複数の電極端子のうち、外部端子を備えるパッケージ基板に対する前記半導体チップのフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が固定されるべき信号が接続される固定端子が前記半導体チップの対称線を中心として前記半導体チップの幅の５０％の範囲内に配置されている、半導体チップ。
  2. 前記固定端子は、前記半導体チップの対称線を中心として前記半導体チップの幅の２０％の範囲内に配置されている、請求項１に記載の半導体チップ。
  3. 前記固定端子は、前記半導体チップの対称線を中心として前記半導体チップの幅の１０％の範囲内に配置されている、請求項２に記載の半導体チップ。
  4. 前記固定端子は、前記半導体チップの対称線を中心として、前記電極端子の最小ピッチの２０倍の長さの範囲内に配置されている、請求項１に記載の半導体チップ。
  5. 前記固定端子は、前記半導体チップの対称線を中心として、前記半導体チップが実装されるパッケージ基板が備える電極パッドの最小ピッチの２０倍の長さの範囲内に配置されている、請求項１に記載の半導体チップ。
  6. 前記固定端子は、前記半導体チップの対称線上に配置されている、請求項１に記載の半導体チップ。
  7. 前記複数の電極端子のうち、パッケージ基板に対する前記半導体チップのフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が相互に入れ替え可能な端子が、前記半導体チップの対称線を中心として対称な位置に配置されている、請求項１乃至６のいずれか一項に記載の半導体チップ。
  8. 前記複数の電極端子のうち、パッケージ基板に対する前記半導体チップのフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が相互に入れ替え可能な端子が、前記半導体チップの対称線付近に配置されている、請求項１乃至６のいずれか一項に記載の半導体チップ。
  9. 前記複数の電極端子のうち、パッケージ基板に対する前記半導体チップのフェースアップ方式およびフェースダウン方式の実装において接続される外部端子が相互に入れ替え可能な端子が、前記半導体チップの対称線と直交する前記半導体チップの辺上に配置されている、請求項１乃至６のいずれか一項に記載の半導体チップ。
  10. 前記対称線は前記半導体チップの対角線である、請求項１乃至８のいずれか一項に記載の半導体チップ。
  11. 前記固定端子は、高速信号の端子、または制御信号の端子である、請求項１乃至１０のいずれか一項に記載の半導体チップ。
  12. 請求項１乃至１１のいずれか一項に記載の半導体チップと、
    前記半導体チップが実装されると共に、前記半導体チップが備える前記固定端子と接続される電極パッドと、当該電極パッドと内部配線を介して接続される外部端子と、を備えるパッケージ基板と、
    を有する半導体装置。
  13. 前記半導体チップが前記パッケージ基板にフェースアップ方式で実装されている場合、前記パッケージ基板が備える前記電極パッドは、当該パッケージ基板に実装される前記半導体チップの対称線の近傍または対称線上に配置されている、請求項１２に記載の半導体装置。
  14. 前記半導体チップが前記パッケージ基板にフェースダウン方式で実装されている場合、前記パッケージ基板が備える前記電極パッドは、当該パッケージ基板に実装される前記半導体チップの前記固定端子と対向する位置に配置されている、請求項１２に記載の半導体装置。
  15. 前記半導体チップにはメモリチップが実装され、当該メモリチップの電極端子は前記パッケージ基板の第１の電極パッドと接続され、前記半導体チップの前記固定端子は前記パッケージ基板の第２の電極パッドと接続され、前記第１の電極パッドと前記第２の電極パッドは前記パッケージ基板の内部配線により接続されている、請求項１２乃至１４のいずれかに記載の半導体装置。
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