JP2005229118A - マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法 - Google Patents
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Abstract
【解決手段】 印刷回路基板、前記印刷回路基板上に配置され、パワー及び/またはシグナルパッドを含む第1、第2、及び第3ロー、及び複数個の入力及び出力バッファを備える半導体装置が提供される。前記複数個の入力及び出力バッファの一部は、前記第1ローと前記第2ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第2ローと前記第3ローとの間に提供される。前記半導体装置を製造する方法も提供される。
【選択図】 図6
Description
ところが、従来の半導体装置210は小さいチップサイズを有するので、必要なパッドを1ローパッド構造にいずれも配置することは困難である。
本発明が解決しようとする他の課題は、前記半導体装置を製造する方法を提供するところにある。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
610 半導体装置
630 PCB
631 ソルダボール
Claims (30)
- 印刷回路基板と、
前記印刷回路基板上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローと、を備えることを特徴とする半導体装置。 - 第1及び第2端部を有する複数個の連結ラインをさらに備え、
前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項1に記載の半導体装置。 - 前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする請求項2に記載の半導体装置。
- 前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備えることを特徴とする請求項2に記載の半導体装置。
- 前記3個のローのうち第1ローと第2ローとの間の複数個の出力バッファと、
前記3個のローのうち第2ローと第3ローとの間の複数個の入力バッファと、をさらに備えることを特徴とする請求項4に記載の半導体装置。 - 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項5に記載の半導体装置。
- 前記3個のローのうち第1ローと第2ローとの間の複数個の入力バッファと、
前記3個のローのうち第2ローと第3ローとの間の複数個の出力バッファと、をさらに備えることを特徴とする請求項4に記載の半導体装置。 - 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項7に記載の半導体装置。
- 印刷回路基板と、
前記印刷回路基板上に配置され、パワー及び/またはシグナルパッドを含む第1、第2、及び第3ローと、
複数個の入力及び出力バッファを備え、
前記複数個の入力及び出力バッファの一部は、前記第1ローと前記第2ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第2ローと前記第3ローとの間に提供されることを特徴とする半導体装置。 - 第1及び第2端部を有する複数個の連結ラインをさらに備え、
前記第1端部は、前記第1、第2、及び第3ローにある前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項9に記載の半導体装置。 - 前記第1ローは第1複数個のパワーパッドを含み、前記第2ローは複数個のパワー及び/またはシグナルパッドを含み、前記第3ローは第2複数個のパワーパッドを含むことを特徴とする請求項9に記載の半導体装置。
- 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項9に記載の半導体装置。
- 印刷回路基板と、
前記印刷回路基板上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローと、
第1及び第2端部を有する複数個の連結ラインと、を備え、
前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結され、前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする半導体装置。 - 前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備え、前記3個のローのうち第1ローは、第1複数個のパワーパッドを含み、前記3個のローのうち第2ローは、複数個のパワー及び/またはシグナルパッドを含み、前記3個のローのうち第3ローは、第2複数個のパワーパッドを含むことを特徴とする請求項13に記載の半導体装置。
- 前記第1ローと前記第2ローとの間の複数個の出力バッファと、
前記第2ローと前記第3ローとの間の複数個の入力バッファと、をさらに備えることを特徴とする請求項14に記載の半導体装置。 - 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項15に記載の半導体装置。
- 前記第1ローと前記第2ローとの間の複数個の入力バッファと、
前記第2ローと前記第3ローとの間の複数個の出力バッファと、をさらに備えることを特徴とする請求項14に記載の半導体装置。 - 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項17に記載の半導体装置。
- 印刷回路基板上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローを形成する段階を備えることを特徴とする半導体装置の製造方法。
- 第1及び第2端部を有する複数個の連結ラインを形成する段階をさらに備え、
前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項19に記載の半導体装置の製造方法。 - 前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備え、前記3個のローのうち第1ローは、第1複数個のパワーパッドを含み、前記3個のローのうち第2ローは、複数個のパワー及び/またはシグナルパッドを含み、前記3個のローのうち第3ローは、第2複数個のパワーパッドを含むことを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記第1ローと前記第2ローとの間に複数個の出力バッファを形成する段階と、
前記第2ローと前記第3ローとの間に複数個の入力バッファを形成する段階と、をさらに備えることを特徴とする請求項22に記載の半導体装置の製造方法。 - 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項23に記載の半導体装置の製造方法。
- 前記第1ローと前記第2ローとの間に複数個の入力バッファを形成する段階と、
前記第2ローと前記第3ローとの間に複数個の出力バッファを形成する段階と、をさらに備えることを特徴とする請求項22に記載の半導体装置の製造方法。 - 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項25に記載の半導体装置の製造方法。
- 印刷回路基板上に配置され、パワー及び/またはシグナルパッドを含む第1、第2、及び第3ローを形成する段階と、
複数個の入力及び出力バッファを形成する段階と、を備え、
前記複数個の入力及び出力バッファの一部は、前記第1ローと前記第2ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第2ローと前記第3ローとの間に提供されることを特徴とする半導体装置の製造方法。 - 第1及び第2端部を有する複数個の連結ラインを形成する段階をさらに備え、
前記第1端部は、前記第1、第2、及び第3ローにある前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項27に記載の半導体装置の製造方法。 - 前記第1ローは第1複数個のパワーパッドを含み、前記第2ローは複数個のパワー及び/またはシグナルパッドを含み、前記第3ローは第2複数個のパワーパッドを含むことを特徴とする請求項27に記載の半導体装置の製造方法。
- 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項27に記載の半導体装置の製造方法。
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