JP2005229118A - マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法 - Google Patents

マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法 Download PDF

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Abstract

【課題】 マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法を提供する。
【解決手段】 印刷回路基板、前記印刷回路基板上に配置され、パワー及び/またはシグナルパッドを含む第1、第2、及び第3ロー、及び複数個の入力及び出力バッファを備える半導体装置が提供される。前記複数個の入力及び出力バッファの一部は、前記第1ローと前記第2ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第2ローと前記第3ローとの間に提供される。前記半導体装置を製造する方法も提供される。
【選択図】 図6

Description

本発明は、マルチ・ローパッド構造を有する半導体装置及びそれを製造する方法に係り、特に、3ローパッド以上のマルチ・ローパッド構造を有する半導体装置及びそれを製造する方法に関する。
図1は、通常的なローパッド構造を有する半導体装置を含む半導体素子の断面図である。図1を参照すれば、半導体素子100は、半導体装置110及びBGA(Ball Grid Array)パッケージ形態であるパッケージ用印刷回路基板(Printed Circuit Board:PCB)130を含む。
半導体装置110は、例えば、DRAM(Dynamic Random Access Memory)のようなベア半導体チップであり、下面にパッド層111を含む。パッド層111に含まれるローパッドは、対応する金属線MLを通じてパッケージ用PCB 130のソルダボール131に電気的に連結される。前記ソルダボール131は、外部システム(図示せず)に電気的に連結される。
図2は、従来の技術による1ローパッド構造を有する半導体装置を含む半導体素子の平面図である。即ち、図2は、図1に示された半導体装置のローパッドが配置されるパッド層を含んで示した平面図である。図2を参照すれば、従来の半導体素子200は、半導体装置210及びパッケージ用PCB 230を含む。
半導体装置210のパッド層には、1ローパッド構造を構成する複数個のパッドが半導体装置210の中央に配置される。このようなパッド配置方式をセンタパッド配置方式とする。前記パッドは、シグナルパッドSP1〜SP8と、パワーパッドPP1〜PP7とを含む。シグナルパッドSP1〜SP8を通じて、入力/出力データ信号及びコマンド信号のような制御信号が伝送され、パワーパッドPP1〜PP7には電源電圧VDD、接地電圧VSS、または終端電圧が供給される。
例えば、第1入力バッファINRCV1と第1出力バッファOUTDRV1との間に配置されるシグナルパッドSP1、SP2は、データの入力/出力パッドであるDQパッドであり、第1入力バッファINRCV1、第1出力バッファOUTDRV1、及びDQパッドが一つのグループを構成して、DQIOブロックとなりうる。このようなDQIOブロックが1ローパッド構造で反復的に配置されることができ、それぞれのDQIOブロックの間にパワーパッドが配置される。
半導体装置210は、ベア半導体チップであり、入力バッファINRCV1〜INRCV4及び出力バッファOUTDRV1〜OUTDRV4のような回路を含むことができる。前記入力バッファは入力レシーバとも言及でき、前記出力バッファは出力ドライバとも言及できる。
シグナルパッドSP1〜SP8とパワーパッドPP1〜PP7とは、対応する金属パターンである連結線CL1〜CL15の一側にボンディングされる。前記連結線CL1〜CL15の他側は、パッケージ用PCB 230のソルダボール231にボンディングされる。前記それぞれの連結線CL1〜CL15は、半導体装置210の水平軸を基準として上方向または下方向のうちいずれか一つの方向に配置される。
ところが、従来の半導体装置210は小さいチップサイズを有するので、必要なパッドを1ローパッド構造にいずれも配置することは困難である。
図3は、従来の技術による2ローパッド構造を有する半導体装置の一例を含む半導体素子の平面図である。即ち、図3は、図1に示された半導体装置のローパッドが配置されるパッド層を含んで示した平面図である。図3を参照すれば、従来の半導体素子300は、半導体装置310及びパッケージ用PCB 330を含む。
半導体装置310のパッド層には、2ローパッド構造を構成する複数個のパッドがセンタパッド配置方式で配置される。前記パッドは、シグナルパッドSP1〜SP9とパワーパッドPP1〜PP9とを含む。シグナルパッドを通じて入力/出力データ信号及びコマンド信号のような制御信号が伝送され、パワーパッドに電源電圧VDD、接地電圧VSS、及び終端電圧が供給される。
例えば、第1入力バッファINRCV1と第1出力バッファOUTDRV1との間に配置されるシグナルパッドSP1、SP2は、データ入力/出力パッドであるDQパッドであり、第1入力バッファINRCV1、第1出力バッファOUTDRV1、及びDQパッドが一つのグループを構成して、DQIOブロックとなりうる。
このようなDQIOブロックのDQパッドが、2ローパッド構造の第1ローパッドまたは第2ローパッドにそれぞれ配置されることができる。前記DQパッドが第1ローパッドに配置されれば、パワーパッドは第2ローパッドに配置され、DQパッドが第2ローパッドに配置されれば、パワーパッドは第1ローパッドに配置される。したがって、1ローパッド構造及び2ローパッド構造に同一な個数のパッドが配置されると仮定すれば、2ローパッド構造を有する半導体装置のチップサイズが、1ローパッド構造を有する半導体装置のチップサイズより小さいことがある。
半導体装置310はベア半導体チップであり、入力バッファINRCV1〜INRCV4及び出力バッファOUTDRV1〜OUTDRV4のような回路を含むことができる。前記入力バッファINRCV1〜INRCV4及び出力バッファOUTDRV1〜OUTDRV4には、信号線SLを通じてクロック信号が分配される。前記クロック信号は、第9シグナルパッドSP9を通じて入力される制御信号である。
シグナルパッドSP1〜SP9とパワーパッドPP1〜PP9とは、対応する金属パターンである連結線CL1〜CL18の一側にボンディングされる。前記連結線CL1〜CL18の他側は、パッケージ用PCB 330のソルダボール331にボンディングされる。前記それぞれの連結線CL1〜CL18は、半導体装置310の水平軸を基準として上方向または下方向のうちいずれか一つの方向に配置される。
ところが、従来の半導体装置310も小さいチップサイズを有するので、必要なパッドを2ローパッド構造にいずれも配置することは困難である。また、第9シグナルパッドSP9を通じて入力されるクロック信号の分配経路である信号線SLの長さが長くなるので、RC(Resistive/Capacitive)遅延によるクロック信号の品質が低下する恐れがある。
図4は、従来の技術による2ローパッド構造を有する半導体装置の他の例を含む半導体素子の平面図である。即ち、図4は、図1に示された半導体装置のローパッドが配置されるパッド層を含んで示した平面図である。図4を参照すれば、従来の半導体素子400は、半導体装置410及びパッケージ用PCB 430を含む。
一方、図4に示された半導体素子400は、2ローパッド構造の第1ローパッドと第2ローパッドとの間に入力バッファINRCV1〜INRCV4が位置し、第1及び第2ローパッドの外部に出力バッファOUTDRV1〜OUTDRV4が位置するという点を除いては、図3に示された半導体素子300と同一なので、それについての詳細な説明は図3についての説明が参照される。そして、図4に示された半導体装置410も、図3に示された半導体装置310の問題点と同一な問題点を有する。
本発明が解決しようとする課題は、小さいチップサイズに比べてより多数のパッドを配置でき、シグナルパッドを通じて入力される信号の品質を向上させることができる回路配置を含む3ローパッド構造以上のマルチ・ローパッド構造を有する半導体装置を提供するところにある。
本発明が解決しようとする他の課題は、前記半導体装置を製造する方法を提供するところにある。
前記課題を解決するための本発明による半導体装置は、PCB、及び前記PCB上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローを備えることを特徴とする。
前記本発明による半導体装置は、第1及び第2端部を有する複数個の連結ラインをさらに具備できる。前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記PCBのエッジ上のソルダボールに電気的に連結される。
前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記PCB上でセンタパッド配置方式で配置される。
前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備える。前記3個のローのうち第1ローと第2ローとの間に複数個の出力バッファが提供され、前記3個のローのうち第2ローと第3ローとの間に複数個の入力バッファが提供される。
前記3個のローのうち第1ローと第2ローとの間に複数個の入力バッファが提供され、前記3個のローのうち第2ローと第3ローとの間に複数個の出力バッファが提供されることもできる。前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインが提供される。
前記第1ローは第1複数個のパワーパッドを含み、前記第2ローは複数個のパワー及び/またはシグナルパッドを含み、前記第3ローは第2複数個のパワーパッドを含む。
前記課題を解決するための本発明による半導体装置の製造方法は、PCB上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローを形成する段階、及び第1及び第2端部を有する複数個の連結ラインを形成する段階を備えることを特徴とする。
前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記PCBのエッジ上のソルダボールに電気的に連結される。
前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記PCB上でセンタパッド配置方式で配置される。
前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備える。前記3個のローのうち第1ローは、第1複数個のパワーパッドを含み、前記3個のローのうち第2ローは、複数個のパワー及び/またはシグナルパッドを含み、前記3個のローのうち第3ローは、第2複数個のパワーパッドを含む。
本発明による半導体装置は、3ローパッド構造以上のマルチ・ローパッド構造を有するので、チップサイズが小さくても、より多数のパッドを含むことができる。また、効果的な回路配置を通じて、クロック信号のような制御信号の分配経路である信号線の長さが短くなるので、制御信号の品質を向上できる。したがって、前記回路配置を有する半導体装置は、消費電力を減少でき、高周波数動作を行える。
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図5は、本発明の実施例によるパッド構造を有する半導体装置を含む半導体素子の断面図である。図5を参照すれば、半導体素子500は、半導体装置510及びパッケージ用PCB 530を備える。半導体装置510は、ベア半導体チップ、例えばDRAMである。半導体装置510は、PCB 530近所の表面にパッド層511を含む。パッド層511に含まれるローパッドは、対応する金属線MLを経由してパッド層511の反対側PCB 530の表面上の複数個のソルダボール531に電気的に連結される。ソルダボール531は、外部素子(図示せず)に電気的に連結されることができる。
図6は、本発明の第1実施例による3ローパッド構造を有する半導体装置を含む半導体素子の平面図である。即ち、図6は、図5に示された半導体装置510のローパッドが配置されるパッド層511を含んで詳細に示した平面図である。図6を参照すれば、本発明の第1実施例による半導体素子600は、半導体装置610及びパッケージ用PCB 630を備える。
半導体装置610のパッド層には、3ローパッド構造を構成する複数個のパッドがセンタパッド配置方式で配置される。前記パッドは、シグナルパッドSP1〜SP9とパワーパッドPP1〜PP9とを含む。シグナルパッドSP1〜SP9を通じて、入力/出力データ信号及びコマンド信号のような制御信号が伝送され、パワーパッドPP1〜PP9に電源電圧VDD、接地電圧VSS、または終端電圧が供給される。
例えば、第1入力バッファINRCV1と第1出力バッファOUTDRV1との間に配置されるシグナルパッドSP1、SP2は、データ入力/出力パッドであるDQパッドであり、第1入力バッファINRCV1、第1出力バッファOUTDRV1、及びDQパッドが一つのグループを構成してDQIOブロックとなる。このようなDQIOブロックのDQパッドは、3ローパッド構造の第2ローパッドにそれぞれ配置されることができる。パワーパッドPP1〜PP9は、3ローパッド構造の第1ローパッド及び第3ローパッドにそれぞれ配置される。
半導体装置610は、ベア半導体チップであり、入力バッファINRCV1〜INRCV4及び出力バッファOUTDRV1〜OUTDRV4のような回路を含むことができる。入力バッファINRCV1〜INRCV4は、3ローパッド構造の第1ローパッドであるパワーパッドPP3、PP4、PP6、PP7と、第2ローパッドであるシグナルパッドSP1〜SP9との間に配置され、出力バッファOUTDRV1〜OUTDRV4は、3ローパッド構造の第2ローパッドであるシグナルパッドSP1〜SP9と、第3ローパッドであるパワーパッドPP1、PP2、PP8、PP9との間に配置される。
入力バッファINRCV1〜INRCV4及び出力バッファOUTDRV1〜OUTDRV4には、信号線SLを通じてクロック信号が分配されることができる。ここで、前記クロック信号は、第9シグナルパッドSP9を通じて入力される制御信号である。前記クロック信号の分配経路である信号線SLの長さは、入力バッファINRCV1〜INRCV4及び出力バッファOUTDRV1〜OUTDRV4が、3ローパッド構造の第2ローパッドと平行に一列に配置されるので短くなる。したがって、半導体装置610に入力されるクロック信号の品質が向上する。その結果、前記回路配置を有する半導体装置610は、消費電力を減少でき、高周波数動作を行える。
シグナルパッドSP1〜SP9とパワーパッドPP1〜PP9とは、対応する金属パターンである連結線CL1〜CL18の一側にボンディングされる。前記連結線CL1〜CL18の他側は、パッケージ用PCB 530のソルダボール631にボンディングされる。前記それぞれの連結線CL1〜CL18は、半導体装置610の水平軸を基準として上方向または下方向のうちいずれか一つの方向に配置される。
一方、本発明の第1実施例による半導体装置610の第1及び第3ローパッドは、パワーパッドのみを含むと示されたが、本発明の他の実施例による半導体装置の第1ローパッドまたは第3ローパッドは、シグナルパッドまたはパワーパッドをそれぞれ含むこともできる。また、本発明の第1実施例による半導体装置610は、3ローパッド構造を含むと説明されたが、本発明は、センタパッド配置方式である第4ローパッド以上のマルチ・ローパッドを有する半導体装置にも適用できる。この場合、4ローパッド以上のマルチ・ローパッドは、所定のパワーパッドまたは所定のシグナルパッドをそれぞれ含むことができる。
したがって、本発明による半導体装置は、3ローパッド構造以上のマルチ・ローパッド構造を有するので、チップサイズが小さくても、より多数のパッドを含むことができる。
図7は、本発明の第2実施例による3ローパッド構造を有する半導体装置を含む半導体素子の平面図である。即ち、図7は、図5に示された半導体装置510のローパッドが配置されるパッド層511を含んで詳細に示した平面図である。図7を参照すれば、本発明の第2実施例による半導体素子700は、半導体装置710及びパッケージ用PCB 730を備える。
図7に示された半導体素子700は、入力バッファINRCV1〜INRCV4と出力バッファOUTDRV1〜OUTDRV4とが配置される位置が互いに変更される点を除いては、図6に示された半導体素子600と同一なので、それについての詳細な説明は図6についての説明が参照される。
図5ないし図7に関してここで説明された半導体装置は、当業者に公知の方法及び工程を使用して製造できる。したがって、前記半導体装置を製造する方法に関する詳細なものはここで説明されていない。
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これはただし、本発明を説明するための目的で使われたものであり、意味限定や特許請求範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できる。従って、本発明の真の技術的な保護範囲は、特許請求範囲の技術的思想により決まらねばならない。
本発明は、低電力の高周波動作の半導体装置に利用できる。
通常的なローパッド構造を有する半導体装置を含む半導体素子の断面図である。 従来の技術による1ローパッド構造を有する半導体装置を含む半導体素子の平面図である。 従来の技術による2ローパッド構造を有する半導体装置の一例を含む半導体素子の平面図である。 従来の技術による2ローパッド構造を有する半導体装置の他の例を含む半導体素子の平面図である。 本発明の実施例によるパッド構造を有する半導体装置を含む半導体素子の断面図である。 本発明の第1実施例による3ローパッド構造を有する半導体装置を含む半導体素子の平面図である。
符号の説明
600 半導体素子
610 半導体装置
630 PCB
631 ソルダボール

Claims (30)

  1. 印刷回路基板と、
    前記印刷回路基板上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローと、を備えることを特徴とする半導体装置。
  2. 第1及び第2端部を有する複数個の連結ラインをさらに備え、
    前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項1に記載の半導体装置。
  3. 前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする請求項2に記載の半導体装置。
  4. 前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備えることを特徴とする請求項2に記載の半導体装置。
  5. 前記3個のローのうち第1ローと第2ローとの間の複数個の出力バッファと、
    前記3個のローのうち第2ローと第3ローとの間の複数個の入力バッファと、をさらに備えることを特徴とする請求項4に記載の半導体装置。
  6. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項5に記載の半導体装置。
  7. 前記3個のローのうち第1ローと第2ローとの間の複数個の入力バッファと、
    前記3個のローのうち第2ローと第3ローとの間の複数個の出力バッファと、をさらに備えることを特徴とする請求項4に記載の半導体装置。
  8. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項7に記載の半導体装置。
  9. 印刷回路基板と、
    前記印刷回路基板上に配置され、パワー及び/またはシグナルパッドを含む第1、第2、及び第3ローと、
    複数個の入力及び出力バッファを備え、
    前記複数個の入力及び出力バッファの一部は、前記第1ローと前記第2ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第2ローと前記第3ローとの間に提供されることを特徴とする半導体装置。
  10. 第1及び第2端部を有する複数個の連結ラインをさらに備え、
    前記第1端部は、前記第1、第2、及び第3ローにある前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項9に記載の半導体装置。
  11. 前記第1ローは第1複数個のパワーパッドを含み、前記第2ローは複数個のパワー及び/またはシグナルパッドを含み、前記第3ローは第2複数個のパワーパッドを含むことを特徴とする請求項9に記載の半導体装置。
  12. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項9に記載の半導体装置。
  13. 印刷回路基板と、
    前記印刷回路基板上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローと、
    第1及び第2端部を有する複数個の連結ラインと、を備え、
    前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結され、前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする半導体装置。
  14. 前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備え、前記3個のローのうち第1ローは、第1複数個のパワーパッドを含み、前記3個のローのうち第2ローは、複数個のパワー及び/またはシグナルパッドを含み、前記3個のローのうち第3ローは、第2複数個のパワーパッドを含むことを特徴とする請求項13に記載の半導体装置。
  15. 前記第1ローと前記第2ローとの間の複数個の出力バッファと、
    前記第2ローと前記第3ローとの間の複数個の入力バッファと、をさらに備えることを特徴とする請求項14に記載の半導体装置。
  16. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項15に記載の半導体装置。
  17. 前記第1ローと前記第2ローとの間の複数個の入力バッファと、
    前記第2ローと前記第3ローとの間の複数個の出力バッファと、をさらに備えることを特徴とする請求項14に記載の半導体装置。
  18. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項17に記載の半導体装置。
  19. 印刷回路基板上で互いに隣接して配置され、パワー及び/またはシグナルパッドを含む2個以上のローを形成する段階を備えることを特徴とする半導体装置の製造方法。
  20. 第1及び第2端部を有する複数個の連結ラインを形成する段階をさらに備え、
    前記第1端部は、前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項19に記載の半導体装置の製造方法。
  21. 前記2個以上のローのそれぞれは、パワー及び/またはシグナルパッドを含み、前記2個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする請求項20に記載の半導体装置の製造方法。
  22. 前記2個以上のローは、パワー及び/またはシグナルパッドを含む3個のローを備え、前記3個のローのうち第1ローは、第1複数個のパワーパッドを含み、前記3個のローのうち第2ローは、複数個のパワー及び/またはシグナルパッドを含み、前記3個のローのうち第3ローは、第2複数個のパワーパッドを含むことを特徴とする請求項20に記載の半導体装置の製造方法。
  23. 前記第1ローと前記第2ローとの間に複数個の出力バッファを形成する段階と、
    前記第2ローと前記第3ローとの間に複数個の入力バッファを形成する段階と、をさらに備えることを特徴とする請求項22に記載の半導体装置の製造方法。
  24. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項23に記載の半導体装置の製造方法。
  25. 前記第1ローと前記第2ローとの間に複数個の入力バッファを形成する段階と、
    前記第2ローと前記第3ローとの間に複数個の出力バッファを形成する段階と、をさらに備えることを特徴とする請求項22に記載の半導体装置の製造方法。
  26. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項25に記載の半導体装置の製造方法。
  27. 印刷回路基板上に配置され、パワー及び/またはシグナルパッドを含む第1、第2、及び第3ローを形成する段階と、
    複数個の入力及び出力バッファを形成する段階と、を備え、
    前記複数個の入力及び出力バッファの一部は、前記第1ローと前記第2ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第2ローと前記第3ローとの間に提供されることを特徴とする半導体装置の製造方法。
  28. 第1及び第2端部を有する複数個の連結ラインを形成する段階をさらに備え、
    前記第1端部は、前記第1、第2、及び第3ローにある前記パワー及び/またはシグナルパッドの一部に電気的に連結され、前記第2端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項27に記載の半導体装置の製造方法。
  29. 前記第1ローは第1複数個のパワーパッドを含み、前記第2ローは複数個のパワー及び/またはシグナルパッドを含み、前記第3ローは第2複数個のパワーパッドを含むことを特徴とする請求項27に記載の半導体装置の製造方法。
  30. 前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項27に記載の半導体装置の製造方法。
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