JP3349996B2 - チップパッドの検索方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はチップパッドの検索
方法に関し、特にＣＡＤによるＡＳＩＣ等の少量生産の
半導体集積回路の設計におけるＩ／Ｏバッファの配置位
置と治工具を考慮したチップパッドの検索方法に関す
る。

【０００２】

【従来の技術】ＡＳＩＣ等少量生産の大規模半導体集積
回路（以下、ＬＳＩ）では、製造工程における特性試験
等に用いる治工具作成のための工数や製作費等の費用削
減のため、予め準備されている治工具である例えば汎用
のテストボード（ＤＵＴボード）を使用する。そのた
め、設計対象のＬＳＩ内部における内部回路、特に電源
ブロックの配置位置は、治工具の電源供給端子位置を含
む治工具情報より読み込んだリードの属性に依存する。

【０００３】特開平１０−３２０４４５号公報（文献
１）記載の従来のチップパッドの検索方法は、ＩＯバッ
ファを含む内部回路についての情報、リードを含むリー
ドフレームの情報及びボンディングワイヤ実装基準から
使用するＩＯバッファ、チップパッドを算出し、チップ
パッドに対するボンディングワイヤ実装基準を満足する
リードを検索している。

【０００４】文献１記載の従来のチップパッドの検索方
法をフローチャートで示す図９を参照して、この従来の
チップパッドの検索方法について説明すると、まず、検
索対象のマスタスライス型ＬＳＩのマスタスライスのＩ
Ｏバッファを含む内部回路についての情報であるベース
アレイ情報を読み込み（ステップＰ１）、また、このベ
ースアレイ情報に組み合わせる１つのリードフレーム情
報を読み込む（ステップＰ２）。さらに、ステップＰ２
で読み込んだリードフレームに対応するボンディングワ
イヤ実装基準情報を読み込む（ステップＰ３）。

【０００５】ステップＰ１，Ｐ２で読み込まれたベース
アレイ情報とリードフレーム情報に基づき、ＩＯバッフ
ァの位置及びそれに対応するボンディングパッドの位置
を算出し、さらに、このボンディングパッドとこれに対
応させるべきリードとの最適な１組の組み合わせを算出
するとともに、算出結果がステップＰ３で読み込まれた
ボンディングワイヤ実装基準を満足するか否かを判定す
る（ステップＰ４）。

【０００６】否の場合、ボンディングワイヤ経路群の出
力はなく、諾の場合のみ上記基準を満たすボンディング
ワイヤ経路群データを出力する（ステップＰ５）。

【０００７】データ出力は、実装基準を満たすボンディ
ングワイヤ群から成る経路情報、及びそのボンディング
ワイヤ経路群を構成するリードフレームが組み合わされ
たマスタスライス特定用のベースアレイ組み合わせ識別
情報を含む（ステップＰ６）。

【０００８】データ出力がないとき、あるいは処理対象
のデータベースの最後のリードフレームであるかを判定
（ステップＰ７）し、否の場合はステップＰ２に戻り、
諾の場合ステップＰ８に進む。

【０００９】ステップＰ８では、マスタスライスが最後
の検索対象マスタスライスであるかの判定し、諾の場合
は、処理を終了し、否の場合は、ステップＰ１に戻り次
のマスタスライスについて上記処理を行う。

【００１０】これにより、ＩＯバッファを含む内部回路
を考慮したリードとチップパッドの組み合わせを検索す
ることは可能である。

【００１１】しかし、この従来技術では、予め準備され
ている治工具の治工具情報から読み込んだリードの属性
により配置対象ＬＳＩの電源バッファの配置位置を特に
検索しておらず、設計対象のＬＳＩの内部回路情報から
リードの属性を算出している。このため、上記内部回路
の電源位置は電源バッファの配置が上記治工具が準備し
ている試験対象ＬＳＩの内部回路の電源位置と一致する
とは限らない。設計対象のＬＳＩの内部回路の電源位
置、すなわち、対応する電源バッファの配置が、試験対
象ＬＳＩの電源位置対応の電源バッファの配置と異なる
場合は、必要とするテストボードも当然異なり、このテ
ストボード、すなわち、治工具を新規に作成しなければ
ならず、治工具作成の工数・費用を削減することができ
ない。

【００１２】

【発明が解決しようとする課題】上述した従来のチップ
パッドの検索方法は、予め準備されている治工具の治工
具情報から読み込んだリードの属性により配置対象のＬ
ＳＩの電源バッファの配置位置を特に検索しておらず、
設計対象のＬＳＩの内部回路情報のみからリードの属性
を算出しているため、設計対象ＬＳＩの電源バッファの
配置位置が上記治工具が準備している試験対象ＬＳＩの
内部回路の電源バッファの配置位置と一致するとは限ら
ず、これら電源バッファの配置位置が相互に異なる場合
は、必要とするテストボードも当然異なり、このテスト
ボード、すなわち、治工具を新規に作成しなければなら
ず、治工具作成の工数・費用を削減することができない
という欠点があった。

【００１３】本発明の目的は、上記問題点を解決し、治
工具で予め設定している電源バッファの位置と設計対象
のＬＳＩの電源バッファの位置とを一致させ、新たな治
工具作成の必要をなくすことにより、治工具作成の工数
費用を削減できるチップパッドの検索方法を提供するこ
とにある。

【００１４】

【課題を解決するための手段】第１の発明のチップパッ
ドの検索方法は、テープ方式のパッケージを使用するＬ
ＳＩの検索対象のＬＳＩチップのデータを含むＬＳＩチ
ップ情報と、内部リードのデータを含むパッケージ情報
と、内部リードの属性を含む治工具情報と、電源バッフ
ァの使用基本セル数を含む電源バッファ情報と、ＩＯ領
域のセルサイズを含むＩＯ領域情報と、配置対象のＩＯ
バッファのデータを含む内部回路情報と、内部リードと
チップパッドの組み合わせるための組み合わせ検索条件
とをそれぞれ格納した各ファイルから所定のデータを読
み込むデータ入力ステップと、入力された前記データを
用いて内部リードとチップパッドを組み合せる組み合わ
せ検索ステップとから成り、前記内部リードと前記チッ
プパッドとの最適な組み合わせを得るチップパッドの検
索方法において、前記組み合わせ検索ステップが、前記
入力データから前記内部リードに対する最適な組み合わ
せの内部リード接続チップパッドを自動的に算出する仮
組み合わせ検索ステップと、電源属性を持つ内部リード
に電源バッファを配置する電源バッファ配置ステップ
と、多セル及び１セル各構成バッファを配置するための
ＩＯ領域を配置する内部回路配置ステップと、所定の絶
縁バッファを配置する絶縁バッファ配置ステップと、Ｉ
Ｏバッファの端子の位置と組み合わせ検索条件より前記
内部リードに対する内部リード接続用の接続チップパッ
ドの組み合わせを修正する組み合わせ修正ステップと、
組み合わせ修正後の組み合わせチェックステップと、を
有することを特徴とするものである。

【００１５】また、前記ＬＳＩチップ情報が、ＬＳＩチ
ップのレイアウトと形状データとチップパッド中心の
ｘ，ｙ座標及びチップサイズの各データを有し、前記パ
ッケージ情報が、内部リード形状とこの内部リードの本
数及びこの内部リードのボンディング座標の各データを
有し、前記電源バッファ情報が、電源バッファが使用す
るＬＳＩチップ上の基本セル数と端子位置の各データを
有し、前記ＩＯ領域情報が、ＩＯ領域のｘ，ｙサイズと
基本セルの大きさとコーナバッファ配置領域の大きさの
各データを有し、前記内部回路情報が、配置対象のＩＯ
バッファが使用する基本セル数及び端子位置の各データ
を有し、前記組み合わせ検索条件が、内部リードを接続
不可能なチップパッドと内部リードの最低連続接続本数
及び空チップパッドの最高連続個数の各データを有する
ものでも良い。

【００１６】さらに、前記仮組み合わせ検索ステップ
が、前記データ入力ステップで入力したＬＳＩパッケー
ジ情報と、ＬＳＩチップ情報と、組み合わせ検索条件と
から、全てのチップパッドのうち内部リードが接続可能
なチップパッドである接続チップパッドのうちの最左端
及び最右端の各接続チップパッドの座標を求め、これら
最左端及び最右端の各接続チップパッドの座標からこれ
ら最左端及び最右端の各接続チップパッドを含むこれら
最左端及び最右端の各接続チップパッド間の領域である
接続チップパッド領域を算出する第１のステップと、前
記第１のステップで算出した前記接続チップパッド領域
内の全てのチップパッド数である接続チップパッド数を
カウントする第２のステップと、前記第２のステップで
算出した前記接続チップパッド数より、前記内部リード
の本数を引いて内部リードが接続されない空チップパッ
ドの数である空チップパッド数を算出する第３のステッ
プと、前記接続チップパッド領域を前記空チップパッド
数で除算し分割して分割領域を算出する第４のステップ
と、前記第４のステップにて算出した前記分割領域内に
属するチップパッドを算出する第５のステップと、チッ
プ内のセル配置領域のコーナ部分の領域であるコーナ領
域に一番近い前記分割領域内のチップパッドを空チップ
パッドになるよう検索する第６のステップと、前記空チ
ップパッド以外の前記接続チップパッドを前記内部リー
ドと組合わせる第７のステップと、前記第７のステップ
にて算出した前記内部リードと前記接続チップパッドの
組み合わせが前記組み合わせ条件を満たすかどうかのチ
ェックを行なう第８のステップと、前記第８のステップ
のチエック結果から組み合わせを変更する前記内部リー
ドと前記接続チップパッドに対し、一番近い前記空チッ
プパッド位置を検索し、この検索した前記空チップパッ
ドの位置まで前記内部リードと前記接続チップパッドの
組み合わせを前記空チップパッド方向に１チップパッド
分の距離だけずらす第９のステップと、を有するもので
も良い。

【００１７】第２の発明のチップパッドの検索方法は、
リードフレームを有するパッケージを使用するＬＳＩの
検索対象のＬＳＩチップのデータを含むＬＳＩチップ情
報と、リードのデータを含むパッケージ情報と、リード
の属性を含む治工具情報と、電源バッファの使用基本セ
ル数を含む電源バッファ情報と、ＩＯ領域のセルサイズ
を含むＩＯ領域情報と、配置対象のＩＯバッファのデー
タを含む内部回路情報と、リードとチップパッドの組み
合わせるための組み合わせ検索条件とをそれぞれ格納し
た各ファイルから所定のデータを読み込むデータ入力ス
テップと、入力された前記データを用いてリードとチッ
プパッドを組み合せる組み合わせ検索ステップとから成
り、前記リードと前記チップパッドとの最適な組み合わ
せを得るためのチップパッドの検索方法において、前記
組み合わせ検索ステップが、前記入力データから前記リ
ードに対する最適な組み合わせのリード接続チップパッ
ドを自動的に算出する仮組み合わせ検索ステップと、電
源属性を持つリードに電源バッファを配置する電源バッ
ファ配置ステップと、多セル及び１セル各構成バッファ
を配置するためのＩＯ領域を配置する内部回路配置ステ
ップと、所定の絶縁バッファを配置する絶縁バッファ配
置ステップと、ＩＯバッファの端子の位置と組み合わせ
検索条件より前記リードに対するリード接続用の接続チ
ップパッドの組み合わせを修正する組み合わせ修正ステ
ップと、組み合わせ修正後の組み合わせチェックステッ
プとを有することを特徴とするものである。

【００１８】また、前記ＬＳＩチップ情報が、ＬＳＩチ
ップのレイアウトと形状データとチップパッド中心の
ｘ，ｙ座標及びチップサイズの各データを有し、前記パ
ッケージ情報が、リード形状とこのリードの本数及びこ
のリードのボンディング座標の各データを有し、前記電
源バッファ情報が、電源バッファが使用するＬＳＩチッ
プ上の基本セル数と端子位置の各データを有し、前記Ｉ
Ｏ領域情報が、ＩＯ領域のｘ，ｙサイズと基本セルの大
きさとコーナバッファ配置領域の大きさの各データを有
し、前記内部回路情報が、配置対象のＩＯバッファが使
用する基本セル数及び端子位置の各データを有し、前記
組み合わせ検索条件が、リードフレームの最大ワイヤ長
と最小ワイヤ長とワイヤ角度とリードを接続不可能なチ
ップパッドとリードの最低連続接続本数及び空チップパ
ッドの最高連続個数の各データを有するものでも良い。

【００１９】さらに、前記仮組み合わせ検索ステップ
が、前記データ入力ステップで入力したＬＳＩパッケー
ジ情報と、ＬＳＩチップ情報と、組み合わせ検索条件と
から、左右のコーナ領域に一番近接した外部接続用のリ
ードに対し、前記組み合わせ検索条件を満たすとともに
前記コーナ領域に一番近いコーナチップパッドを算出
し、前記リードが接続可能なチップパッド領域であるリ
ード接続チップパッド領域を算出する第１のステップ
と、前記第１のステップで算出した前記リード接続チッ
プパッド領域内の接続チップパッド数をカウントする第
２のステップと、前記第２のステップで算出した前記チ
ップパッド数より前記リードの本数を引いて前記リード
が接続されない空チップパッドの数である空チップパッ
ド数を算出する第３のステップと、前記リード接続チッ
プパッド領域を前記空チップパッド数で除算し分割して
分割領域を算出する第４のステップと、前記第４のステ
ップにて算出した前記分割領域内に属するチップパッド
を算出する第５のステップと、チップ内のセル配置領域
のコーナ部分の領域であるコーナ領域に一番近い左右両
端の前記分割領域内の各々のチップパッドを空チップパ
ッドになるよう検索する第６のステップと、前記空チッ
プパッド以外の前記リード接続チップパッドを前記リー
ドと組合わせる第７のステップと、前記第７のステップ
にて算出した前記リードと前記リード接続チップパッド
の組み合わせが前記組み合わせ条件を満たすかどうかの
チェックを行なう第８のステップと、前記第８のステッ
プのチエック結果から組み合わせを変更する前記リード
と前記リード接続チップパッドに対し、一番近い前記空
チップパッド位置を検索し、この検索した前記空チップ
パッドの位置まで前記リードと前記リード接続チップパ
ッドの組み合わせを前記空チップパッド方向に１チップ
パッド分の距離だけずらす第９のステップと、を有する
ものでも良い。

【００２０】

【発明の実施の形態】次に、本発明の好適な実施の形態
について、図面を参照して説明する。

【００２１】本実施の形態では、ＣＡＤによるＬＳＩの
設計におけるＩ／Ｏバッファ、特に電源バッファの配置
位置と治工具の試験対象として設定しているＬＳＩの電
源バッファ位置を考慮したチップパッドの検索方法を説
明する。

【００２２】次に、本発明の第１の実施の形態をフロー
チャートで示す図１を参照すると、この図に示す本実施
の形態のチップパッドの検索方法は、ＴＡＢ方式のＬＳ
Ｉのように、テープ（ＴＡＰＥ）パッケージを使用する
ＬＳＩの場合における内部リードとチップパッドの組み
合わせ検索方法の処理フローを示し、ＬＳＩチップ情
報、パッケージ情報、治工具情報、電源バッファ情報、
ＩＯ領域情報、内部回路情報、組み合わせ検索条件等を
格納した各ファイルからデータを読み込むデータ入力ス
テップＳ１と、入力されたデータを用いて内部リードと
チップパッドを組み合せる組み合わせ検索ステップＳ２
とから構成される。

【００２３】テープパッケージの代表であるＴＡＢ方式
は、公知のように、ＬＳＩのチップからリードを取り出
すための接続技術の１つであり、薄型・小型の高密度実
装を可能とするのみならず、例えば１００ピン程度以上
の多ピン一括ボンディングが可能であることから、生産
性の向上に適している等、多くの特徴を有する。ＴＡＢ
方式では、ＬＳＩチップ上にチップパッドであるバンプ
を、ＴＡＢテープに内部リードをそれぞれ設け、これら
バンプと内部リードを内部リードボンディング工程で全
組一括ボンディングする。従って一般的なＬＳＩパッケ
ージにおけるようなリードフレームやボンディングワイ
ヤは不要である。

【００２４】データ入力ステップＳ１では、ＬＳＩチッ
プ情報ＣＪ、ＬＳＩパッケージ情報ＰＪ、治工具情報Ｄ
Ｊ、電源バッファ情報ＢＪ、ＩＯ領域情報ＩＯＪ、内部
回路情報ＫＪ、組み合わせ検索条件ＳＪを入力する。

【００２５】組み合わせ検索ステップＳ２は、入力デー
タから内部リード１３に対する最適な組み合わせの内部
リード接続チップパッド１１を自動的に算出する仮組み
合わせ検索ステップＳ２１と、電源属性ＺＤを持つ内部
リードに電源バッファ２２を配置する電源バッファ配置
ステップＳ２２と、多セル及び１セル各構成バッファを
配置するためのＩＯ領域を配置する内部回路配置ステッ
プＳ２３と、所定の絶縁バッファ２３を配置する絶縁バ
ッファ配置ステップＳ２４と、ＩＯバッファの端子２６
の位置と組み合わせ検索条件より内部リード１３に対す
る内部リード接続チップパッド１１の組み合わせを修正
する組み合わせ修正ステップＳ２５と、組み合わせ修正
後の組み合わせチェックステップＳ２６とから成る。

【００２６】仮組み合わせ検索ステップＳ２１では、ス
テップＳ１にて入力したＬＳＩチップ情報ＣＪ、ＬＳＩ
パッケージ情報ＰＪ、ＩＯ領域情報ＩＯＪ、組み合わせ
検索条件を用いて内部リード１３に対する最適な組み合
わせの内部リード接続チップパッド１１を自動的に算出
する。

【００２７】電源バッファ配置ステップＳ２２では、ス
テップＳ１にて入力した電源バッファ情報ＢＪと、リー
ド属性を含む治工具情報ＤＪとを用いてＧＮＤ，ＶＤＤ
等の電源属性ＺＤを持つ内部リードに電源バッファ２２
を配置する。

【００２８】内部回路配置ステップＳ２３では、ステッ
プＳ１にて入力した内部回路情報から、使用する多セル
構成バッファ及び１セル構成バッファを読み込み、ＩＯ
バッファの端子位置２５と内部リード接続チップパッド
の位置と、ステップＳ２２で配置した電源バッファの配
置位置とから多セル構成バッファ及び１セル構成バッフ
ァをそれぞれ配置するために必要なＩＯ領域を算出し、
上記各バッファを算出したＩＯ領域に配置する。

【００２９】絶縁バッファ配置ステップＳ２４では、電
源属性ＺＤのチェックを行い、電源電圧、極性が異なる
バッファが隣接し絶縁を行なう場合は絶縁バッファ２３
を配置する。

【００３０】組み合わせ修正ステップＳ２５では、ステ
ップＳ２２〜Ｓ２４にて配置したＩＯバッファの端子位
置２６と組み合わせ検索条件とから、内部リード１３に
対する内部リード接続チップパッド１１の組み合わせを
修正する。

【００３１】組み合わせチェックステップＳ２６では、
ステップＳ２５で修正した内部リード１３と内部リード
接続チップパッド１１の組み合わせが組み合わせ条件Ｓ
Ｊを満たすかどうかのチェックを行なう。

【００３２】組み合わせ修正ステップＳ２５と、組み合
わせチェックステップＳ２６は組み合わせ条件ＳＪを満
たすまで繰り返し行なう。

【００３３】次に、図１、内部リードとチップパッドの
仮組み合わせ検索方法をフローチャートで示す図２及び
テープパッケージを使用する場合の内部リードに対する
チップパッドの仮組み合わせを示す検索図である図３を
参照して本実施の形態のステップＳ２１の処理について
詳細に説明すると、まず、データ入力ステップＳ１で
は、上述したように、ＬＳＩチップ情報ＣＪ、ＬＳＩパ
ッケージ情報ＰＪ、治工具情報ＤＪ、電源バッファ情報
ＢＪ、ＩＯ領域情報ＩＯＪ、内部回路情報ＫＪ、組み合
わせ検索条件ＳＪを入力する。これら各情報の格納ファ
イルはそれぞれ以下のデータを格納している。

【００３４】ＬＳＩチップ情報ＣＪ格納ファイルは、Ｌ
ＳＩチップのレイアウトと、形状データと、チップパッ
ド中心のｘ，ｙ座標、及びチップサイズの各データを格
納している。

【００３５】ＬＳＩパッケージ情報ＰＪ格納ファイル
は、内部リード形状と、内部リード本数、及び内部リー
ドのボンディング座標の各データを格納している。

【００３６】治工具情報ＤＪ格納ファイルは、内部リー
ドの属性ＺＬのデータを格納している。

【００３７】電源バッファ情報ＤＪ格納ファイルは、電
源バッファが使用するＬＳＩチップ上の基本セル数、端
子位置の各データを格納している。

【００３８】ＩＯ領域情報ＩＯＪ格納ファイルは、ＩＯ
領域のｘ，ｙサイズ、基本セルの大きさ、コーナバッフ
ァ配置領域の大きさの各データを格納している。

【００３９】内部回路情報ＫＪ格納ファイルは、配置対
象のＩＯバッファが使用する基本セル数、及び端子位置
の各データを格納している。

【００４０】組み合わせ検索条件ＳＪ格納ファイルは、
内部リードを接続できないチップパッドと、内部リード
の最低連続接続本数、及び空チップパッドの最高連続個
数の各データを格納している。

【００４１】次に、チップパッド領域算出ステップＳ２
１１で、データ入力ステップＳ１で入力したＬＳＩパッ
ケージ情報ＰＪ、ＬＳＩチップ情報ＣＪ、組み合わせ検
索条件ＳＪから、全てのチップパッドのうち、内部リー
ドが接続可能なチップパッド（以下、内部リード接続チ
ップパッド）１１のうちの最左端及び最右端（以下、左
右端）の各内部リード接続チップパッド１１の座標を求
め、これらの座標からこれら左右端の各内部リード接続
チップパッド１１を含む左右端接続チップパッド間の領
域である内部リードが接続可能なチップパッド領域（以
下、接続チップパッド領域）１０を算出する。なお、接
続チップパッド領域の外側、すなわち、最左端接続チッ
プパッドの左側及び最右端接続チップパッドの右側のチ
ップパッドは内部リードが接続不可能なチップパッド
（以下、接続不可チップパッド）１２である。

【００４２】チップパッドカウントステップＳ２１２
で、ステップＳ２１１で算出した接続チップパッド領域
１０内の全てのチップパッド数である内部リード接続チ
ップパッド数をカウントする。

【００４３】空チップパッド算出ステップＳ２１３で、
ステップＳ２１２で算出し内部リードた接続チップパッ
ド数より、内部リードの本数を引いて内部リードが接続
されない空チップパッド数を算出する。

【００４４】チップパッド領域分割ステップＳ２１４
で、バランス良く内部リード１３とチップパッドの組み
合わせを検索出来るよう空チップパッドをバランス良く
配置する必要があるため、接続チップパッド領域１０を
空チップパッド数で除算し分割して分割領域１５を算出
する。

【００４５】分割領域チップパッド算出ステップＳ２１
５で、ステップＳ２１４にて算出した分割領域１５内に
属するチップパッドを算出する。このとき、２つの分割
領域１５にまたがるチップパッドが存在する場合は、チ
ップパッドの中心座標がどちらの領域にあるかで属する
領域を判断する。また、２つの分割領域１５にまたがる
チップパッドの中心座標が分割領域間の境界にある場合
は、チップ内のセル配置領域のコーナ部分の領域である
コーナ領域１６に近い分割領域に属すると判断する。

【００４６】空チップパッド指定ステップＳ２１６で、
空チップパッドの自動検索をするために、分割領域内の
コーナ領域１６に一番近いチップパッドを空チップパッ
ド１４になるよう検索する。

【００４７】内部リード接続ステップＳ２１７で、空チ
ップパッド１４以外の内部リード接続チップパッド１１
を内部リード１３と組合わせる。

【００４８】仮組み合わせチェックステップＳ２１８
で、ステップＳ２１７にて算出した内部リード１３と内
部リード接続チップパッド１１の組み合わせが組み合わ
せ条件ＳＪを満たすかどうかのチェックを行なう。

【００４９】仮組み合わせ修正ステップＳ２１９で、ス
テップＳ２１８のチェック結果から組み合わせを変更す
る内部リード１３と内部リード接続チップパッド１１に
対し、一番近い空チップパッド１４位置を検索し、この
検索した空チップパッド１４の位置まで内部リード１３
と内部リード接続チップパッド１１の組み合わせを空チ
ップパッド１４方向に１チップパッド分の距離だけずら
す。

【００５０】仮組み合わせチェックステップＳ２１８
と、仮組み合わせ修正ステップＳ２１９を組み合わせ条
件ＳＪを満たすまで繰り返し行なう。

【００５１】次に、テープパッケージを使用する場合の
ＩＯバッファを含み、内部回路、治工具を考慮した内部
リードに対するチップパッドの組み合わせを示す検索図
である図４を併せて参照して、電源バッファ配置ステッ
プＳ２２と、内部回路配置ステップＳ２３と、絶縁バッ
ファ配置ステップＳ２４と、組み合わせ修正ステップＳ
２５、及び組み合わせチェックステップＳ２６の詳細動
作について説明すると、まず、電源バッファ配置ステッ
プＳ２２で、データ入力ステップＳ１にて入力したＩＯ
バッファ情報を基にＩＯ領域を基本セルである１セルバ
ッファ領域２１の大きさに分割し、ＧＮＤ（接地），Ｖ
ＤＤ（正電源）等の電源属性ＺＤを読み込み、電源バッ
ファ情報より電源属性ＺＤの内部リードに配置する電源
バッファを読み込み、この電源バッファを電源属性ＺＤ
の内部リードに対するチップパッドに一番近いＩＯ領域
に配置する。

【００５２】内部回路配置ステップＳ２３で、ステップ
Ｓ１にて入力した内部回路情報より使用する多セル構成
バッファ２５，１セル構成バッファ２４を読み込み、Ｉ
Ｏバッファの端子２６の位置、リード接続チップパッド
１９の位置、電源バッファ配置（ステップＳ２２）で配
置した電源バッファ２２の配置位置より多セル構成バッ
ファ２５，１セル構成バッファ２４を配置出来るＩＯ領
域を算出し、このＩＯ領域に多セル構成バッファ２５，
１セル構成バッファ２４を配置する。

【００５３】多セル構成バッファ２５の配置位置の検索
方法は、多セル構成バッファ２５の端子２６の位置、及
び個数より多セル構成バッファ２５が使用する基本セル
数、、すなわち、１セルバッファ領域２１の個数及びチ
ップパッド数を算出する。電源ブロックが配置されてい
ないＩＯ領域において、多セル構成バッファ２５が使用
する基本セル数、及びチップパッド数の分の連続使用可
能な領域を検索し、この領域に多セル構成バッファ２５
配置する。

【００５４】絶縁バッファ配置ステップＳ２４で、電源
属性ＺＤのチェックを行い、電圧や極性が異なる電源バ
ッファが隣接し、絶縁を行なう場合は絶縁バッファ２３
を配置する。

【００５５】組み合わせ修正ステップＳ２５で、ステッ
プＳ２２〜Ｓ２４にて配置したＩＯバッファの端子位置
２６より内部リード１３と内部リード接続チップパッド
１１の組み合わせ修正箇所を算出し、ＩＯブロックの配
置位置に合わせて内部リード１３と内部リード接続チッ
プパッド１１の組み合わせＬＰを変更しする。

【００５６】組み合わせチェックステップＳ２６で、ス
テップＳ２５で修正した内部リード１３と内部リード接
続チップパッド１１の組み合わせＬＰが組み合わせ条件
ＳＪを満たすかどうかのチェックを行なう。

【００５７】組み合わせ修正ステップＳ２５及び組み合
わせ修正ステップＳ２６は組み合わせＬＰが組み合わせ
条件ＳＪを満たすまで繰り返し行なう。

【００５８】以上説明したように、本実施の形態のチッ
プパッドの検索方法は、以下に記載するような効果を奏
する。

【００５９】第１の効果は、すでに準備されている治工
具のデータを入力して内部リードとチップパッドの組み
合わせを検索することにより、治工具で予め設定してい
る電源配置に対応する電源バッファの位置と設計対象の
ＬＳＩの電源配置対応の電源バッファの位置とを一致さ
せることが可能であるので、新たな治工具を作成する必
要がなくなり、治工具作成の工数費用を削減できること
である。

【００６０】第２の効果は、治工具のデータを入力して
内部リードとチップパッドの組み合わせを検索すること
により、ＩＯバッファの配置位置を入力しているのでチ
ップサイズや、治工具が変更になった場合でも内部リー
ドとチップパッドと組み合わせの変更を容易にできるこ
とである。

【００６１】次に、本発明の第２の実施の形態について
説明する。本実施の形態は一般的なリードフレームを有
するパッケージ（以下、リードフレームパッケージ）を
使用する場合に適用するものである。

【００６２】図１、図２と共通の処理には共通の参照文
字／数字を付して同様にフローチャートで示す図５、図
６と、リードフレームパッケージを使用する場合のリー
ドに対するチップパッドの仮組み合わせを示す検索図で
ある図７及びＩＯバッファを含み、内部回路、治工具を
考慮した内部リードに対するチップパッドの組み合わせ
を示す検索図である図８を参照して、本実施の形態の動
作について第１の実施の形態との相違点を重点的に説明
すると、まず、データ入力ステップＳ１Ａで、ＬＳＩチ
ップ情報ＣＪＡ、ＬＳＩパッケージ情報ＰＪＡ、治工具
情報ＤＪＡ、電源バッファ情報ＢＪＡ、ＩＯ領域情報Ｉ
ＯＪＡ、内部回路情報ＫＪＡ、組み合わせ検索条件ＳＪ
Ａを入力する。

【００６３】ＬＳＩチップ情報ＣＪＡ格納ファイルは、
ＬＳＩチップのレイアウトと、形状データと、チップパ
ッド中心のｘ，ｙ座標、及びチップサイズの各データを
格納している。

【００６４】ＬＳＩパッケージ情報ＰＪＡ格納ファイル
は、リード形状と、リード本数、及びリードのボンディ
ング座標の各データを格納している。

【００６５】治工具情報ＤＪＡ格納ファイルは、リード
の属性のデータを格納している。

【００６６】電源バッファ情報ＤＪＡ格納ファイルは、
電源バッファが使用するＬＳＩチップ上の基本セル数、
端子位置の各データを格納している。

【００６７】ＩＯ領域情報ＩＯＪＡ格納ファイルは、Ｉ
Ｏ領域のｘ，ｙサイズ、基本セルの大きさ、コーナバッ
ファ配置領域の大きさの各データを格納している。

【００６８】内部回路情報ＫＪＡ格納ファイルは、配置
対象のＩＯバッファが使用する基本セル数、及び端子位
置の各データを格納している。

【００６９】組み合わせ検索条件ＳＪＡ格納ファイル
は、リードフレームの最大ワイヤー長と、最小ワイヤー
長と、ワイヤー角度と、リードを接続できないチップパ
ッドと、リードの最低連続接続本数、及び空チップパッ
ドの最高連続個数の各データを格納している。

【００７０】次に、組み合わせ検索ステップＳ２１Ａを
実行する。チップパッド領域算出ステップＳ２１１Ａ
で、ステップＳ１で入力したＬＳＩパッケージ情報Ｐ
Ｊ、ＬＳＩチップ情報ＣＪ、組み合わせ検索条件ＳＪＡ
から、左右のコーナ領域１６に一番近接した外部接続用
のリード１８に対し、組み合わせ検索条件ＳＪを満たす
とともにコーナ領域１６に一番近いコーナチップパッド
１７を算出し、リード１８が接続可能なチップパッド領
域であるリード接続チップパッド領域２０を算出する。

【００７１】チップパッドカウントステップＳ２１２Ａ
で、ステップＳ２１１Ａで算出したリード接続チップパ
ッド領域２０内のチップパッド数をカウントする。

【００７２】空チップパッド算出ステップＳ２１３Ａ
で、ステップＳ２１２Ａで算出したチップパッド数よ
り、リード１８の本数を引いて空チップパッド１４の数
を算出する。

【００７３】チップパッド領域分割ステップＳ２１４Ａ
で、バランス良くリード１８とチップパッドの組み合わ
せを検索出来るよう空チップパッド１４をバランス良く
配置する必要があるため、リード接続チップパッド領域
２０を空チップパッド数で除算し分割して分割領域２７
を算出する。

【００７４】分割領域チップパッド算出ステップＳ２１
５Ａで、ステップＳ２１４Ａにて算出した分割領域２７
内に属するチップパッドを算出する。このとき、２つの
分割領域２７にまたがるチップパッドが存在する場合
は、チップパッドの中心座標がどちらの領域にあるかで
属する領域を判断する。また、２つの分割領域２７にま
たがるチップパッドの中心座標が分割領域間の境界にあ
る場合は、チップ内のセル配置領域のコーナ部分の領域
であるコーナ領域１６に近い分割領域に属すると判断す
る。

【００７５】空チップパッド指定ステップＳ２１６Ａ
で、空チップパッドの自動検索をするために左右両端の
分割領域内のコーナ領域１６にそれぞれ一番近いチップ
パッドを空チップパッド１４になるよう検索する。

【００７６】内部リード接続ステップＳ２１７Ａで、空
チップパッド１４以外のリード接続チップパッド１９と
リード１８とを組合わせる。

【００７７】仮組み合わせチェックステップＳ２１８Ａ
で、ステップＳ２１７Ａにて算出したリード１８とリー
ド接続チップパッド１９の組み合わせが組み合わせ条件
ＳＪを満たすかどうかのチェックを行なう。

【００７８】仮組み合わせ修正ステップＳ２１９Ａで、
ステップＳ２１８Ａのチェック結果から組み合わせを変
更するリード１８とリード接続チップパッド１９に対
し、一番近い空チップパッド１４の位置を検索し、この
空チップパッド１４の位置までリード１８とリード接続
チップパッド１９の組み合わせを空チップパッド１４方
向に１チップパッド分の距離だけずらす。

【００７９】仮組み合わせチェックステップＳ２１８
Ａ、及び仮組み合わせ修正ステップＳ２１９Ａは組み合
わせ条件ＳＪを満たすまで繰り返し行なう。

【００８０】電源バッファ配置ステップＳ２２で、デー
タ入力ステップＳ１にて入力したＩＯバッファ情報を基
にＩＯ領域を基本セルである１セルバッファ領域２１の
大きさに分割し、ＧＮＤ（接地），ＶＤＤ（正電源）等
の電源属性ＺＤを読み込み、電源バッファ情報より電源
属性ＺＤの内部リードに配置する電源バッファを読み込
み、この電源バッファを電源属性ＺＤの内部リードに対
するチップパッドに一番近いＩＯ領域に配置する。

【００８１】内部回路配置ステップＳ２３Ａで、ステッ
プＳ１にて入力した内部回路情報より使用する多セル構
成バッファ２５，１セル構成バッファ２４を読み込み、
ＩＯバッファの端子２６の位置、リード接続チップパッ
ド１９の位置、電源バッファ配置（ステップＳ２２Ａ）
で配置した電源バッファ２２の配置位置より多セル構成
バッファ２５，１セル構成バッファ２４を配置出来るＩ
Ｏ領域を算出し、このＩＯ領域に多セル構成バッファ２
５，１セル構成バッファ２４を配置する。

【００８２】多セル構成バッファ２４の配置位置の検索
方法は、多セル構成バッファ２５の端子２６の位置、及
び個数より多セル構成バッファ２５が使用する基本セル
数、、すなわち、１セルバッファ領域２１の個数及びチ
ップパッド数を算出する。電源ブロックが配置されてい
ないＩＯ領域において、多セル構成バッファ２５が使用
する基本セル数、及びチップパッド数の分の連続使用可
能な領域を検索し、この領域に多セル構成バッファ２５
配置する。

【００８３】絶縁バッファ配置ステップＳ２４で、電源
属性ＺＤのチェックを行い、電圧や極性が異なる電源バ
ッファが隣接し、絶縁を行なう場合は絶縁バッファ２３
を配置する。

【００８４】組み合わせ修正ステップＳ２５Ａで、ステ
ップＳ２２、ステップＳ２３Ａ、ステップＳ２４にて配
置したＩＯバッファの端子２６の位置からリード１８と
リード接続チップパッド１９の組み合わせＭＰの修正箇
所を算出し、ＩＯブロックの配置位置に合わせてリード
１８とリード接続チップパッド１９の組み合わせＭＰを
変更する。

【００８５】組み合わせチェックステップＳ２６Ａで、
ステップＳ２５Ａで修正したリード１８とリード接続チ
ップパッド１９の組み合わせＭＰが組み合わせ条件ＳＪ
Ａを満たすかどうかのチェックを行なう。

【００８６】組み合わせ修正ステップＳ２５Ａ及び組み
合わせ修正ステップＳ２６Ａは組み合わせＭＰが組み合
わせ条件ＳＪＡを満たすまで繰り返し行なう。

【００８７】なお、このようにして得た組み合わせＭＰ
は、実際のＬＳＩでは対応するボンディングワイヤの配
線経路に相当する。

【００８８】このように、本実施の形態では、ＩＯバッ
ファを含む内部回路と治工具の情報を入力しているの
で、ＩＯバッファの配置位置と治工具を考慮したリード
フレームパッケージのリードに対するチップパッドの組
み合わせを算出することができるという効果が得られ
る。

【００８９】

【発明の効果】以上説明したように、本発明のチップパ
ッドの検索方法は、組み合わせ検索ステップが、入力デ
ータから内部リードに対する最適な組み合わせの内部リ
ード接続チップパッドを自動的に算出する仮組み合わせ
検索ステップと、電源属性ＺＤを持つ内部リードに電源
バッファを配置する電源バッファ配置ステップと、多セ
ル及び１セル各構成バッファを配置するためのＩＯ領域
を配置する内部回路配置ステップと、所定の絶縁バッフ
ァを配置する絶縁バッファ配置ステップと、ＩＯバッフ
ァの端子の位置と組み合わせ検索条件より内部リードに
対する内部リード接続チップパッドの組み合わせを修正
する組み合わせ修正ステップと、組み合わせ修正後の組
み合わせチェックステップとを有し、すでに準備されて
いる治工具のデータを入力して内部リードとチップパッ
ドの組み合わせを検索することにより、治工具で予め設
定している電源配置に対応する電源バッファの位置と設
計対象のＬＳＩの電源配置対応の電源バッファの位置と
を一致させることが可能であるので、新たな治工具を作
成する必要がなくなり、治工具作成の工数費用を削減で
きるという効果がある。

【００９０】また、治工具のデータを入力して内部リー
ドとチップパッドの組み合わせを検索することにより、
ＩＯバッファの配置位置を入力しているのでチップサイ
ズや、治工具が変更になった場合でも内部リードとチッ
プパッドと組み合わせの変更を容易にできるという効果
がある。

【図面の簡単な説明】

【図１】本発明のチップパッドの検索方法の第１の実施
の形態を示すフローチャートである。

【図２】図１に示す仮組み合わせ検索の詳細を示すフロ
ーチャートである。

【図３】本実施の形態の内部リードに対するチップパッ
ドの仮組み合わせを示す検索図である。

【図４】本実施の形態の内部リードに対するチップパッ
ドの組み合わせを示す検索図である。

【図５】本発明のチップパッドの検索方法の第２の実施
の形態を示すフローチャートである。

【図６】図５に示す仮組み合わせ検索の詳細を示すフロ
ーチャートである。

【図７】本実施の形態の内部リードに対するチップパッ
ドの仮組み合わせを示す検索図である。

【図８】本実施の形態の内部リードに対するチップパッ
ドの組み合わせを示す検索図である。

【図９】従来のチップパッドの検索方法の一例を示すフ
ローチャートである。

【符号の説明】

１０ 接続チップパッド領域 １１ 内部リード接続チップパッド １２ 接続不可チップパッド １３ 内部リード １４ 空チップパッド １５，２７ 分割領域 １６ コーナ領域 １７ コーナチップパッド １８ リード １９ リード接続チップパッド ２０ リード接続チップパッド領域 ２１ １セルバッファ領域 ２２ 電源バッファ ２３ 絶縁バッファ ２４ １セル構成バッファ ２５ 多セル構成バッファ ２６ 端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 テープ方式のパッケージを使用するＬＳ
   Ｉの検索対象のＬＳＩチップのデータを含むＬＳＩチッ
   プ情報と、内部リードのデータを含むパッケージ情報
   と、内部リードの属性を含む治工具情報と、電源バッフ
   ァの使用基本セル数を含む電源バッファ情報と、ＩＯ領
   域のセルサイズを含むＩＯ領域情報と、配置対象のＩＯ
   バッファのデータを含む内部回路情報と、内部リードと
   チップパッドの組み合わせるための組み合わせ検索条件
   とをそれぞれ格納した各ファイルから所定のデータを読
   み込むデータ入力ステップと、入力された前記データを
   用いて内部リードとチップパッドを組み合せる組み合わ
   せ検索ステップとから成り、前記内部リードと前記チッ
   プパッドとの最適な組み合わせを得るチップパッドの検
   索方法において、 前記組み合わせ検索ステップが、前記入力データから前
   記内部リードに対する最適な組み合わせの内部リード接
   続チップパッドを自動的に算出する仮組み合わせ検索ス
   テップと、 電源属性を持つ内部リードに電源バッファを配置する電
   源バッファ配置ステップと、 多セル及び１セル各構成バッファを配置するためのＩＯ
   領域を配置する内部回路配置ステップと、 所定の絶縁バッファを配置する絶縁バッファ配置ステッ
   プと、 ＩＯバッファの端子の位置と組み合わせ検索条件より前
   記内部リードに対する内部リード接続用の接続チップパ
   ッドの組み合わせを修正する組み合わせ修正ステップ
   と、 組み合わせ修正後の組み合わせチェックステップと、 を有することを特徴とするチップパッドの検索方法。
2. 【請求項２】 前記ＬＳＩチップ情報が、ＬＳＩチップ
   のレイアウトと形状データとチップパッド中心のｘ，ｙ
   座標及びチップサイズの各データを有し、 前記パッケージ情報が、内部リード形状とこの内部リー
   ドの本数及びこの内部リードのボンディング座標の各デ
   ータを有し、 前記電源バッファ情報が、電源バッファが使用するＬＳ
   Ｉチップ上の基本セル数と端子位置の各データを有し、 前記ＩＯ領域情報が、ＩＯ領域のｘ，ｙサイズと基本セ
   ルの大きさとコーナバッファ配置領域の大きさの各デー
   タを有し、 前記内部回路情報が、配置対象のＩＯバッファが使用す
   る基本セル数及び端子位置の各データを有し、 前記組み合わせ検索条件が、内部リードを接続不可能な
   チップパッドと内部リードの最低連続接続本数及び空チ
   ップパッドの最高連続個数の各データを有することを特
   徴とする請求項１記載のチップパッドの検索方法。
3. 【請求項３】 前記仮組み合わせ検索ステップが、前記
   データ入力ステップで入力したＬＳＩパッケージ情報
   と、ＬＳＩチップ情報と、組み合わせ検索条件とから、
   全てのチップパッドのうち内部リードが接続可能なチッ
   プパッドである接続チップパッドのうちの最左端及び最
   右端の各接続チップパッドの座標を求め、これら最左端
   及び最右端の各接続チップパッドの座標からこれら最左
   端及び最右端の各接続チップパッドを含むこれら最左端
   及び最右端の各接続チップパッド間の領域である接続チ
   ップパッド領域を算出する第１のステップと、 前記第１のステップで算出した前記接続チップパッド領
   域内の全てのチップパッド数である接続チップパッド数
   をカウントする第２のステップと、 前記第２のステップで算出した前記接続チップパッド数
   より、前記内部リードの本数を引いて内部リードが接続
   されない空チップパッドの数である空チップパッド数を
   算出する第３のステップと、 前記接続チップパッド領域を前記空チップパッド数で除
   算し分割して分割領域を算出する第４のステップと、 前記第４のステップにて算出した前記分割領域内に属す
   るチップパッドを算出する第５のステップと、 チップ内のセル配置領域のコーナ部分の領域であるコー
   ナ領域に一番近い前記分割領域内のチップパッドを空チ
   ップパッドになるよう検索する第６のステップと、 前記空チップパッド以外の前記接続チップパッドを前記
   内部リードと組合わせる第７のステップと、 前記第７のステップにて算出した前記内部リードと前記
   接続チップパッドの組み合わせが前記組み合わせ条件を
   満たすかどうかのチェックを行なう第８のステップと、 前記第８のステップのチエック結果から組み合わせを変
   更する前記内部リードと前記接続チップパッドに対し、
   一番近い前記空チップパッド位置を検索し、この検索し
   た前記空チップパッドの位置まで前記内部リードと前記
   接続チップパッドの組み合わせを前記空チップパッド方
   向に１チップパッド分の距離だけずらす第９のステップ
   と、 を有することを特徴とする請求項１記載のチップパッド
   の検索方法。
4. 【請求項４】 リードフレームを有するパッケージを使
   用するＬＳＩの検索対象のＬＳＩチップのデータを含む
   ＬＳＩチップ情報と、リードのデータを含むパッケージ
   情報と、リードの属性を含む治工具情報と、電源バッフ
   ァの使用基本セル数を含む電源バッファ情報と、ＩＯ領
   域のセルサイズを含むＩＯ領域情報と、配置対象のＩＯ
   バッファのデータを含む内部回路情報と、リードとチッ
   プパッドの組み合わせるための組み合わせ検索条件とを
   それぞれ格納した各ファイルから所定のデータを読み込
   むデータ入力ステップと、入力された前記データを用い
   てリードとチップパッドを組み合せる組み合わせ検索ス
   テップとから成り、前記リードと前記チップパッドとの
   最適な組み合わせを得るためのチップパッドの検索方法
   において、 前記組み合わせ検索ステップが、前記入力データから前
   記リードに対する最適な組み合わせのリード接続チップ
   パッドを自動的に算出する仮組み合わせ検索ステップ
   と、 電源属性を持つリードに電源バッファを配置する電源バ
   ッファ配置ステップと、 多セル及び１セル各構成バッファを配置するためのＩＯ
   領域を配置する内部回路配置ステップと、 所定の絶縁バッファを配置する絶縁バッファ配置ステッ
   プと、 ＩＯバッファの端子の位置と組み合わせ検索条件より前
   記リードに対するリード接続用の接続チップパッドの組
   み合わせを修正する組み合わせ修正ステップと、 組み合わせ修正後の組み合わせチェックステップとを有
   することを特徴とするチップパッドの検索方法。
5. 【請求項５】 前記ＬＳＩチップ情報が、ＬＳＩチップ
   のレイアウトと形状データとチップパッド中心のｘ，ｙ
   座標及びチップサイズの各データを有し、 前記パッケージ情報が、リード形状とこのリードの本数
   及びこのリードのボンディング座標の各データを有し、 前記電源バッファ情報が、電源バッファが使用するＬＳ
   Ｉチップ上の基本セル数と端子位置の各データを有し、 前記ＩＯ領域情報が、ＩＯ領域のｘ，ｙサイズと基本セ
   ルの大きさとコーナバッファ配置領域の大きさの各デー
   タを有し、 前記内部回路情報が、配置対象のＩＯバッファが使用す
   る基本セル数及び端子位置の各データを有し、 前記組み合わせ検索条件が、リードフレームの最大ワイ
   ヤ長と最小ワイヤ長とワイヤ角度とリードを接続不可能
   なチップパッドとリードの最低連続接続本数及び空チッ
   プパッドの最高連続個数の各データを有することを特徴
   とする請求項４記載のチップパッドの検索方法。
6. 【請求項６】 前記仮組み合わせ検索ステップが、前記
   データ入力ステップで入力したＬＳＩパッケージ情報
   と、ＬＳＩチップ情報と、組み合わせ検索条件とから、
   左右のコーナ領域に一番近接した外部接続用のリードに
   対し、前記組み合わせ検索条件を満たすとともに前記コ
   ーナ領域に一番近いコーナチップパッドを算出し、前記
   リードが接続可能なチップパッド領域であるリード接続
   チップパッド領域を算出する第１のステップと、 前記第１のステップで算出した前記リード接続チップパ
   ッド領域内の接続チップパッド数をカウントする第２の
   ステップと、 前記第２のステップで算出した前記チップパッド数より
   前記リードの本数を引いて前記リードが接続されない空
   チップパッドの数である空チップパッド数を算出する第
   ３のステップと、 前記リード接続チップパッド領域を前記空チップパッド
   数で除算し分割して分割領域を算出する第４のステップ
   と、 前記第４のステップにて算出した前記分割領域内に属す
   るチップパッドを算出する第５のステップと、 チップ内のセル配置領域のコーナ部分の領域であるコー
   ナ領域に一番近い左右両端の前記分割領域内の各々のチ
   ップパッドを空チップパッドになるよう検索する第６の
   ステップと、 前記空チップパッド以外の前記リード接続チップパッド
   を前記リードと組合わせる第７のステップと、 前記第７のステップにて算出した前記リードと前記リー
   ド接続チップパッドの組み合わせが前記組み合わせ条件
   を満たすかどうかのチェックを行なう第８のステップ
   と、 前記第８のステップのチエック結果から組み合わせを変
   更する前記リードと前記リード接続チップパッドに対
   し、一番近い前記空チップパッド位置を検索し、この検
   索した前記空チップパッドの位置まで前記リードと前記
   リード接続チップパッドの組み合わせを前記空チップパ
   ッド方向に１チップパッド分の距離だけずらす第９のス
   テップと、 を有することを特徴とする請求項４記載のチップパッド
   の検索方法。