JP5438216B2 - 積層ダイ構造の試験のための装置および方法 - Google Patents
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Description
本発明の実施の形態は、概して集積回路設計に関し、より特定的には、積層ダイ集積回路アセンブリを試験するための方法および装置に関する。
プログラマブルロジックデバイス(PLD)は、特定の論理機能を実行するためにユーザによってプログラム可能であり得る、周知の種類の集積回路(IC)として存在する。プログラマブルロジックアレイ(PLA)およびコンプレックスプログラマブルロジックデバイス(CPLD)といったような、異なる種類のプログラマブルロジックデバイスが存在する。フィールドプログラマブルゲートアレイ(FPGA)として知られている、一種のプログラマブルロジックデバイスは、容量、柔軟性、製品化までの時間、およびコストの優れた組合せにより、非常に一般的である。
集積回路装置が開示され、集積回路装置は積層ダイとベースダイとを含み、ベースダイは、そのベースダイの背面に配置された第1の複数のコンタクトと、ベースダイの表面に配置された第2の複数のコンタクトと、前記第1の複数のコンタクトに結合されるとともにベースダイのプログラマブルロジックと結合される第1の複数のダイ貫通ビアとを有する。さらに、集積回路装置は複数のプローブパッドを含み、複数のプローブパッドは、テスト入力に結合されるように構成された第1のプローブパッドと、テスト出力に結合するように構成された第2のプローブパッドと、制御信号に結合するように構成された第3のプローブパッドとを含む。集積回路装置は、また、テストロジックを含み、テストロジックは、集積回路装置の試験のためのスキャンチェーンを実現するために、積層ダイのさらなるテストロジックに結合するように構成される。本発明の局面に従うと、スキャンチェーンを実現するためのベースダイと積層ダイとの間でのテスト入力、テスト出力および制御信号の結合に、プログラマブルロジックの構成が必要とされないように、第1のプローブパッドと、第2のプローブパッドと、第3のプローブパッドとはテストロジックに直接的に結合される。
添付の図面は、本発明の1以上の局面に従う例示的な実施の形態を示す。しかしながら、添付の図面は、示された実施の形態に本発明を制限するものとされるべきではなく、説明および理解のためのみのものである。
図1は、集積回路装置100を示し、集積回路装置100はベースダイ101と、ベースダイ101の背面に結合される積層ダイ102とを含む。ベースダイ101は、ベースダイ101の背面に形成された第1の組のコンタクト107と、ベースダイ101の表面に形成された第2の組のコンタクト106とを含む。この実施の形態において、積層ダイ102は、積層ダイ102の表面がベースダイ101の背面に実装され、ダイ101〜102の両方がフリップチップ方式において表を下にして実装されるようにベースダイ101に垂直に積層される。
Claims (13)
- 集積回路装置であって、
積層ダイと、
ベースダイとを備え、前記ベースダイは、前記ベースダイの背面に配置される第1の複数のコンタクトと、前記ベースダイの表面に配置される第2の複数のコンタクトと、前記第1の複数のコンタクトに結合されるとともに、前記ベースダイのプログラマブルロジックに結合される第1の複数のダイ貫通ビアとを有し、前記ベースダイは、テスト入力に結合するように構成された第1のプローブパッドと、テスト出力に結合するように構成された第2のプローブパッドと、制御信号に結合するように構成された第3のプローブパッドとを含む複数のプローブパッドと、前記集積回路装置の試験のための、前記積層ダイ中の第1のレジスタと前記ベースダイ中の第2のレジスタとを含むスキャンチェーンを実現するために前記積層ダイのさらなるテストロジックに結合するように構成されたテストロジックとをさらに有し、
前記積層ダイは、前記ベースダイの前記背面に積層されるとともに、前記第1の複数のコンタクトに接続され、
前記スキャンチェーンを実現するための前記ベースダイと前記積層ダイとの間での前記テスト入力、前記テスト出力、および前記制御信号の結合に、前記プログラマブルロジックの構成が必要とされないように、前記第1のプローブパッドと、前記第2のプローブパッドと、前記第3のプローブパッドとは、前記テストロジックに直接的に結合され、
前記ベースダイは、さらに、マルチプレクサを含み、
前記マルチプレクサは、前記ベースダイの前記プログラマブルロジックに結合される第1の入力と、第1のダイ貫通ビアによって前記第1のプローブパッドに結合される第2の入力と、前記第1の複数のコンタクトのうちの1つのコンタクトに結合される出力と、第2のダイ貫通ビアによって前記第3のプローブパッドに結合される制御入力とを有し、
前記マルチプレクサは、前記プログラマブルロジックからの信号、または前記積層ダイのための前記第1のプローブパッドからのテスト入力を選択するように構成される、集積回路装置。 - 前記複数のプローブパッドのうちのすべての前記プローブパッドは、前記ベースダイの前記背面に配置される、請求項1に記載の集積回路装置。
- 前記複数のプローブパッドのうちのすべての前記プローブパッドは、前記ベースダイの前記表面に配置される、請求項1に記載の集積回路装置。
- 前記複数のプローブパッドは、前記ベースダイの前記背面に配置される第1の複数のプローブパッドと、前記ベースダイの前記表面に配置される第2の複数のプローブパッドとを含む、請求項1に記載の集積回路装置。
- 前記第1のプローブパッドと、前記第2のプローブパッドと、前記第3のプローブパッドとは前記ベースダイの前記背面に配置され、
前記ベースダイは、さらに、
前記集積回路ダイの試験に割当てられた第2の複数のダイ貫通ビアを備え、
前記第2の複数のダイ貫通ビアは、
前記テスト入力に結合するための前記第1のプローブパッドに電気的に結合される前記第1のダイ貫通ビアと、
前記テスト出力に結合するための前記第2のプローブパッドに電気的に結合される第3のダイ貫通ビアと、
前記制御信号に結合するための前記第3のプローブパッドに電気的に結合される前記第3のダイ貫通ビアとを含み、
前記テストロジックは、前記複数のプローブパッドのうちの各々の前記プローブパッドに結合され、前記第1の複数のダイ貫通ビアのうちの各々の前記ダイ貫通ビアに結合され、前記第2の複数のダイ貫通ビアのうちの各々の前記ダイ貫通ビアに結合される、請求項1に記載の集積回路装置。 - 前記テストロジックは、
複数のマルチプレクサを含み、前記複数のマルチプレクサのうちの各々の前記マルチプレクサは、前記制御信号を受信するための前記第2のダイ貫通ビアに電気的に結合され、前記複数のマルチプレクサのうちの各々の前記マルチプレクサは、前記第1の複数のダイ貫通ビアのうちの1つの前記ダイ貫通ビアに結合され、
前記テストロジックは、
複数のレジスタをさらに含み、前記複数のレジスタのうちの各々の前記レジスタは、前記第1の複数のダイ貫通ビアのうちの1つの前記ダイ貫通ビアに結合される入力を含み、前記複数のレジスタのうちの各々の前記レジスタは、前記複数のマルチプレクサのうちの1つの前記マルチプレクサの入力に結合される出力を含む、請求項5に記載の集積回路装置。 - 前記複数のマルチプレクサは、前記第1のダイ貫通ビアに結合される入力を有する前記第1のマルチプレクサと、前記第3のダイ貫通ビアに結合される出力を有する第2のマルチプレクサと、さらなるマルチプレクサとを含み、前記さらなるマルチプレクサの各々は、前記レジスタのうちの1つの出力に結合される入力を有し、前記プログラマブルロジックに結合される入力を有し、前記第1の複数のダイ貫通ビアのうちの1つの前記ダイ貫通ビアに結合される出力を有する、請求項6に記載の集積回路装置。
- 前記複数のプローブパッドは、クロック信号に結合するように構成された第4のプローブパッドを含み、前記第4のプローブパッドは、前記複数のマルチプレクサのうちの各々の前記マルチプレクサに結合されるとともに、前記レジスタの各々に電気的に結合される、請求項6または請求項7に記載の集積回路装置。
- 前記ベースダイは、プログラマブルロジックデバイスを備える、請求項1から8のいずれかに記載の集積回路装置。
- 試験のための方法であって、
半導体ウェハに、前記半導体ウェハの背面側に配置される複数のコンタクトと、プログラマブル集積回路ダイとを形成するステップを備え、前記プログラマブル集積回路ダイは、プログラマブルロジックと、前記プログラマブル集積回路ダイのテストロジックに結合される第1の複数のダイ貫通ビアと、前記テストロジックに直接的に結合される第1、第2および第3のプローブパッドを少なくとも含む複数のプローブパッドと、マルチプレクサとを含み、前記マルチプレクサは、前記プログラマブルロジックに結合される第1の入力と、第1のダイ貫通ビアによって前記第1のプローブパッドに結合される第2の入力と、前記複数のコンタクトのうちの1つのコンタクトに結合される出力と、第2のダイ貫通ビアによって前記第3のプローブパッドに結合される制御入力とを有し、
方法は、さらに、積層ダイを前記プログラマブル集積回路ダイの背面に接続するステップを備え、前記積層ダイは、前記プログラマブル集積回路ダイの前記テストロジックに結合して、前記積層ダイ中の第1のレジスタと前記プログラマブル集積回路ダイ中の第2のレジスタとを含むスキャンチェーンを形成するさらなるテストロジックを含み、
前記マルチプレクサは、前記プログラマブルロジックからの信号、または前記積層ダイへの入力のための前記第1のプローブパッドからのテスト入力を選択するように構成され、
方法は、さらに、
スタンドアロン試験装置を前記複数のプローブパッドに結合するステップと、
前記プログラマブル集積回路ダイを試験するために前記スタンドアロン試験装置を動作させるステップを備え、前記動作させるステップは、前記プログラマブル集積回路ダイの構成なしに実行される、方法。 - 前記動作させるステップは、前記プログラマブル集積回路ダイの分離に先立って実行され、前記複数のプローブパッドのすべては、前記プログラマブル集積回路ダイの前記背面にある、請求項10に記載の方法。
- 半導体ウェハに、第1の複数のダイ貫通ビアを含むプログラマブル集積回路ダイを形成する前記ステップは、
前記第1の複数のダイ貫通ビアを形成するステップと、
前記第1の複数のダイ貫通ビアが前記半導体ウェハの表面に露出する、ウェハを薄くする工程の間にハンドリングウェハによって前記半導体ウェハを支持するステップとを備え、
積層ダイを接続する前記ステップと、スタンドアロン試験装置を結合するステップと、前記スタンドアロン試験装置を動作させるステップとは、前記半導体ウェハを前記ハンドリングウェハから分離することなく実行される、請求項10または請求項11に記載の方法。 - 前記スタンドアロン試験装置を動作させる前記ステップは、
前記スタンドアロン試験装置から前記第3のプローブパッドへと制御信号を送信するステップと、
前記スタンドアロン試験装置から前記第1のプローブパッドへとテストデータを送信するステップと、
前記第2のプローブパッドから前記スタンドアロン試験装置へとテスト出力を送信するステップと、
前記スタンドアロン試験装置で前記テスト出力を分析して欠陥を特定するステップとを含む、請求項10から12のいずれかに記載の方法。
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