CN115631783A - 一种测试电路、测试结构和测试方法 - Google Patents

一种测试电路、测试结构和测试方法 Download PDF

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Abstract

本公开实施例提供了一种测试电路、测试结构和测试方法，该测试电路应用于芯片堆叠结构，芯片堆叠结构包括多个芯片，且多个芯片被硅通孔模块贯穿连接；测试电路包括第一测试模块和第二测试模块，硅通孔模块的两端分别连接第一测试模块和第二测试模块，且第一测试模块设置在多个芯片中的底层芯片内，第二测试模块设置在多个芯片中的顶层芯片内，其中：测试电路，用于根据第一测试模块和第二测试模块共同对底层芯片与顶层芯片之间的硅通孔模块进行测试，确定测试结果；其中，测试结果用于指示硅通孔模块是否存在异常。本公开实施例能够实现对硅通孔模块的准确测量，进而快速检测出芯片堆叠结构中存在异常的硅通孔。

Description

一种测试电路、测试结构和测试方法
技术领域
本公开涉及存储器技术领域，尤其涉及一种测试电路、测试结构和测试方法。
背景技术
对于存储器而言，例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)，三维立体设计比平面设计具有更优的性能。在三维集成结构中，通常采用硅通孔(Through Silicon Via，TSV)技术实现不同芯片的垂直互联。其中，硅通孔技术是指：在硅基底中蚀刻出通孔，并在通孔中填充铜、钨等金属导体材料，进而形成芯片的垂直互联。对于采用三维集成结构的存储器，硅通孔是保证芯片正常工作的重要器件，因此，对硅通孔进行测试是一项重要的工作。
发明内容
本公开实施例提供了一种测试电路、测试结构和测试方法。
第一方面，本公开实施例提供了一种测试电路，应用于芯片堆叠结构，所述芯片堆叠结构包括多个芯片，且所述多个芯片被硅通孔模块贯穿连接；所述测试电路包括第一测试模块和第二测试模块，所述硅通孔模块的两端分别连接所述第一测试模块和所述第二测试模块，且所述第一测试模块设置在所述多个芯片中的底层芯片内，所述第二测试模块设置在所述多个芯片中的顶层芯片内，其中：
所述测试电路，用于根据所述第一测试模块和所述第二测试模块共同对所述底层芯片与所述顶层芯片之间的所述硅通孔模块进行测试，确定测试结果；其中，所述测试结果用于指示所述硅通孔模块是否存在异常。
在一些实施例中，所述第一测试模块，用于根据与所述第一测试模块连接的所述硅通孔模块一端的电压变化确定第一测试结果；
所述第二测试模块，用于根据与所述第二测试模块连接的所述硅通孔模块另一端的电压变化确定第二测试结果；
其中，所述硅通孔模块两端的电压变化由所述第一测试模块和所述第二测试模块共同提供，所述第一测试结果和所述第二测试结果组成所述测试结果。
在一些实施例中，所述多个芯片还包括N个中间芯片，所述测试电路还包括N个第三测试模块，且所述N个第三测试模块与所述N个中间芯片之间具有对应关系；所述硅通孔模块包括N+1个子硅通孔，N为大于0的整数；其中：
所述底层芯片与第1个所述中间芯片通过第1个所述子硅通孔连接；第1个所述子硅通孔的第一端连接所述第一测试模块，第1个所述子硅通孔的第二端连接第1个所述中间芯片对应的第三测试模块；
第i个所述中间芯片与第i+1个所述中间芯片通过第i+1个所述子硅通孔连接，其中，i为大于0且小于N的整数；第i+1个所述子硅通孔的第一端连接第i个所述中间芯片对应的第三测试模块，第i+1个所述子硅通孔的第二端连接第i+1个所述中间芯片对应的第三测试模块；
第N个所述中间芯片与所述顶层芯片通过第N+1个所述子硅通孔连接；第N+1个所述子硅通孔的第一端连接第N个所述中间芯片对应的第三测试模块，第N+1个所述子硅通孔的第二端连接所述第二测试模块。
在一些实施例中，所述第二测试模块与所述第三测试模块的结构相同。
在一些实施例中，所述测试电路，还用于根据所述第一测试模块输出的第一测试结果、所述N个第三测试模块输出的N个第三测试结果以及所述第二测试模块输出的第二测试结果，确定N+1个所述子硅通孔是否存在异常。
在一些实施例中，所述测试电路，还用于在所述测试结果指示所述硅通孔模块存在异常时，将第N个所述中间芯片确定为顶层芯片，根据所述第一测试模块和第N个所述中间芯片对除所述第N+1个子硅通孔之外的其余子硅通孔进行测试，确定测试结果，若所述测试结果指示所述硅通孔模块存在异常，则将第N-1个所述中间芯片确定为顶层芯片，直至测试结果为测试通过。
在一些实施例中，所述第一测试模块包括充电模块和第一触发模块，所述第二测试模块包括放电模块和第二触发模块；其中：
所述充电模块，用于在所述第一触发模块和所述第二触发模块接收到上电信号后，将所述硅通孔模块充电至第一电平；
所述放电模块，用于在所述充电模块对所述硅通孔模块进行充电后，将所述硅通孔模块放电至第二电平；
所述第一触发模块，用于根据所述第一电平和所述第二电平进行触发处理，得到第一测试结果；
所述第二触发模块，用于根据所述第一电平和所述第二电平进行触发处理，得到第二测试结果。
在一些实施例中，所述第一触发模块包括第一触发器和第一反相器，所述第一触发器的时钟输入端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述硅通孔模块和所述充电模块连接，所述第一触发器的输入端与第一电源模块连接，所述第一触发器的输出端用于输出所述第一测试结果；
所述第二触发模块包括第二触发器和第二反相器，所述第二触发器的时钟输入端与所述第二反相器的输出端连接，所述第二反相器的输入端与所述硅通孔模块和所述放电模块连接，所述第二触发器的输入端与第二电源模块连接，所述第二触发器的输出端用于输出所述第二测试结果。
在一些实施例中，所述第一测试模块还包括第一晶体管，所述第一反相器的输入端与所述第一晶体管的第一极连接，所述第一晶体管的第二极与第一接地模块连接，所述第一晶体管的栅极连接上电信号的反向信号；
所述第二测试模块还包括第二晶体管，所述第二反相器的输入端与所述第二晶体管的第一极连接，所述第二晶体管的第二极与第二接地模块连接，所述第二晶体管的栅极连接上电信号的反向信号。
在一些实施例中，所述充电模块的控制端与第一驱动信号连接，所述第二测试模块中的放电模块的控制端与第二驱动信号连接，所述第三测试模块中的放电模块的控制端与所述第二驱动信号的反相信号连接。
在一些实施例中，所述第一触发模块还包括第三反相器，所述第二触发模块还包括第四反相器，其中：
所述第三反相器的输入端与所述第一反相器的输出端连接，所述第三反相器的输出端与所述第一反相器的输入端连接；
所述第四反相器的输入端与所述第二反相器的输出端连接，所述第四反相器的输出端与所述第二反相器的输入端连接。
在一些实施例中，所述测试电路还包括N+2个寄存模块，其中：
在所述底层芯片中，所述寄存模块与所述第一触发器的输出端连接，用于将所述第一测试结果进行保存；
在所述中间芯片中，所述寄存模块与所述第二触发器的输出端连接，用于将所述第三测试结果进行保存；
在所述顶层芯片中，所述寄存模块与所述第二触发器的输出端连接，用于将所述第二测试结果进行保存。
在一些实施例中，所述测试电路，还用于在所述第一测试结果和所述第二测试结果均为第一值的情况下，确定所述测试结果为所述硅通孔模块不存在异常，以及；所述测试电路，还用于在所述第一测试结果和所述第二测试结果中至多一者为第一值的情况下，确定所述测试结果为所述硅通孔模块存在异常。
在一些实施例中，所述测试电路，还用于若所述第一测试模块输出的第一测试结果为第二值，且第1个至第j个中间芯片对应的第三测试模块输出的第三测试结果为第二值、第j+1个至第N个中间芯片对应的第三测试模块输出的第三测试结果为第一值、所述第二测试模块输出的第二测试结果为第一值，则确定第j+1个所述子硅通孔存在异常，或者；
所述测试电路，还用于若所述第一测试模块输出的第一测试结果为第一值，且第1个至第j个中间芯片对应的第三测试模块输出的第三测试结果为第一值、第j+1个至第N个中间芯片中的第三测试模块输出的第三测试结果为第二值、所述第二测试模块输出的第二测试结果为第二值，则确定第j+1个所述子硅通孔存在异常。
在一些实施例中，所述多个芯片中的所述底层芯片为逻辑芯片，所述多个芯片中的除所述底层芯片外的芯片为存储芯片。
第二方面，本公开实施例提供了一种测试结构，应用于芯片堆叠结构，所述芯片堆叠结构包括多个芯片，所述多个芯片被硅通孔模块和至少一个冗余硅通孔模块贯穿连接，且所述测试结构包括如第一方面所述的测试电路，其中：
所述测试结构，用于若所述测试电路检测到所述硅通孔模块存在异常，则选择一冗余硅通孔模块替代所述硅通孔模块工作。
在一些实施例中，所述测试结构还包括至少一个冗余测试电路，且所述冗余测试电路与所述测试电路的结构相同和功能相同；其中，所述冗余测试电路用于测试对应的冗余硅通孔模块是否存在异常。
第三方面，本公开实施例提供了一种测试方法，应用于如第一方面所述的测试电路，该方法包括：
根据所述第一测试模块和所述第二测试模块共同对所述底层芯片与所述顶层芯片之间的所述硅通孔模块进行测试，确定测试结果；其中，所述测试结果用于指示所述硅通孔模块是否存在异常。
本公开实施例提供了一种测试电路、测试结构和测试方法，该测试电路应用于芯片堆叠结构，芯片堆叠结构包括多个芯片，且多个芯片被硅通孔模块贯穿连接；测试电路包括第一测试模块和第二测试模块，硅通孔模块的两端分别连接第一测试模块和第二测试模块，且第一测试模块设置在多个芯片中的底层芯片内，第二测试模块设置在多个芯片中的顶层芯片内，其中：测试电路，用于根据第一测试模块和第二测试模块共同对底层芯片与顶层芯片之间的硅通孔模块进行测试，确定测试结果；其中，测试结果用于指示硅通孔模块是否存在异常。这样，本公开实施例通过在芯片堆叠结构的底层芯片中设置第一测试模块，在芯片堆叠结构的顶层芯片中设置第二测试模块，并且将第一测试模块和第二测试模块分别连接在贯穿芯片堆叠结构的硅通孔模块的两端，从而只需要利用底层芯片内的第一测试模块和顶层芯片内的第二测试模块就可以对整个硅通孔模块进行测试，以确定硅通孔模块是否存在异常，在简化测试方式的同时，实现对硅通孔模块的准确测量，进而能够快速检测出芯片堆叠结构中存在异常的硅通孔。
附图说明
图1为一种TSV测试电路的组成结构示意图；
图2为本公开实施例提供的一种芯片堆叠结构的组成结构示意图；
图3为本公开实施例提供的一种测试电路的电路结构示意图；
图4为本公开实施例提供的一种信号时序示意图；
图5为本公开实施例提供的另一种芯片堆叠结构的组成结构示意图；
图6为本公开实施例提供的另一种测试电路的电路结构示意图；
图7为本公开实施例提供的又一种芯片堆叠结构的组成结构示意图；
图8为本公开实施例提供的一种测试结构的组成结构示意图；
图9为本公开实施例提供的一种测试结构的电路结构示意图；
图10为本公开实施例提供的一种测试方法的流程示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
图1示出了一种TSV测试电路的组成结构示意图。如图1所示，多层芯片之间通过TSV连接在一起，且TSV的连接方式为多点连接(Multidrop)，在图1中，9个TSV组成一个TSV组，且该TSV组贯穿多个芯片，图1中示出了4个TSV组，以其中一个TSV组为例，在对该TSV组进行测试时，首先找到顶层芯片(Top Die)和底层芯片(Base Die)，然后在顶层芯片的TSV和底层芯片的TSV分别连接测试点对TSV的直流(Direct Current，DC)性能进行测试，得到测试结果，其中，测试点如图1中的底层测试点和顶层测试点，测试结果包括表示测试通过的通过标识(Pass Flag)和表示测试未通过的失败标识(Fail Flag)，同时，还需要用额外的TSV(robust TSV)传送Pass/Fail Flag到每层芯片。这种测试方式存在以下缺点：RobustTSV一般是共用，如果Robust TSV坏掉，整个芯片的Multidrop TSV的修复功能就都会坏掉；需要额外的电路来传送和接收Pass/Fail Flag。
基于此，本公开实施例提供了一种测试电路，该测试电路应用于芯片堆叠结构，芯片堆叠结构包括多个芯片，且多个芯片被硅通孔模块贯穿连接；测试电路包括第一测试模块和第二测试模块，硅通孔模块的两端分别连接第一测试模块和第二测试模块，且第一测试模块设置在多个芯片中的底层芯片内，第二测试模块设置在多个芯片中的顶层芯片内，其中：测试电路，用于根据第一测试模块和第二测试模块共同对底层芯片与顶层芯片之间的硅通孔模块进行测试，确定测试结果；其中，测试结果用于指示硅通孔模块是否存在异常。这样，本公开实施例通过在芯片堆叠结构的底层芯片中设置第一测试模块，在芯片堆叠结构的顶层芯片中设置第二测试模块，并且将第一测试模块和第二测试模块分别连接在贯穿芯片堆叠结构的硅通孔模块的两端，从而只需要利用底层芯片内的第一测试模块和顶层芯片内的第二测试模块就可以对整个硅通孔模块进行测试，以确定硅通孔模块是否存在异常，在简化测试方式的同时，实现对硅通孔模块的准确测量，进而能够快速检测出芯片堆叠结构中存在异常的硅通孔。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种芯片堆叠结构10的组成结构示意图，测试电路应用于该芯片堆叠结构10。如图2所示，该芯片堆叠结构10包括多个芯片，且多个芯片被硅通孔模块13贯穿连接；测试电路包括第一测试模块14和第二测试模块15，硅通孔模块13的两端分别连接第一测试模块14和第二测试模块15，且第一测试模块14设置在多个芯片中的底层芯片11内，第二测试模块设置在多个芯片中的顶层芯片12内，其中：
测试电路，用于根据第一测试模块14和第二测试模块15共同对底层芯片11与顶层芯片12之间的硅通孔模块13进行测试，确定测试结果；其中，测试结果用于指示硅通孔模块13是否存在异常。
需要说明的是，在存储器(例如DRAM)中，为了提升存储容量，DRAM可以采用堆叠结构。如图2所示，在芯片堆叠结构10中，多个芯片堆叠设置，硅通孔模块13贯穿芯片堆叠结构10中的多个芯片，硅通孔模块13用于实现多个芯片之间的垂直互联。如果硅通孔模块13存在异常，就会导致芯片之间出现信号无法传输或者信号传输错误等问题，为了能够及时检测出硅通孔模块13是否存在异常，本公开实施例在芯片堆叠结构10中设置测试电路对硅通孔模块13进行测试。
也就是说，本公开实施例提供的测试电路可以应用于如图2所示的芯片堆叠结构10。其中，芯片堆叠结构10至少包括底层芯片11和顶层芯片12，底层芯片11和顶层芯片12通过硅通孔模块13进行连接。测试电路包括设置在底层芯片11中的第一测试模块14和设置在顶层芯片12中的第二测试模块15，且第一测试模块14和硅通孔模块13的位于底层芯片14中的一端连接，第二测试模块15和硅通孔模块13的位于顶层芯片15中的一端连接。对硅通孔模块13的测试由第一测试模块14和第二测试模块15共同完成。另外，底层芯片11和顶层芯片12可以为两个相邻的芯片，这时候，两者之间不存在中间芯片，或者，如图1所示，底层芯片11和顶层芯片12之间还可以包括若干个中间芯片。不论是何种情况，仅利用第一测试模块14和第二测试模块15均可以实现对顶层芯片12和底层芯片11之间的硅通孔模块13的测试。
这样，由于用于测试的第一测试模块14和第二测试模块15分别连接在硅通孔模块13的两端，那么在硅通孔模块13的任意位置存在异常时，硅通孔模块13就无法正常传输信号，从而测试电路能够检测出硅通孔模块13是否存在异常。基于这种方式，只需要分别在底层芯片11和顶层芯片12中分别设置第一测试模块14和第二测试模块15，即可实现对硅通孔模块13的检测。
进一步地，在一些实施例中，第一测试模块14，用于根据与第一测试模块14连接的硅通孔模块13一端的电压变化确定第一测试结果；
第二测试模块15，用于根据与第二测试模块15连接的硅通孔模块13另一端的电压变化确定第二测试结果；
其中，硅通孔模块13两端的电压变化由第一测试模块14和第二测试模块15共同提供，第一测试结果和第二测试结果组成测试结果。
需要说明的是，测试结果包括第一测试模块14输出的第一测试结果和第二测试模块15输出的第二测试结果。其中，第一测试模块14和第二测试模块15可以分别向硅通孔模块13充电或者放电，从而经过充电和放电的过程，使得硅通孔模块13的两端发生电压变化。将硅通孔模块13与第一测试模块14连接的一端记作第一端，将硅通孔模块13与第二测试模块15连接的一端记作第二端，那么在底层芯片11内，第一测试模块14根据硅通孔模块13的第一端的电压变化，能够输出第一测试结果；在顶层芯片12内，第二测试模块15根据硅通孔模块13的第二端的电压变化，能够输出第二测试结果。其中，第一测试模块14和第二测试模块15给硅通孔13提供的电压的电平值是不同的，这样，才能产生电压变化。
还需要说明的是，如果硅通孔模块13不存在异常，则在测试过程中，硅通孔模块13的两端都会正常出现电压变化，这时候，第一测试结果和第二测试结果均为正常。而如果硅通孔模块存在异常，那么硅通孔模块13就无法正常传递电压的变化，例如，硅通孔模块13的双向传输均存在异常，导致第一测试模块14提供的电压无法从第一端传输到第二端，第二测试模块15提供的电压也无法从第二端传输到第一端，那么在测试过程中，硅通孔模块13的两端均不会发生电压变化，第一测试结果和第二测试结果均为异常。
如果硅通孔模块13存在第一端向第二端传输的异常，那么第一测试模块14提供的电压就无法从第一端传输到第二端，第二测试模块15提供的电压则可以从第二端传输到第一端，那么在测试过程中，硅通孔模块13的第一端会发生电压变化，第二端则不会发生电压变化。这时候，第一测试结果为正常，第二测试结果为异常。
如果硅通孔模块13存在第二端向第一端传输的异常，那么虽然第一测试模块14提供的电压可以从第一端传输到第二端，但是第二测试模块15提供的电压却不能从第二端传输到第一端，那么在测试过程中，硅通孔模块13的第二端会发生电压变化，第一端则不会发生电压变化。这时候，第一测试结果为异常，第二测试结果为正常。
可见，当硅通孔模块13存在异常时，第一测试模块14和第二测试模块15中至少有一个会输出异常的测试结果，从而能够实现对硅通孔模块13的检测，同时还可以根据第一测试结果和第二测试结果判断出硅通孔模块13存在哪个方向的传输异常。
进一步地，对于测试电路，参见图3，其示出了本公开实施例提供的一种测试电路101的电路结构示意图。如图3所示，在一些实施例中，第一测试模块14包括充电模块141和第一触发模块142，第二测试模块15包括放电模块151和第二触发模块152；其中：
充电模块141，用于在第一触发模块142和第二触发模块152接收到上电信号后，将硅通孔模块13充电至第一电平；
放电模块151，用于在充电模块141对硅通孔模块13进行充电后，将硅通孔模块13放电至第二电平；
第一触发模块142，用于根据第一电平和所述第二电平进行触发处理，得到第一测试结果；
第二触发模块152，用于根据第一电平和第二电平进行触发处理，得到第二测试结果。
需要说明的是，如图3所示，充电模块141与硅通孔模块13的第一端连接，充电模块141还与第一触发模块142连接；放电模块151与硅通孔模块13的第二端连接，放电模块151还与第二触发模块152连接。P_on表示上电信号(Power_on)，在需要对硅通孔模块13进行测试时，上电信号处于有效状态，否则，上电信号则处于无效状态。在本公开实施例中，以有效状态为高电平的逻辑1，无效状态为低电平的逻辑0为例进行描述。但是，有效状态也可以为低电平的逻辑0，无效状态也可以为高电平的逻辑0，这里不作具体限定。
还需要说明的是，当第一触发模块142和第二触发模块152均接收到上电信号后，第一触发模块142和第二触发模块152均进入测试状态；在进入测试状态后，首先由充电模块141对硅通孔模块13进行充电，如果硅通孔模块13不存在异常，那么硅通孔模块13的第一端和第二端就均被充电至第一电平，这里，第一电平可以指示高电平的逻辑1；在硅通孔模块13被充电至第一电平之后，再由放电模块151对硅通孔模块13进行放电处理，如果硅通孔模块13不存在异常，那么硅通孔模块13的第一端和第二端就均被放电至第二电平，这里，第二电平可以指示低电平的逻辑0。
这样，由于硅通孔模块13先被充电至第一电平，再被放电至第二电平，那么在这个过程中，硅通孔模块13的两端就会发生电压变化，根据这个电压变化，第一触发模块142和第二触发模块152被触发，从而分别输出第一测试结果和第二测试结果。
如前述，如果硅通孔模块13不存在异常，则硅通孔模块13的两端都会出现电压变化，第一测试结果和第二测试结果均为正常。如果硅通孔模块13的双向传输均存在异常，那么在对硅通孔模块13进行充电时，第二端无法被充电至第一电平，而在放电时，第一端也无法被放电至第二电平，硅通孔模块13的两端均不会发生电压变化，第一测试结果和第二测试结果就均为异常。
如果硅通孔模块13存在第一端向第二端传输的异常，或者硅通孔模块13存在传输高电平的异常，那么在充电时，只有第一端可以被充电到第一电平，第二端无法被充电到第一电平，在放电时，第一端可以被放电至第二电平，这时候，第一端会发生正常的电压变化，触发第一触发模块142，从而第一触发模块142可以输出正常的第一测试结果，但是第二端未被充电至第一电平，不会发生电压变化，无法触发第二触发模块152，所以第二测试结果为异常。
如果硅通孔模块13存在第二端向第一端传输的异常，或者硅通孔模块13存在传输低电平的异常，那么在充电时，虽然第一端和第二端都可以被充电到第一电平，但是在放电时，只有第二端可以被放电至第二电平，这时候，第二端会发生正常的电压变化，触发第二触发模块152，从而第二触发模块152可以输出正常的第二测试结果，但是第一端由于未被放电至第二电平，不会发生电压变化，无法触发第一触发模块142，所以第一测试结果为异常。
这样，本公开实施例通过充电模块141和放电模块151分别对硅通孔模块13进行充电和放电，在充电和放电的过程中，使得硅通孔模块13的两端发生电压变化，以触发第一触发模块142和第二触发模块152，只有在硅通孔模块13不存在异常时，第一触发模块142和第二触发模块152会被触发，输出正常的第一测试结果和第二测试结果，否则，就会输出异常的测试结果，从而实现对硅通孔模块13的测试。
进一步地，对于测试电路101的具体组成，如图3所示，在一些实施例中，第一触发模块142包括第一触发器1421和第一反相器1422，第一触发器1421的时钟输入端CLK与第一反相器1422的输出端连接，第一反相器1422的输入端与硅通孔模块13和充电模块141连接，第一触发器1421的输入端D与第一电源模块VDD1连接，第一触发器1421的输出端Q用于输出第一测试结果；
第二触发模块152包括第二触发器1521和第二反相器1522，第二触发器1521的时钟输入端CLK与第二反相器1522的输出端连接，第二反相器1522的输入端与硅通孔模块13和放电模块151连接，第二触发器1521的输入端D与第二电源模块VDD2连接，第二触发器1521的输出端Q用于输出第二测试结果。
第一测试模块14还包括第一晶体管T1，第一反相器1422的输入端与第一晶体管T1的第一极连接，第一晶体管T1的第二极与第一接地模块VSS1连接，第一晶体管T1的栅极连接上电信号的反向信号；
第二测试模块15还包括第二晶体管T2，第二反相器1522的输入端与第二晶体管T2的第一极连接，第二晶体管T2的第二极与第二接地模块VSS2连接，第二晶体管T2的栅极连接上电信号的反向信号。
充电模块141可以包括第三晶体管T3，第三晶体管T3的栅极接收第一驱动信号，第三晶体管T3的第一极与第一反相器1422的输入端和硅通孔模块13的第一端连接，第三晶体管T3的第二极和第三电源模块VDD3连接；
放电模块151可以包括第四晶体管T4，第四晶体管T4的栅极接收第二驱动信号，第四晶体管T4的第一极与第二反相器1522的输入端和硅通孔模块13的第二端连接，第四晶体管T4的第二极和第三接地模块VDD3连接。
需要说明的是，在图3中，第一电源模块VDD1、第二电源模块VDD2和第三电源模块VDD3可以为不同的模块，也可以是同一电源，这里不作具体限定。同理，第一接地模块VSS1、第二接地模块VSS2和第三接地模块VSS3可以为不同的模块，也可以是同一接地端，这里不作具体限定。其中，VDD1/VDD2/VDD3提供的电平值为第一值，VSS1/VSS2/VSS3提供的电平值为第二值，其中，第一值表示高电平的逻辑1，第二值表示低电平的逻辑0。
如图3所示，第一晶体管T1、第二晶体管T2和第四晶体管T4均为N型金属氧化物半导体场效应管(Negative Metal Oxide Semiconductor field effect transistor，NMOS管)，第三晶体管T3为P型金属氧化物半导体场效应管(Positive Metal OxideSemiconductor field effect transistor，PMOS管)。
第一晶体管T1和第二晶体管T2的栅极均接收上电信号的反相信号(在图中用
Figure BDA0003911141030000091
表示)。这样，在未进行测试时，上电信号处于无效状态(即低电平的逻辑0)，上电信号的反相信号处于有效状态(高电平的逻辑1)，这时候，在
Figure BDA0003911141030000092
的控制下，第一晶体管T1和第二晶体管T2处于导通状态。如图3所示，由于第一晶体管T1的第一极与第一反相器1422的输入端和硅通孔模块13的第一端连接，第二晶体管T2的第一极与第二反相器1522的输入端和硅通孔模块13的第二端连接，从而第一反相器1422的输入端接收第二值，并反相处理后输出第一值给第一触发器1421的时钟输入端CLK，第二反相器1522的输入端也接收第二值，并反相处理后输出第一值给第二触发器1521的时钟输入端CLK。在此期间，第一触发器1421和第二触发器1422的控制端RN未接收到上电信号，或者说接收的是处于无效状态的上电信号。
在开始测试后，上电信号处于有效状态，第一触发器1421和第二触发器1521接收到上电信号并开启，进入测试状态，由于上电信号的反相信号处于无效状态，所以第一晶体管T1和第二晶体管T2不导通。在进入测试状态后，首先为第三晶体管T3提供第一驱动信号(在图中用PDRV表示)，使得第三晶体管T3导通，由于第三晶体管T3为PMOS管，因此第一驱动信号的电平值为第二值(低电平的逻辑0)。第三晶体管T3导通后，就将VDD3提供的高电平进行传输，使得硅通孔模块13的两端被充电至第一电平，其中，第一电平的电平值为第一值(高电平的逻辑1)。同时，第一反相器1422和第二反相器1522的输入端也接收第一值，并反相后输出第二值给第一触发器1421和第二触发器1521的时钟接收端CLK。
接下来，不再给第三晶体管T3提供第一驱动信号，而是给第四晶体管T4提供第二驱动信号(在图中用NDRV表示)，使得第四晶体管T4导通，由于第四晶体管T4为NMOS管，因此第二驱动信号的电平值为第一值。第四晶体管T4导通后，就将VSS3提供的低电平进行传输，从而使得硅通孔模块13的两端被放电至第二电平，其中，第二电平的电平值为第二值。同时，第一反相器1422和第二反相器1522的输入端也接收第二值，并反相后输出第一值给第一触发器1421和第二触发器1521的时钟接收端CLK。这样，对于第一触发器1421和第二触发器1521而言，时钟接收端CLK接收的信号从第二值变为第一值形成上升沿，从而触发第一触发器1421和第二触发器1521，第一触发器1421和第二触发器1521根据时钟输入端CLK接收到的信号对其输入端D处接收到的信号进行采样，并在输出端Q处输出测试结果，由于第一触发器1421的输入端D与VDD1连接，第二触发器1521的输入端D与VDD2连接，VDD1/VDD2提供的是高电平的第一值，那么在硅通孔模块13功能正常的情况下，第一触发器1421的输出端Q输出的第一测试结果和第二触发器1521的输出端Q输出的第二测试结果均为第一值。
如果硅通孔模块13的双向传输均存在异常，那么由于硅通孔模块13的两端均不会发生电压变化，从而无法在第一触发器1421和第二触发器1521的时钟输入端CLK处形成上升沿，第一触发器1421和第二触发器1521不会被触发，使得第一测试结果和第二测试结果均为第二值。
如果硅通孔模块13存在第一端向第二端传输的异常，或者硅通孔模块13存在传输高电平的异常，那么只有硅通孔模块13的第一端发生电压变化，在第一触发器1421的时钟输入端CLK形成上升沿触发第一触发器1421，从而第一触发器1421可以对VDD1提供的信号进行采样，并输出第一值。但是第二触发器1521的时钟端CLK处没有形成上升沿，所以第二触发器1521无法对VDD2提供的信号进行采样，所以第二触发器1521输出的第二测试结果为第二值。
如果硅通孔模块13存在第二端向第一端传输的异常，或者硅通孔模块13存在传输低电平的异常，那么只有硅通孔模块13的第二端发生电压变化，在第二触发器1521的时钟输入端CLK形成上升沿触发第二触发器1521，从而第二触发器1521可以对VDD2提供的信号进行采样，并输出第一值。但是第一触发器1421的时钟端CLK没有形成上升沿，所以第一触发器1421就无法对VDD1提供的信号进行采样，所以第一触发器1421输出的第一测试结果为第二值。
也就是说，测试电路101，用于在第一测试结果和第二测试结果均为第一值的情况下，确定测试结果为硅通孔模块13不存在异常，以及，测试电路101，还用于在第一测试结果和第二测试结果中至多一者为第一值的情况下，确定测试结果为硅通孔模块13存在异常。
另外，本公开实施例以第一触发器1421和第二触发器1521均为上升沿触发的触发器为例进行说明，对于其它类型的触发器，只需要对电路进行适应性地调整，依然可以实现对硅通孔模块13的测试，其设计思路均是一致的，这里不再赘述。
还需要说明的是，对于第一触发器1421和第二触发器1521而言，第一触发器1421，还用于在未接收到上电信号时，将第一触发器1421的输出端复位；第二触发器1521，还用于在未接收到上电信号时，将第二触发器1521的输出端复位。这样，在不进行测试时，将触发器的输出端进行复位，还能避免信号的干扰，造成输出的测试结果不准确的问题。
进一步地，如图3所示，在一些实施例中，第一触发模块142还包括第三反相器1423，第二触发模块152还包括第四反相器1523，其中：
第三反相器1423的输入端与第一反相器1422的输出端连接，第三反相器1423的输出端与第一反相器1422的输入端连接；
第四反相器1523的输入端与第二反相器1522的输出端连接，第四反相器1523的输出端与第二反相器1522的输入端连接。
需要说明的是，如图3所示，在第一触发模块142中，还包括第三反相器1423，第三反相器1423和第一反相器1422首尾相连形成锁存结构，保证了输入第一触发器1421的时钟输入端CLK的信号的可靠性。在第二触发模块152中，还包括第四反相器1523，第四反相器1523和第二反相器1522首尾相连形成锁存结构，保证了输入第二触发器1521的时钟输入端CLK的信号的可靠性。
进一步地，图4示出了公开实施例提供的一种信号时序示意图，下面结合图4简要描述测试电路输出的测试结果。其中，
Figure BDA0003911141030000111
表示上电信号的反相信号，P_on表示上电信号，PDRV表示第一驱动信号，NDRV表示第二驱动信号，TSV(异常)表示存在双向传输异常的硅通孔模块(第一端)的电压变化，P(异常)表示硅通孔模块存在双向传输异常时的第一测试结果，TSV(正常)表示正常的硅通孔模块(第一端)的电压变化，P(正常)表示硅通孔模块正常时的第一测试结果。
结合图3和图4所示，在A点之前，即未上电之前，上电信号为低电平，上电信号的反向信号为高电平，这时候，第一触发器1421的控制端RN处为低电平，第一晶体管T1的栅极为高电平，第一晶体管T1导通，使得第一反相器1422的输入端接地，第一反相器1422的输出端输出高电平，即将第一触发器1421的时钟输入端CLK置“1”。
在B点，第一驱动信号PDRV为低电平，使得第三晶体管T3导通，向硅通孔模块13充电，如TSV(正常所示)，第一反相器1422的输入端为高电平，则第一反相器1422的输出端向第一触发器1421的时钟输入端CLK输出低电平，即将第一触发器1421的时钟输入端CLK置“0”。
在C点，第一驱动信号PDRV由低电平变为高电平，使得第三晶体管T3断开。
在D点，第二驱动信号NDRV为高电平，使得第四晶体管T4导通，使硅通孔模块13放电，如TSV(正常)所示，第一反相器1422的输入端变为低电平，则第一反相器1422的输出端向第一触发器1421的时钟输入端CLK输出高电平，从而在第一触发器1421的时钟输入端CLK产生上升沿，第一触发器1421的输出端Q输出高电平，如P(正常)所示。
而对于存在双向传输异常的硅通孔模块，如TSV(异常)所示，在充电和放电时，硅通孔模块的电压不会发生变化，对应的，第一触发器1421的时钟输入端CLK也无法检测到上升沿，第一触发器1421没有被触发，其输出端Q输出低电平，如P(异常)所示。
对于单向传输异常以及第二检测电路15的测试过程也是类似的，这里不再赘述。
进一步地，如图3所示，该测试电路101还可以包括第一寄存模块143和第二寄存模块153，其中：
第一寄存模块143与第一触发器1421的输出端连接，用于将第一测试结果进行保存；
第二寄存模块153与第二触发器1521的输出端连接，用于将第二测试结果进行保存。
需要说明的是，在本公开实施例中，还可以设置寄存模块将对应的测试结果进行保存，其中，第一寄存模块143和第二寄存模块153可以均为寄存器，该寄存器可以为存储器内部原来存在寄存器，与只不过为了描述方便，将其划归到测试电路中；也可以是为了保存测试结果新增的寄存器。无论何种，均不需要电路外部额外的器件将测试结果重新发送给芯片，有利于简化电路结构。
进一步地，如图2所示，在底层芯片11和顶层芯片12之间还可以包括一个或者多个中间芯片。具体的，参见图5，其示出了本公开实施例提供的另一种芯片堆叠结构10的组成结构示意图，如图5所示，在一些实施例中，多个芯片还包括N个中间芯片16，测试电路还包括N个第三测试模块17，且N个第三测试模块16与N个中间芯片17之间具有对应关系；硅通孔模块13包括N+1个子硅通孔，N为大于0的整数；其中：
底层芯片11与第1个中间芯片16通过第1个子硅通孔连接；第1个子硅通孔TSV1的第一端连接第一测试模块14，第1个子硅通孔的第二端连接第1个中间芯片16对应的第三测试模块17；
第i个中间芯片17与第i+1个中间芯片17通过第i+1个子硅通孔连接，其中，i为大于0且小于N的整数；第i+1个子硅通孔的第一端连接第i个中间芯片16对应的第三测试模块17，第i+1个子硅通孔的第二端连接第i+1个中间芯片16对应的第三测试模块17；
第N个中间芯片16与顶层芯片12通过第N+1个子硅通孔连接；第N+1个子硅通孔的第一端连接第N个中间芯片16对应的第三测试模块17，第N+1个子硅通孔的第二端连接第二测试模块15。
需要说明的是，图5中的左图为芯片堆叠结构10的示意图，右图为芯片堆叠结构10中的硅通孔模块13和测试电路101的示意图。在图5中，作为示例，N等于7，那么芯片堆叠结构10从底层到顶层依次包括：底层芯片11(也记作Base Ddie)、7个中间芯片16(分别记作Die0、Die1、Die2、Die3、Die4、Die5和Die6)和顶层芯片12(也记作Die7或Top Die)；硅通孔模块13包括8个子硅通孔(分别记作TSV1、TSV2、TSV3、TSV4、TSV5、TSV6、TSV7和TSV8)。
还需要说明的是，在DRAM中，多个芯片通常分为逻辑芯片和存储芯片，如图5所示，多个芯片中的底层芯片11为逻辑芯片，多个芯片中的除底层芯片11外的芯片为存储芯片。因此，在图5中，顶层芯片12也记作Die7。
还需要说明的是，第二测试模块15与第三测试模块17的结构相同。这里分别记作第二测试模块15和第三测试模块17仅是为了便于描述。
另外，在对硅通孔模块13进行测试时，需要先从多个存储芯片中确定出顶层芯片。其中，确定顶层芯片的方式可以为：在Base Die中存储一个预设编号，该预设编号对应的就是Top Die的编号，然后分别读取每一个存储芯片的编号，如果该存储芯片的编号与BaseDie中存储的预设编号一致，就确定该存储芯片为Top Die，这时候，对存储芯片进行编号的方式通常为与Base Die相邻的存储芯片的编号为0000，并依次增加。或者，在对存储芯片进行编号时，可以是将与Base Die相邻的存储芯片的编号为最大，Top Die的编号最小为0000，那么，当检测到一个存储芯片的编号为0000时，就确定该存储芯片为Top Die。
可以理解的是，不管顶层芯片12和底层芯片11之间是否存在中间芯片16，仅利用第一测试模块14和第二测试模块15即可以实现对硅通孔模块13的测试。由于硅通孔模块13可以是由若干个子硅通孔组成的，因此，当任意一个子硅通孔存在异常时，都会导致与第一测试模块14连接的子硅通孔的一端不会发生电压变化，和/或，与第二测试模块15连接的子硅通孔的一端不会发生电压变化，从而输出异常的第一测试结果和/或第二测试结果。
在芯片堆叠结构10包括有至少一个中间芯片16的情况下，还可以根据测试结果确定硅通孔模块13中存在异常的子硅通孔。因此，在一些实施例中，测试电路，还用于根据第一测试模块14输出的第一测试结果、N个第三测试模块17输出的N个第三测试结果以及第二测试模块15输出的第二测试结果，确定N+1个子硅通孔是否存在异常。
需要说明的是，参见图6，其示出了本公开实施例提供的另一种测试电路101的电路结构示意图。如图6所示，在第一测试模块14和第二测试模块15之间连接有N个第三测试模块17和N个子硅通孔(TSV)。其中，第三测试模块17的组成结构与第二测试模块15相同，对于其电路组成这里不再赘述。另外，在图6中，将第一电源模块、第二电源模块和第三电源模块均以VDD表示，将第一接地模块、第二接地模块和第三接地模块均以VSS表示。
需要注意的是，在对硅通孔模块进行测试时，在第二测试模块15中，放电模块151需要接收第二驱动信号NDRV，而N个第三测试模块17中的放电模块151则无需接收第二驱动信号。也就是说，如图6所示，充电模块141的控制端与第一驱动信号PDRV连接，第二测试模块15和第三测试模块17中的放电模块151的控制端与第二驱动信号NDRV连接，但第二测试模块15和第三测试模块17对应的多个放电模块151中仅有一个能够接收到有效的第二驱动信号NDRV，且能够接收到有效第二驱动信号的测试模块为当前场景下的Topdie，具体而言，在量产测试条件下，一般最上层存储芯片被定义为Topdie，在分析测试条件下，一般先是最上层存储芯片被定义为Topdie，若最上层存储芯片对应的部分硅通孔不合格，则需要进行切片测试，此时，经切片得到的包含底层逻辑芯片的堆叠结构中最上层存储芯片被定义Topdie，此时topdie为前述中间芯片。其中，充电模块141的控制端即第三晶体管T3的栅极，放电模块151的控制端即第四晶体管T4的栅极。
还需要说明的是，如图6所示，在上电信号P_on处于无效状态时，上电信号的反相信号
Figure BDA0003911141030000141
使得第一晶体管T1和各第二晶体管T2均导通，在第一测试模块14中，第一反相器1422将第二值反相为第一值提供给第一触发器1421的时钟输入端CLK，在第二测试模块15和第三测试模块17中，第二反相器1522将第二值反相为第一值提供给第二触发器1521的时钟输入端CLK。开始进行测试后，上电信号P_on处于有效状态，第一晶体管T1和各第二晶体管T2均不导通，这时候，首先为第三晶体管T3提供第一驱动信号PDRV，使得第三晶体管T3导通，为硅通孔模块13充电，这时候，每一子硅通孔均被充电至第一电平，同时，第一触发器1421和各第二触发器1521的时钟接收端CLK接收到的信号变为第二值。然后不再给第三晶体管T3提供第一驱动信号PDRV，而是给第二测试模块15中的第四晶体管T4提供第二驱动信号NDRV，使得第四晶体管T4导通，为硅通孔模块13放电，这时候，每一子硅通孔均被放电至第二电平，同时，第一触发器1421和各第二触发器1521的时钟接收端CLK接收的信号从第二值变为第一值，形成上升沿，在上升沿的触发下，第一触发器1421和各第二触发器1521对输入端D接收到的高电平信号(逻辑1)进行采样处理，从而在输出端Q输出为第一值(逻辑1)的测试结果。同时，第三测试模块17中的第二触发器152也会被触发，并输出为第一值的第三测试结果。
在测试过程中，如果任意一个子硅通孔存在双向传输的问题，那么第一测试模块14连接的子硅通孔(TSV1)和第二测试模块15连接的子硅通孔(TSV N+1)就不会发生电压变化，无法触发第一触发器1421和各第二触发器1521，从而导致第一测试结果、第二结果结果和N个第三测试结果均为第二值。
如果第i个子硅通孔存在第一端向第二端(第一端为靠近底层芯片的一端，第二端为靠近顶层芯片的一端)传输的异常，或者存在传输高电平的异常，那么只有第1个至第i-1个子硅通孔会发生电压变化，并触发对应的触发器，使得第一测试模块14和第1个至第i-1个第三测试模块17输出第一值。但是第i个至第N+1个子硅通孔对应的触发器无法被触发，第i个至第N+1个第三测试模块17以及第二测试模块15输出第二值。假设N＝7，第一测试结果、7个第三测试结果和第二测试结果分别为：1-1111000-0，这时候，第4个第三测试结果是正常的，但是从第5个第三测试结果开始为异常，说明第5个子硅通孔无法将第一电平传输给位于其后的子硅通孔，存在第一端向第二端传输(或者传输高电平)的异常。
如果第i个子硅通孔存在第二端向第一端传输的异常，或者存在传输低电平的异常，那么只有第i个至第N+1个子硅通孔会发生电压变化，并触发对应的触发器，使得第i个至第N个第三测试模块17和第二测试模块15输出第一值。但是第一个至第i-1个子硅通孔对应的触发器无法被触发，所以第一测试模块14和第1个至第i-1个第三测试模块17输出第二值。假设N＝7，第一测试结果、7个第三测试结果和第二测试结果分别为：0-0001111-1，这时候，第4个至第7个第三测试结果和第二测试结果是正常的，但是第一测试结果和第1个至第3个第三测试结果为异常，说明第4个子硅通孔无法将第二电平传输给位于其前的子硅通孔，存在第二端向第一端传输(或者传输低电平)的异常。
也就是说，测试电路，还用于若第一测试模块14输出的第一测试结果为第二值，且第1个至第j个中间芯片对应的第三测试模块17输出的第三测试结果为第二值、第j+1个至第N个中间芯片对应的第三测试模块17输出的第三测试结果为第一值、第二测试模块15输出的第二测试结果为第一值，则确定第j+1个子硅通孔存在异常，或者；
测试电路，还用于若第一测试模块14输出的第一测试结果为第一值，且第1个至第j个中间芯片对应的第三测试模块17输出的第三测试结果为第一值、第j+1个至第N个中间芯片中的第三测试模块17输出的第三测试结果为第二值、第二测试模块15输出的第二测试结果为第二值，则确定第j+1个子硅通孔存在异常；其中，j为大于0且小于或者等于N的整数。
这样，本公开实施例不仅能够测试硅通孔模块整体是否存在异常，还能够结合第一测试结果、第二测试结果和第三测试结果确定存在异常的子硅通孔，进一步提升了测试结果的准确性和可靠性。
还需要说明的是，当确定硅通孔模块存在异常时，可能是某一个或者某几个硅通孔存在异常，为了确定出具体存在异常的一个或者多个子硅通孔，在一些实施例中，测试电路，还用于在测试结果指示硅通孔模块存在异常时，将第N个中间芯片确定为顶层芯片，根据第一测试模块和第N个中间芯片对除第N+1个子硅通孔之外的其余子硅通孔进行测试，确定测试结果，若测试结果指示硅通孔模块存在异常，则将第N-1个中间芯片确定为顶层芯片，直至测试结果为测试通过。
需要说明的是，如果测试结果指示硅通孔模块存在异常，尤其是在第一测试结果和第二测试结果均为第二值的情况下，还无法判定具体是哪个子硅通孔存在异常，这时候，将与原顶层芯片相邻的中间芯片(第N个中间芯片)确定为顶层芯片，并按照前述方式进行测试，如果测试结果为硅通孔模块不存在异常，则说明存在异常的就是第N+1个子硅通孔模块，如果测试结果指示硅通孔模块仍存在异常，继续将第N-1个中间芯片确定为顶层芯片，并进行测试，直至确定出存在异常的子硅通孔。
基于这种方式，本公开实施例不仅可以测试顶层芯片和底层芯片之间的硅通孔模块是否存在异常，还可以确定任意一层中间芯片和底层芯片之间的硅通孔模块是否异常。也就是说，在整体测试硅通孔模块时，仅Top Die的NDRV使能，但也可以进行切片测试，这时使切片后的结构的顶层芯片的NDRV使能。
进一步地，本公开实施例还可以将每一个测试模块对应的测试结果进行保存，因此，在一些实施例中，所述测试电路还包括N+2个寄存模块，其中：
在底层芯片中，寄存模块与第一触发器的输出端连接，用于将第一测试结果进行保存；
在中间芯片中，寄存模块与第二触发器的输出端连接，用于将第三测试结果进行保存；
在顶层芯片中，寄存模块与第二触发器的输出端连接，用于将第二测试结果进行保存。
需要说明的是，如图6所示，将与第一触发器1421连接的寄存模块记作第一寄存模块143，将与第二测试模块15中的第二触发器1521连接的寄存模块记作第二寄存模块153，将与第三测试模块17中的第二触发器1521连接的寄存模块记作第三寄存模块171。这样，每个寄存模块能够将与其连接的触发器输出的测试结果进行保存，寄存模块具体可以为寄存器。
这样，不需要额外的TSV来将测试结果重新发送给对应的芯片，而是直接将测试结果在对应的芯片中进行保存，不需要额外设置传输电路，降低电路复杂度，同时每个测试模块都包括独立的寄存模块，彼此之间不会干扰，也不需要共享额外的TSV，也就不会触发共享的TSV坏掉，整个测试电路无法正常运作的问题。
另外，在本公开实施例中，由于在第一测试模块中，是利用PMOS管对硅通孔模块进行充电，在第二测试模块和第三测试模块中，是利用NMOS管对硅通孔模块进行放电。因此，在第一测试模块中，充电模块还可以称作P pulse generation，第一测试模块中的其余部分则称作标识记录模块(Pass/Fail Recorder)；在第二测试模块和第三测试模块中，放电模块还可以称作N pulse generation，其余部分则称作标识记录模块(Pass/FailRecorder)。在批量制备的情况下，每个存储芯片具有相同的芯片结构，本实施例中，除了Base Die使用包含P pulse generation的第一测试模块以外，存储芯片(也称作Core Die)全部使用包含N pulse genenation的第二测试模块，在测试过程中，只有Top Die的放电模块接收第二驱动信号NDRV发生使能，如果硅通孔模块导通，则对应线路上的所有触发器都会输出第一值(Pass Flag)。同时，本公开实施例可以利用额外的测试，去验证第一/第二/第三测试结果是否被记录。
进一步地，在本公开实施例中，第一测试模块14和第二测试模块15(第三测试模块17)的电路结构也可以互换，仍然能够实现对硅通孔模块13的检测，其原理如前所述，这里不再赘述。
简言之，本公开实施例在进行测试时，首先找到Top Die和Base Die，在Top Die和Base Die两边分别连接测试点，测试硅通孔模块的直流性能。只有测试点的N pulsegenerator和P pulse generator会有pulse产生。得到测试结果的Pass/Fail Flag(其中，Pass Flag表示测试结果为正常的第一值，Fail Flag表示测试结果为异常的第二值)被Pass/Fail Recorder自动记录到每个芯片。同时，在测试过程中，每层芯片的Pass/FailRecorder都打开。
本公开实施例提供了一种测试电路，该测试电路应用于芯片堆叠结构，芯片堆叠结构包括多个芯片，且多个芯片被硅通孔模块贯穿连接；测试电路包括第一测试模块和第二测试模块，硅通孔模块的两端分别连接第一测试模块和第二测试模块，且第一测试模块设置在多个芯片中的底层芯片内，第二测试模块设置在多个芯片中的顶层芯片内，其中：测试电路，用于根据第一测试模块和第二测试模块共同对底层芯片与顶层芯片之间的硅通孔模块进行测试，确定测试结果；其中，测试结果用于指示硅通孔模块是否存在异常。这样，本公开实施例通过在芯片堆叠结构的底层芯片中设置第一测试模块，在芯片堆叠结构的顶层芯片中设置第二测试模块，并且将第一测试模块和第二测试模块分别连接在贯穿芯片堆叠结构的硅通孔模块的两端，从而只需要利用底层芯片内的第一测试模块和顶层芯片内的第二测试模块就可以对整个硅通孔模块进行测试，以确定硅通孔模块是否存在异常，在简化测试方式的同时，实现对硅通孔模块的准确测量，进而能够快速检测出芯片堆叠结构中存在异常的硅通孔。另外，不需要用额外的Robust TSV来传送Pass/Fail Flag，避免了在额外的TSV出现故障时，整个测试电路无法正常运作的问题，同时还节省了测试修复电路。
进一步地，当硅通孔模块存在异常时，还需要进行修复以保障存储器的正常使用。基于此，本公开的另一实施例中，还提供了一种测试结构，应用于芯片堆叠结构10，参见图7，其示出了本公开实施例提供的又一种芯片堆叠结构10的组成结构示意图，如图7所示，该芯片堆叠结构10包括多个芯片，多个芯片被硅通孔模块13和至少一个冗余硅通孔模块13’贯穿连接，且测试结构包括前述实施例任一项所述的测试电路101，其中：
测试结构，用于若测试电路101检测到硅通孔模块13存在异常，则选择一冗余硅通孔模块13’替代硅通孔模块13工作。
需要说明的是，如图7所示，在芯片堆叠结构10中，除硅通孔模块13将多个芯片贯穿连接外，还包括至少一个冗余硅通孔模块13’(图6中示出了一个，具体数量不作任何限定)将多个芯片贯穿连接。在这种情况下，如果硅通孔模块13存在问题，那么就选择一个冗余硅通孔模块13’作为新的硅通孔模块进行工作。
在一些实施例中，测试结构还包括至少一个冗余测试电路101’，且冗余测试电路101’与测试电路101的结构相同和功能相同；其中，冗余测试电路101’用于测试对应冗余硅通孔模块13’是否存在异常。
需要说明的是，如图7所示，冗余硅通孔模块13’与冗余测试电路101’连接，冗余测试电路101’的组成结构与前述的测试电路101完全相同，工作方式也完全一致，这里不再赘述。
参见图8和图9，图8示出了本公开实施例提供的一种测试结构的组成结构示意图，图9示出了本公开实施例提供的一种测试结构的电路结构示意图。在图9中，将第一电源模块、第二电源模块和第三电源模块均以VDD表示，将第一接地模块、第二接地模块和第三接地模块均以VSS表示。在图8和图9中，示出了测试电路和一个冗余测试电路，对应的，子硅通孔TSV1、子硅通孔TSV2……子硅通孔TSV N+1组成硅通孔模块13，冗余子硅通孔TSV1’、冗余子硅通孔TSV2’……冗余子硅通孔TSV N+1’组成一个冗余硅通孔模块13’，与各冗余子硅通孔连接的第一测试模块14、第二测试模块15和第三测试模块17组成冗余测试模块。对于图8和图9中各测试模块的组成的工作方式，可以参照前述图3和图6的描述而理解，这里不再赘述。
另外，如图9所示，该示意图中还示出了若干个开关模块18和数据端19。以测试电路为例，在第一测试模块14中，开关模块18与第一触发器1421的输出端连接，开关模块18还与硅通孔模块和数据端19连接，在第二测试模块15和第三测试模块17中，开关模块18与第二触发器1521的输出端连接，开关模块18还与硅通孔模块和数据端19连接。这样，第一触发器1421和第二触发器1521均输出第一值时，能够开启各自连接的开关模块18，从而实现将数据从一个数据端传输至另外一个数据端，其中，开关模块18具体可以为传输门，该传输门可以由一个NMOS管和一个PMOS管组成。对于前述图3和图5所示的测试电路，同样可以增加开关模块18和数据端19来实现数据传输功能。同时，图8所示的电路结构中也可以包括用于保存测试结果的寄存模块，只是在图8中未示出。
还需要说明的是，图7至图9只展示了1：1修复的情况，如果用另外的修复方案(1：3，2：2，8：2等)也可以用同样的方式实现。其中，1：1表示在DRAM中，用一个硅通孔模块双向传输数据，同时存在一个冗余硅通孔模块(Dummy)作为备用，1：3表示存在3个冗余硅通孔模块作为备用；2：2表示用两个硅通孔模块分别单向传输数据，即存在2个数据通路，这时候，正常使用需要两个硅通孔模块作为一组，同样在进行修复时，需要两个冗余硅通孔模块作为一组进行替换，2：2表示存在一组作为替换的备用冗余硅通孔模块，8：2表示每四组硅通孔模块对应有1组作为替换的备用冗余硅通孔模块。另外，在实际中，不限于这里所列举的几种形式，这里不再赘述。
综上所述，本公开实施例提供的测试结构可以应用于多片堆叠DRAM中多点连接TSV的自测试和修复，这时候不需要用额外的Robust TSV传送Pass/Fail Flag，同时节省了测试修复电路。
本公开的再一实施例中，参见图10，其示出了本公开实施例提供的一种测试方法的流程示意图。如图10所示，该方法可以包括：
S1001：根据第一测试模块和第二测试模块共同对底层芯片与顶层芯片之间的硅通孔模块进行测试，确定测试结果；其中，测试结果用于指示硅通孔模块是否存在异常。
在一些实施例中，确定测试结果，可以包括：
通过第一测试模块根据与第一测试模块连接的硅通孔模块一端的电压变化确定第一测试结果；
通过第二测试模块根据与第二测试模块连接的硅通孔模块另一端的电压变化确定第二测试结果；
其中，硅通孔模块两端的电压变化由第一测试模块和第二测试模块共同提供，第一测试结果和第二测试结果组成测试结果。
在一些实施例中，该方法还可以包括：根据第一测试模块输出的第一测试结果、N个第三测试模块输出的N个第三测试结果以及第二测试模块输出的第二测试结果，确定N+1个子硅通孔是否存在异常。
在一些实施例中，该方法还可以包括：在测试结果指示硅通孔模块存在异常时，将第N个中间芯片确定为顶层芯片，根据第一测试模块和第N个中间芯片对除第N+1个子硅通孔之外的其余子硅通孔进行测试，确定测试结果，若测试结果指示硅通孔模块存在异常，则将第N-1个中间芯片确定为顶层芯片，直至测试结果为测试通过。
在一些实施例中，确定测试结果，可以包括：在第一测试结果和第二测试结果均为第一值的情况下，确定测试结果为所述硅通孔模块不存在异常，以及；在第一测试结果和第二测试结果中至多一者为第一值的情况下，确定测试结果为硅通孔模块存在异常。
在一些实施例中，根据第一测试模块输出的第一测试结果、N个第三测试模块输出的N个第三测试结果以及第二测试模块输出的第二测试结果，确定N+1个子硅通孔是否存在异常，可以包括：
若第一测试模块输出的第一测试结果为第二值，且第1个至第j个中间芯片对应的第三测试模块输出的第三测试结果为第二值、第j+1个至第N个中间芯片对应的第三测试模块输出的第三测试结果为第一值、第二测试模块输出的第二测试结果为第一值，则确定第j+1个子硅通孔存在异常，或者；
若第一测试模块输出的第一测试结果为第一值，且第1个至第j个中间芯片对应的第三测试模块输出的第三测试结果为第一值、第j+1个至第N个中间芯片中的第三测试模块输出的第三测试结果为第二值、第二测试模块输出的第二测试结果为第二值，则确定第j+1个子硅通孔存在异常。
在一些实施例中，该方法还可以包括：若测试电路检测到硅通孔模块存在异常，则选择一冗余硅通孔模块替代硅通孔模块工作。
在一些实施例中，该方法还可以包括：通过冗余测试电路测试对应的冗余硅通孔模块是否存在异常。
需要说明的是，本公开实施例提供的测试方法可以应用于前述实施例提供的测试电路或者测试结构，对于本公开实施例中未披露的细节，请按照前述实施例的描述而理解。
以上所述，仅为本公开的示例实施例，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种测试电路，其特征在于，应用于芯片堆叠结构，所述芯片堆叠结构包括多个芯片，且所述多个芯片被硅通孔模块贯穿连接；所述测试电路包括第一测试模块和第二测试模块，所述硅通孔模块的两端分别连接所述第一测试模块和所述第二测试模块，且所述第一测试模块设置在所述多个芯片中的底层芯片内，所述第二测试模块设置在所述多个芯片中的顶层芯片内，其中：
所述测试电路，用于根据所述第一测试模块和所述第二测试模块共同对所述底层芯片与所述顶层芯片之间的所述硅通孔模块进行测试，确定测试结果；其中，所述测试结果用于指示所述硅通孔模块是否存在异常。
2.根据权利要求1所述的测试电路，其特征在于：
所述第一测试模块，用于根据与所述第一测试模块连接的所述硅通孔模块一端的电压变化确定第一测试结果；
所述第二测试模块，用于根据与所述第二测试模块连接的所述硅通孔模块另一端的电压变化确定第二测试结果；
其中，所述硅通孔模块两端的电压变化由所述第一测试模块和所述第二测试模块共同提供，所述第一测试结果和所述第二测试结果组成所述测试结果。
3.根据权利要求2所述的测试电路，其特征在于，所述多个芯片还包括N个中间芯片，所述测试电路还包括N个第三测试模块，且所述N个第三测试模块与所述N个中间芯片之间具有对应关系；所述硅通孔模块包括N+1个子硅通孔，N为大于0的整数；其中：
所述底层芯片与第1个所述中间芯片通过第1个所述子硅通孔连接；第1个所述子硅通孔的第一端连接所述第一测试模块，第1个所述子硅通孔的第二端连接第1个所述中间芯片对应的第三测试模块；
第i个所述中间芯片与第i+1个所述中间芯片通过第i+1个所述子硅通孔连接，其中，i为大于0且小于N的整数；第i+1个所述子硅通孔的第一端连接第i个所述中间芯片对应的第三测试模块，第i+1个所述子硅通孔的第二端连接第i+1个所述中间芯片对应的第三测试模块；
第N个所述中间芯片与所述顶层芯片通过第N+1个所述子硅通孔连接；第N+1个所述子硅通孔的第一端连接第N个所述中间芯片对应的第三测试模块，第N+1个所述子硅通孔的第二端连接所述第二测试模块。
4.根据权利要求3所述的测试电路，其特征在于，所述第二测试模块与所述第三测试模块的结构相同。
5.根据权利要求3所述的测试电路，其特征在于，所述测试电路，还用于根据所述第一测试模块输出的第一测试结果、所述N个第三测试模块输出的N个第三测试结果以及所述第二测试模块输出的第二测试结果，确定N+1个所述子硅通孔是否存在异常。
6.根据权利要求3所述的测试电路，其特征在于，所述测试电路，还用于在所述测试结果指示所述硅通孔模块存在异常时，将第N个所述中间芯片确定为顶层芯片，根据所述第一测试模块和第N个所述中间芯片对除所述第N+1个子硅通孔之外的其余子硅通孔进行测试，确定测试结果，若所述测试结果指示所述硅通孔模块存在异常，则将第N-1个所述中间芯片确定为顶层芯片，直至测试结果为测试通过。
7.根据权利要求3所述的测试电路，其特征在于，所述第一测试模块包括充电模块和第一触发模块，所述第二测试模块包括放电模块和第二触发模块；其中：
所述充电模块，用于在所述第一触发模块和所述第二触发模块接收到上电信号后，将所述硅通孔模块充电至第一电平；
所述放电模块，用于在所述充电模块对所述硅通孔模块进行充电后，将所述硅通孔模块放电至第二电平；
所述第一触发模块，用于根据所述第一电平和所述第二电平进行触发处理，得到第一测试结果；
所述第二触发模块，用于根据所述第一电平和所述第二电平进行触发处理，得到第二测试结果。
8.根据权利要求7所述的测试电路，其特征在于：
所述第一触发模块包括第一触发器和第一反相器，所述第一触发器的时钟输入端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述硅通孔模块和所述充电模块连接，所述第一触发器的输入端与第一电源模块连接，所述第一触发器的输出端用于输出所述第一测试结果；
所述第二触发模块包括第二触发器和第二反相器，所述第二触发器的时钟输入端与所述第二反相器的输出端连接，所述第二反相器的输入端与所述硅通孔模块和所述放电模块连接，所述第二触发器的输入端与第二电源模块连接，所述第二触发器的输出端用于输出所述第二测试结果。
9.根据权利要求8所述的测试电路，其特征在于：
所述第一测试模块还包括第一晶体管，所述第一反相器的输入端与所述第一晶体管的第一极连接，所述第一晶体管的第二极与第一接地模块连接，所述第一晶体管的栅极连接上电信号的反向信号；
所述第二测试模块还包括第二晶体管，所述第二反相器的输入端与所述第二晶体管的第一极连接，所述第二晶体管的第二极与第二接地模块连接，所述第二晶体管的栅极连接上电信号的反向信号。
10.根据权利要求9所述的测试电路，其特征在于，所述充电模块的控制端与第一驱动信号连接，所述第二测试模块中的放电模块的控制端与第二驱动信号连接，所述第三测试模块中的放电模块的控制端与所述第二驱动信号的反相信号连接。
11.根据权利要求8所述的测试电路，其特征在于，所述第一触发模块还包括第三反相器，所述第二触发模块还包括第四反相器，其中：
所述第三反相器的输入端与所述第一反相器的输出端连接，所述第三反相器的输出端与所述第一反相器的输入端连接；
所述第四反相器的输入端与所述第二反相器的输出端连接，所述第四反相器的输出端与所述第二反相器的输入端连接。
12.根据权利要求8所述的测试电路，其特征在于，所述测试电路还包括N+2个寄存模块，其中：
在所述底层芯片中，所述寄存模块与所述第一触发器的输出端连接，用于将所述第一测试结果进行保存；
在所述中间芯片中，所述寄存模块与所述第二触发器的输出端连接，用于将所述第三测试结果进行保存；
在所述顶层芯片中，所述寄存模块与所述第二触发器的输出端连接，用于将所述第二测试结果进行保存。
13.根据权利要求2所述的测试电路，其特征在于：
所述测试电路，还用于在所述第一测试结果和所述第二测试结果均为第一值的情况下，确定所述测试结果为所述硅通孔模块不存在异常，以及；
所述测试电路，还用于在所述第一测试结果和所述第二测试结果中至多一者为第一值的情况下，确定所述测试结果为所述硅通孔模块存在异常。
14.根据权利要求5所述的测试电路，其特征在于：
所述测试电路，还用于若所述第一测试模块输出的第一测试结果为第二值，且第1个至第j个中间芯片对应的第三测试模块输出的第三测试结果为第二值、第j+1个至第N个中间芯片对应的第三测试模块输出的第三测试结果为第一值、所述第二测试模块输出的第二测试结果为第一值，则确定第j+1个所述子硅通孔存在异常，或者；
所述测试电路，还用于若所述第一测试模块输出的第一测试结果为第一值，且第1个至第j个中间芯片对应的第三测试模块输出的第三测试结果为第一值、第j+1个至第N个中间芯片中的第三测试模块输出的第三测试结果为第二值、所述第二测试模块输出的第二测试结果为第二值，则确定第j+1个所述子硅通孔存在异常。
15.根据权利要求1至14任一项所述的测试电路，其特征在于，所述多个芯片中的所述底层芯片为逻辑芯片，所述多个芯片中的除所述底层芯片外的芯片为存储芯片。
16.一种测试结构，应用于芯片堆叠结构，所述芯片堆叠结构包括多个芯片，所述多个芯片被硅通孔模块和至少一个冗余硅通孔模块贯穿连接，且所述测试结构包括如权利要求1至15任一项所述的测试电路，其中：
所述测试结构，用于若所述测试电路检测到所述硅通孔模块存在异常，则选择一冗余硅通孔模块替代所述硅通孔模块工作。
17.根据权利要求16所述的测试结构，其特征在于，所述测试结构还包括至少一个冗余测试电路，所述冗余测试电路与所述测试电路的结构相同和功能相同；其中，所述冗余测试电路用于测试对应的冗余硅通孔模块是否存在异常。
18.一种测试方法，应用于如权利要求1至15任一项所述的测试电路，所述方法包括：
根据所述第一测试模块和所述第二测试模块共同对所述底层芯片与所述顶层芯片之间的所述硅通孔模块进行测试，确定测试结果；其中，所述测试结果用于指示所述硅通孔模块是否存在异常。
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