CN1722307A - 存储器测试电路和存储器测试方法 - Google Patents

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Abstract

本发明提供缩短存储器测试时间的存储器测试电路和存储器测试方法。存储器测试电路备有生成期望值数据的存储器测试电路生成器、以可以并行传送来自多个存储器的存储器读出的数据的方式分别连接的捕获寄存器；对每个捕获寄存器比较多个捕获寄存器的输出和期望值数据的比较电路；识别多个比较电路中检测出不一致的比较电路的识别电路；存储来自检测出不一致的存储器的存储器读出数据和识别存储器的存储器识别信息的读出寄存器；和串行地读出检测出不一致的存储器读出数据和存储器识别信息，与检测出不一致的存储器的存取信息对应串行地输出的输出寄存器。

Description

存储器测试电路和存储器测试方法
技术领域
本发明涉及内建自测试(Built-In Self-Test，BIST)型的存储器测试电路和存储器测试方法，特别是涉及能够缩短存储器测试的测试时间，能够读出制作不良位图(bit map)所需的存储单元数据的BIST型存储器测试电路和存储器测试方法。
背景技术
内建自测试(BIST)型存储器测试电路是将检测时的存储器控制电路、写入数据生成电路和读出数据比较电路内建在被测试存储器的LSI中，在LSI自身中进行检测输出存储器的合格/不合格信息的电路。例如，如特开2004-86996号公报所示的那样，已有的BIST型存储器测试电路，具有期望值生成电路，用期望值比较电路比较来自测试对象的存储单元的读出数据和期望值生成电路的输出数据，如果来自存储单元的读出数据和期望值生成电路的输出数据的全部位一致，则输出合格信号H，当即便1位不一致时也输出不合格信号L。进一步，为了将测试中断限制在最小，将保持在测试项目检测电路中的测试项目、保持在地址寄存器中存储单元的地址信息、保持在不良位检测电路中的位位置信息存储在不良存储单元信息存储用存储器中。在以实际规格的速度测试内建存储器后，低速地读出存储在不良存储单元信息存储用存储器中的不良存储单元信息。
该已有的内建自测试型存储器测试电路，将作为测试对象的存储器分割成多个块，针对每个块用比较电路比较存储器读出数据和数据生成器期望值数据，当即便1位不一致时，将全部块的存储器读出数据移位输出到输出寄存器。
即，在已有的存储器测试电路中，在直到作为测试对象的存储单元的全部地址以实际规格的速度进行测试的期间，不能够将不良存储单元信息读出到外部。从而，存在着难以提前制作不良位图那样的问题。
进一步，在已有的存储器测试电路中，存在着因为在被分割的块内，串行输出直到不发生数据的不一致的块的存储器读出数据为止，制作不良位图进行存储器测试，所以伴随着测试样式循环的增大，存储器测试设备的存储器容量增加，存储器测试时间加长那样的问题。
发明内容
本发明就是为了解决上述已有的多个问题提出的，本发明提供能够缩短BIST型存储器测试所需的测试时间，并且能够使制作不良位图所需的存储单元的数据读出时间变短的BIST型存储器测试电路和存储器测试方法。
本发明是将应检测的多个存储器集成在同一基片上的内建自测试型存储器测试电路，它备有生成期望值数据的数据生成器；与上述多个存储器中的各个并联连接，可以并行传送来自各存储器的读出的数据的多个捕获寄存器；与上述多个捕获寄存器中的各个并联连接，比较各捕获寄存器输出和上述期望值数据的多个比较电路；与上述多个比较电路连接，识别检测出不一致的比较电路的识别电路；与上述多个捕获寄存器和上述识别电路连接，存储来自由上述比较电路检测出不一致的存储器的读出数据和该存储器的存储器识别信息的读出寄存器；和与上述读出寄存器连接，串行地读出上述检测出不一致的存储器的读出数据和上述存储器识别信息，与该存储器的存取信息对应串行地输出的输出寄存器。
本发明是将应检测的多个存储器集成在同一基片上的内建自测试型存储器测试方法，针对每个存储器并行比较从多个存储器向多个捕获寄存器并行传送的存储器读出数据和由数据生成器所生成的期望值数据；识别在上述并行比较中检测出不一致的存储器，输出存储器识别信息；将上述不一致检测存储器的读出数据和上述存储器识别信息存储在读出寄存器中；与上述不一致检测存储器的存取信息对应，从上述读出寄存器串行地输出不一致检测存储器的读出数据和存储器识别信息。
本发明提供能够缩短存储器测试所需的测试时间，在短时间内读出制作不良位图所需的存储单元的数据的BIST型存储器测试电路和BIST型存储器测试方法。
附图说明
图1是表示与本发明有关的BIST型存储器测试电路的第1实施方式的方框图。
图2是表示与本发明有关的BIST型存储器测试电路的第2实施方式的方框图。
图3是说明与本发明有关的BIST型存储器测试电路的第1实施方式的工作的流程图。
图4是表示用于与本发明有关的BIST型存储器测试的数据格式的图。
具体实施方式
如图1所示，与本发明有关的BIST型存储器测试电路17备有BIST控制电路16和与该BIST控制电路16连接的作为检测对象的多个测试块。在本实施例中为了使说明简明起见，表示了第1到第3测试块20a-20c。进一步，在与本发明有关的BIST型存储器测试电路17中，这些多个测试块(第1到第3测试块20a-20c)与作为识别电路的解码器25一起与读出寄存器26连接。
BIST控制电路16由数据生成器10、地址生成器11、输出寄存器12、判定器13和不一致控制电路14构成。数据生成器10生成期望值数据，地址生成器11供给读出和写入数据的地址。关于数据生成器10将在后面记述。
第1测试块20a是将存储器21a、捕获寄存器22a、比较电路23a连接起来构成的。同样，第2测试块20b是将存储器21b、捕获寄存器22b、比较电路23b连接起来构成的。同样，第3测试块20c也是将存储器21c、捕获寄存器22c、比较电路23c连接起来构成的。
各测试块20a-20c内的存储器21a-21c分别与BIST控制电路16内的地址生成器11连接，从该地址生成器11接受供给的读出和写入数据的地址。
分别分开在各测试块20a-20c内的比较电路23a-23c的输出，一方的输出与解码器25连接，其它的输出与BIST控制电路16内的AND逻辑判定器13连接。
BIST控制电路16内的判定器13与同一BIST控制电路16内的不一致控制电路14连接，在从多个测试块20a-20c的各比较电路23a-23c供给的判定信号中，当检测出即便有1个不一致判定信号时，将信号L输出到同一BIST控制电路16内的不一致控制电路14中。
图1是自检测多个存储器21a-21c的BIST型存储器测试电路，将非检测对象的多个存储器21a-21c集成在同一基片上。BIST控制电路16内的数据生成器10生成期望值数据。各个捕获寄存器22a-22c分别与多个测试块20a-20c的各存储器21a-21c连接。多个捕获寄存器22a-22c为了可以并行传送各个存储器读出数据而与读取寄存器26并联连接。为了针对各捕获寄存器22a-22c的每个输出与期望值数据进行比较，各捕获寄存器22a-22c分别与比较电路23a-23c连接。解码器25为了识别在多个比较电路23a-23c中检测出不一致的比较电路而与各比较电路23a-23c并联连接。读出寄存器26与多个捕获寄存器22a-22c的输出和解码器25的输出连接，存储来自检测出不一致的存储器的存储器读出数据和存储器识别信息。BIST控制电路16内的输出寄存器12与读出寄存器26连接，串行地读出检测出不一致的存储器读出数据和存储器识别信息，与检测出不一致的存储器的存取信息对应串行地输出。
BIST控制电路16控制读出寄存器26以使得存储解码器25的存储器识别信息和检测出不一致的存储器读出数据。在本发明中，不限定存储器读出数据的宽度和存储器识别信息的位宽度，与电路设计相对应能够任意地变更数据宽度和位宽度。下面的说明将存储256位宽度的存储器读出数据和2位的存储器识别信息的情形作为例子。
读出寄存器26，例如，如果令配置在第1测试块20a中的捕获寄存器22a的位宽度为256位宽度，则能够一次地从捕获寄存器22a并行传送和存储256位宽度的数据。另外，如果将配置在第2、第3测试块20b、20c中的捕获寄存器22b、22c设定在256位宽度以内，则读出寄存器26能够一次地从捕获寄存器22b、22c并行传送和存储数据。
能够根据多个捕获寄存器22a-22c各个的位宽度和存储器识别信息的位宽度任意地决定读出寄存器26的容量。假定发生多个存在不良位的捕获寄存器的情形，读出寄存器26的容量也能够与测试块数相应地增加。
BIST控制电路16、第1～第3测试块20a～20c、读出寄存器26接收公共的时钟信号CK，与时钟信号CK同步地执行数据写入循环、数据读出循环、数据传送循环。
下面我们说明图1的存储器测试电路的工作。BIST控制电路16使数据生成器10生成期望值数据。该期望值数据具有同时写入多个存储器21a-21c的数据宽度。
(a)数据写入循环
在使地址生成器11在各存储器21a～21c的首地址～末地址之间生成作为存取信息的地址，使各存储器21a～21c转移到写入使能状态后，BIST控制电路16将数据生成器10的期望值数据并行地写入到各存储器21a～21c。
(b)数据读出循环
在使各存储器21a～21c迁移到读出使能状态后，BIST控制电路16，将与地址生成器11的地址对应的各存储器21a～21c的存储器读出数据保持在对于每个第1～第3测试块20a～20c配置的捕获寄存器22a-22c中。
(c)存储器数据比较循环
在第1测试块20a中，比较电路23a比较在捕获寄存器22a的输出中出现的存储器读出数据和数据生成器10的期望值数据，如果全部位一致，则输出信号H，当检测出即便有1位不一致时输出信号L。
在第2测试块20b中，比较电路23b比较在捕获寄存器22b的输出中出现的存储器读出数据和数据生成器10的期望值数据，如果全部位一致，则输出信号H，当检测出即便有1位不一致时输出信号L。
在第3测试块20c中，比较电路23c比较在捕获寄存器22c的输出中出现的存储器读出数据和数据生成器10的期望值数据，如果全部位一致，则输出信号H，当检测出即便有1位不一致时输出信号L。
另外，输出寄存器12保持地址生成器11的地址直到确定与读出地址对应的比较结果为止。
这样，分别经过捕获寄存器22a-22c由配置在每个第1～第3测试块20a～20c中的比较电路23a～23c比较从存储器21a～21c读出的存储器读出数据，检测出即便有1位不一致的测试块的比较电路将信号L作为合格/不合格判定信号输出到解码器25和判定器13中。
这里我们将在到末地址之间，在第1测试块20a的存储器21a中发现不良位的情形作为例示进行说明。
判定器13，当从检测出不一致的比较电路23a接受合格/不合格判定信号L时，将合格/不合格判定信号L输出到存储器测试电路的外部，并且也将信号L传达到不一致控制电路14。
(d)数据传送循环
不一致控制电路14将测试中断信号输出到数据生成器10、地址生成器11、输出寄存器12，停止从存储器21a～21c根据下一个地址写入和读出数据，将包含不良位的存储器读出数据从捕获寄存器22a传送到读出寄存器26。
BIST控制电路16，对于捕获寄存器22a，将经过比较电路23a比较的全部位的存储器读出数据并行传送并写入到读出寄存器26。然后，解码器25将识别检测出不一致的存储器21a的存储器识别信息写入到读出寄存器26。
这里，“存储器识别信息”，当在输出第1测试块20a的合格/不合格判定信号“L”、第2测试块20b的合格/不合格判定信号“H”、第3测试块20c的合格/不合格判定信号“H”时，能够用从解码器25输出的2位的二进制数“01”表示。但是，本发明中存储器识别信息不限定于2位的二进制数，与电路设计相应可以变更到将4位的八进制数作为对象的各种形态。
(e)串行输出循环
BIST控制电路16，能够控制输出寄存器12，将由地址生成器11产生的地址输出到存储器测试电路的外部，连续地从读出寄存器26串行地读出包含不良位的存储器的读出数据和存储器识别信息，串行地输出到存储器测试电路的外部，提供对于1个地址的不良位图。
然后，BIST控制电路16，增加或减少地址生成器11的地址，执行数据写入循环，执行数据读出循环，执行存储器数据比较循环，重复执行各个循环直到最终的地址为止。
这样，在存储器测试电路中，每当检测出存储器读出数据和期望值数据不一致时，使地址生成器11停止工作，将与对于1个地址的全部位的存储器读出数据对应的存储器识别信息串行地输出到存储器测试电路的外部。
另外，作为串行输出循环的变形例，也能够不使地址生成器11停止工作，将与检测出不一致的存储器读出数据对应的存储器识别信息存储在读出寄存器26中，在直到测试结束地址为止完成存储器读出数据和期望值数据的比较后，与不良位的地址对应起来串行地读出与存储在读出寄存器26中的存储器读出数据对应的存储器识别信息，从输出寄存器12串行地输出。
(f)多块不良模式
当对于1个地址，设置在第1到第3测试块20a～20c中的存储器21a～21c中仅某一个具有不良位时，读出寄存器26，可以仅并行传送1个捕获寄存器的数据写入1次。
另外，当对于1个地址，在设置在多个测试块中的存储器中存在不良位时，读出寄存器26，能够仅通过对存在不良位的捕获寄存器的数据赋予优先顺序位执行多次并行传送并进行写入来存储不良位图的信息。
进一步，BIST控制电路16，当多个比较电路同时检测出不一致时，检测多块不良模式，控制输出寄存器12。
输出寄存器12，不仅从读出寄存器26串行地读出1个捕获寄存器的数据和存储器识别信息，而且也从读出寄存器26串行地读出后续的捕获寄存器的数据和存储器识别信息，将在多个测试块中发生的不良位的存储器读出数据发送到设置在存储器测试电路外部的存储器测试设备。
BIST控制电路16，以第1～第3测试块20a～20c的号码顺序将多个比较电路23a～23c赋予优先顺序位，顺序地传送包含存储在捕获寄存器22a、22b、22c中的不良位的存储器读出数据，从优先顺序位高的捕获寄存器的存储器读出数据开始顺序地写入到读出寄存器26。
当在第1测试块20a的存储器21a中存在不良位时，以第1优先顺序位将第1测试块20a的捕获寄存器22a的存储器读出数据写入到读出寄存器26，然后，将识别第1测试块20a的2位的二进制数“01”作为存储器识别信息写入到读出寄存器26。
当在第2测试块20b的存储器21b中存在不良位时，以第2优先顺序位将第2测试块20b的捕获寄存器22b的存储器读出数据写入到读出寄存器26，然后，将识别第2测试块20b的2位的二进制数“10”作为存储器识别信息写入到读出寄存器26。
当在第3测试块20c的存储器21c中存在不良位时，以第3优先顺序位将第3测试块20c的捕获寄存器22c的存储器读出数据写入到读出寄存器26，然后，将识别第3测试块20c的2位的二进制数“11”作为存储器识别信息写入到读出寄存器26。
当对于1个地址，在第1和第2测试块20a、20b的存储器21a、21b中存在不良位时，读出寄存器26，按照优先顺序位，在第1测试块20a的捕获寄存器22a其后读出第2测试块20b的捕获寄存器22b的存储器读出数据。
当对于1个地址，在设置在第2和第3测试块20b、20c中的存储器21b、21c中存在不良位时，读出寄存器26，按照优先顺序位，在第2测试块20b的捕获寄存器22b其后读出第3测试块20c的捕获寄存器22c的存储器读出数据。
在将赋予优先顺序位的存储器读出数据和对应的存储器识别信息写入到读出寄存器26的阶段，输出寄存器12，以先进先出方式从读出寄存器26串行地读出存储器读出数据和存储器识别信息并传送到外部。
这样，输出寄存器12，因为在多块不良模式的情形中，在串行地输出第1存储器读出数据和对应的存储器识别信息后，连续地串行地传送第2存储器读出数据和对应的存储器识别信息，所以能够用设置在存储器测试电路外部的存储器测试器容易地判别多块不良模式。
例如，输出寄存器12，当将与第1、第2测试块20a、20b对应的存储器读出数据记录在读出寄存器26中时，在串行地读出与第1测试块20a对应的存储器读出数据和识别第1测试块20a的存储器识别信息后，连续地，串行读出与第2测试块20b对应的存储器读出数据和识别第2测试块20b的存储器识别信息，传送到存储器测试电路的外部。
在第1实施方式中，输出寄存器12能够不仅存储1个地址，而且可存储多个不良位的存储器地址，从读出寄存器26读出存储器读出数据和对应的存储器识别信息，与各不良位的地址对应串行地输出。
输出寄存器12，因为能够在完成测试结束地址的比较后串行地输出由不良位的存储器读出数据和对应的存储器识别信息构成的不良位信息，所以能够以实际规格的速度进行BIST型的测试。
但是，为了使不良位图的制作提前完成，所以也可以在直到BIST的测试结束地址的任意期间中，从输出寄存器12串行地输出不良位信息。
另外，输出寄存器12也可以在将多个不良位信息积存在读出寄存器26的阶段中串行地输出不良位信息。
图3是说明本发明的第1实施方式的存储器测试电路的工作的流程图。我们参照图1和图3，说明存储器测试电路的工作顺序。
BIST控制电路16，在初始化步骤S30中对数据生成器10、地址生成器11、和输出寄存器12的内容进行初始化，实施内建自测试处理。
BIST控制电路16，在将数据生成器10的期望值数据写入到各存储器21a～21c中后，使各存储器21a～21c转移到读出使能状态，将与写入期望值数据的地址对应的各存储器21a～21c的存储器读出数据保持在对每个第1～第3测试块20a～20c配置的捕获寄存器22a～22c中。
第1～第3测试块20a～20c的比较电路23a～23c，在数据比较步骤S31中，分别比较在捕获寄存器22a～22c的输出中出现的存储器读出数据和数据生成器10的期望值数据。
在一致判定步骤S32中，比较电路23a～23c，如果得出存储器读出数据的全部位和期望值数据一致则输出信号H，将处理分支到地址变更步骤S36。当检测出即便有1位数据不一致时输出信号L，在解码器25中生成存储器识别信息，使处理转移到数据存储步骤S33。
在地址变更步骤S36中，增加或减少地址生成器11的地址，生成下一个地址，使BIST处理转移到数据比较步骤S31。
在数据存储步骤S33中，例如，当第1测试块20a的比较电路23a检测出数据不一致时，与数据生成器10的期望值数据进行比较，从捕获寄存22a并行传送检测出不一致的存储器读出数据的全部位，存储到读出寄存器26中。并行地从解码器25取得识别设置在第1测试块20a中的存储器21a的存储器识别信息并存储到寄存器26中。
输出寄存器12，在串行输出步骤S34，将从地址生成器11取得的地址、从读出寄存器26串行地读出的存储器读出数据和存储器识别信息结合起来，串行输出到存储器测试电路的外部。
BIST控制电路16，在结束判定步骤S35，判定是否比较了直到测试结束地址为止的存储器读出数据和期望值数据，当没有全部比较时(否)分支到地址变更步骤S36，与BIST剩余的地址对应测试各存储器21a～21c。另外，当直到BIST的末地址为止比较了存储器读出数据和期望值数据时(是)结束BIST处理。
图4(a)例示了在图3的串行输出步骤S34中用的数据格式。数据格式在首位和末位之间，分配输出寄存器12(请参照图1)保持的地址生成器11的地址，在该地址其后，包含从读出寄存器26(请参照图1)串行地读出的不良位的存储器读出数据、最后是识别包含不良位的存储器的存储器识别信息。
在用图4(a)的数据格式的存储器的不良解析中，因为能够容易地根据存储器识别信息，判别在BIST中发生不良位的存储器读出数据是哪个测试块的信息，能够从地址信息判别存储器的存储地点，所以能够高效率并且短时间地完成不良位图的制作。
例如，因为能够只取得发生数据不一致的第1测试块20a的存储器21a的存储器读出数据，用存储器识别信息判别第1测试块20a，所以在能够省略设置在其它测试块20b、20c中的存储器21b、21c的存储器读出数据的串行输出时间的这一点上是有利的。
图4(b)例示了在图3的串行输出步骤S34中使用的其它数据格式。数据格式在首位和末位之间，分配输出寄存器12(请参照图1)保持的地址生成器11的地址，在该地址其后，包含从读出寄存器26(请参照图1)串行地读出的不良位的例如第1测试块20a的存储器读出数据、在该存储器读出数据其后设置在第1测试块20a中的存储器21a的存储器识别信息、在该存储器识别信息其后例如第2测试块20b的存储器读出数据、在该存储器读出数据其后设置在第2测试块20b中的存储器21b的存储器识别信息。
这样，因为采用在识别第1测试块20a的存储器识别信息之后连续地串行输出第2测试块20b的存储器读出数据的数据格式，所以设置在存储器测试电路外部的存储器测试器能够检测数据的连续性，判别多块不良模式。
这样，因为在第1和第2测试块20a、20b中，即便是在同一地址存储器读出数据和期望值数据不一致的情形中，也能够取得设置在每个测试块中的存储器的存储器读出数据和关联的存储器识别信息，所以与已有技术比较能够提前取得需要的存储器读出数据。
因为不需要串行地移位输出数据，所以能够大幅度地削减数据的移位量。因此，能够大幅度地削减测试模式循环，并且能够削减设置在存储器测试电路外部的存储器测试器的存储器容量，能够大幅度地削减测试时间。
读出寄存器26存储与发生不良位的地址的存储器读出数据对应的存储器识别信息，当在同一地址多个测试块的存储器发生不良位时，也能够顺次地存储与不良位的存储器读出数据对应的存储器识别信息。
(第2实施方式)
与本发明的第2实施方式有关的BIST型存储器测试电路，如图2所示是将多个存储器21a～21c集成在同一基片上，检测多个存储器21a～21c的存储器测试电路，备有生成期望值数据的数据生成器10；以可以并行传送来自多个存储器21a～21c的存储器读出数据的方式分别连接的捕获寄存器22a～22c；以对于多个捕获寄存器22a～22c中的每一个比较多个捕获寄存器22a～22c的输出和期望值数据的方式分别与多个捕获寄存器22a～22c连接的比较电路23a～23c；作为与多个比较电路23a～23c连接在多个比较电路23a～23c中识别检测出不一致的比较电路的解码器25；分别与多个捕获寄存器22a～22c和解码器25连接，存储来自检测出不一致的存储器的存储器读出数据和识别存储器的存储器识别信息的读出寄存器26；生成检测出数据不一致的测试循环数的循环数生成器15；和与读出寄存器26和循环数生成器15连接，串行地读出检测出不一致的存储器读出数据和存储器识别信息，与检测出不一致的测试循环数对应进行串行输出的输出寄存器12。
此外，关于与第1实施方式相同的构成要素，省略对它们的重复说明。
在第2实施方式中，代替地址生成器11的地址，用循环数生成器15生成测试循环数，将该循环数输出到存储器测试电路的外部，制作不良位图这一点是与第1实施方式不同的。
循环数生成器15，在BIST初始化后，对时钟信号CK的周期进行计数，将被计数的测试循环数输出到输出寄存器12直到输出不一致控制电路14的测试中止信号为止。
但是，本发明，不限定于对时钟信号CK的周期进行计数的构成，例如，也能够通过对地址生成器11的地址生成次数进行计数，检测是从存储器21a～21c第几个读出的存储器读出数据，判别在哪个测试循环存储器21a～21c发生了不良位。
输出寄存器12能够通过顺序地串行输出循环数生成器15生成的循环数、从读出寄存器26取得的存储器读出数据和存储器识别信息，在存储器测试电路外部制作不良位图。
而且，因为根据测试的循环数制作不良位图，所以能够节省从存储器21a～21c的地址信息算出是第几次存储器读出数据的时间，能够提供高效率的不良解析信息。
图4(c)例示了从在图2所示的输出寄存器12输出的数据格式。数据格式将备用位、从循环数生成器15取得的循环数、备用位分配给从首位到末位之间的从首位开始的最大地址的位宽度中。
其次，在最大地址后，分配从读出寄存器26取得的存储器读出数据，最后分配作为存储器识别信息的存储器识别信息。
这里，能够将“最大地址”的位宽度设定得与输出寄存器12的位宽度相同。将多个存储器21a～21c中最大容量的存储器的全部位地址形成的位宽度作为最大地址固定在数据格式中。
另外，“备用位”能够分配能够由存储器测试器识别的全部位为“1”或“0”的伪数据。
循环数生成器15，因为生成比最大地址的位宽度窄的位宽度的循环数，所以为了使循环数的位宽度与数据格式的最大地址的位宽度一致，将备用位配置在循环数的前后。
另外，因为连续在固定长度的最大地址后面，分配存储器读出数据和对应的存储器识别信息，所以能够容易地制作由设置在存储器测试电路外部的存储器测试器产生的不良位图。
如图4(d)所示，因为在数据格式中能够对于在前后配置了备用位的中容量到小容量的存储器的地址也分配给最大地址的位宽度，存储到输出寄存器12中，所以不需要对每个不同位宽度的地址设置不同的输出寄存器，这一点是有利的。
另外，因为连续在固定长度的最大地址后面，分配与存储器读出数据对应的存储器识别信息，所以能够容易地制作由设置在存储器测试电路外部的存储器测试器产生的不良位图。
在第1或第2实施方式中说明了的图4的数据格式只不过是例示，除图4以外本领域技术人员能够与电路设计相应地适当变更数据的配置顺序。
此外，在本发明的实施方式中记载的作用和效果，只不过列举了从本发明产生的最适宜的作用和效果，根据本发明的作用和效果不限定于在本发明的实施方式中记载的作用和效果。

Claims (5)

1.一种内建自测试型存储器测试电路，该内建自测试型存储器测试电路将应检测的多个存储器集成在同一基片上，其特征在于：它备有，
生成期望值数据的数据生成器；
与上述多个存储器中的各个并联连接，可以并行传送来自各存储器的读出数据的多个捕获寄存器；
与上述多个捕获寄存器中的各个并联连接，比较各捕获寄存器输出和上述期望值数据的多个比较电路；
与上述多个比较电路连接，识别检测出不一致的比较电路的识别电路；
与上述多个捕获寄存器和上述识别电路连接，存储来自由上述比较电路检测出不一致的存储器的读出数据和该存储器的存储器识别信息的读出寄存器；和
与上述读出寄存器连接，串行地读出上述检测出不一致的存储器的读出数据和上述存储器识别信息，与该存储器的存取信息对应串行地输出的输出寄存器。
2.根据权利要求1所述的内建自测试型存储器测试电路，其特征在于：上述输出寄存器与地址生成器连接，输出上述地址生成器生成的检测出不一致的地址。
3.根据权利要求1所述的内建自测试型存储器测试电路，其特征在于：上述输出寄存器与生成测试的循环数的循环数生成器连接，输出检测出数据不一致的循环数。
4.一种内建自测试型存储器测试方法，该内建自测试型存储器测试方法将应检测的多个存储器集成在同一基片上，其特征在于：
对每个存储器并行比较从多个存储器向多个捕获寄存器并行传送的存储器读出数据和由数据生成器生成的期望值数据；
识别在上述并行比较中检测出不一致的存储器，输出存储器识别信息；
将上述不一致检测存储器的读出数据和上述存储器识别信息存储在读出寄存器中；
与上述不一致检测存储器的存取信息对应，从上述读出寄存器串行地输出不一致检测存储器的读出数据和存储器识别信息。
5.根据权利要求4所述的内建自测试型存储器测试方法，其特征在于：
上述串行地输出的步骤至少输出检测出不一致的地址或循环数、上述存储器读出数据、上述存储器识别信息。
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