JP4157066B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に係り、特に組み込み自己テスト（Built-In Self Test、以下、「ＢＩＳＴ」という。）回路を有する半導体集積回路に関する。
メモリ回路におけるメモリの検査手法として、ＢＩＳＴ回路を用いてメモリのＢＩＳＴが一般的に行われる。ＢＩＳＴとしては、メモリに書き込まれる書き込みデータと、メモリから読み出されるメモリ出力データの比較を行い、故障の有無を判別する「比較器型ＢＩＳＴ」が知られている。また、ＢＩＳＴの他の方法として、メモリから読み出されたメモリ出力データをＢＩＳＴ回路内で圧縮し、圧縮した結果に基づいて故障の有無を判別する「圧縮器型ＢＩＳＴ」が知られている（例えば、特許文献１参照。）。
一方、ＢＩＳＴ回路を用いて、メモリの故障箇所のビット位置を特定する故障診断を行う方法がある。図１１に示すように、比較器型のＢＩＳＴ回路９０１の場合、各メモリカラー９１１，９１２，・・・・・，９１ｎのそれぞれのメモリ出力取り込みレジスタ９３１，９３２，・・・・・，９３ｎ、及び比較フラグレジスタ９５１，９５２，・・・・・，９５ｎと、ＢＩＳＴ回路９０１の図示を省略したアドレス生成回路のアドレスレジスタ９０２、及び良否判定フラグレジスタ９０３がシリアルに接続され、全体で一本の循環的なシフトパス９００が構成される。
故障診断時には、初めにＢＩＳＴ動作が実行され、メモリ９２１，９２２，・・・・・，９２ｎのそれぞれから読み出されたメモリ出力データがメモリ出力取り込みレジスタ９３１，９３２，・・・・・，９３ｎのそれぞれに一度取り込まれる。メモリ出力取り込みレジスタ９３１，９３２，・・・・・，９３ｎに取り込まれたメモリ出力データと、ＢＩＳＴ回路９０１からのメモリ出力期待値が比較器９４１，９４２，・・・・・，９４ｎにより比較され、比較結果が比較フラグレジスタ９５１，９５２，・・・・・，９５ｎのそれぞれに取り込まれる。比較フラグレジスタ９５１，９５２，・・・・・，９５ｎに取り込まれた比較結果に基づいて、ＢＩＳＴ回路９０１により良否判定が行われ、良否判定結果が良否判定フラグレジスタ９０３に取り込まれる。
そして、ＢＩＳＴ動作が中断され、循環的なシフトパス９００を使用して、メモリ出力取り込みレジスタ９３１，９３２，・・・・・，９３ｎ、比較フラグレジスタ９５１，９５２，・・・・・，９５ｎ、アドレスレジスタ９０２、及び良否判定フラグレジスタ９０３の値を外部出力端子９０４を通じてシフトアウトする。シフトアウト終了後に、ＢＩＳＴを再開し、次のＢＩＳＴ動作の読み出しのタイミングでシフトパス９００の値をシフトアウトする。シフトアウトの終了後にＢＩＳＴ動作中断時の状態に復帰するために、アドレスレジスタ９０２に元のアドレスデータが取り込まれるようにシフトパス９００が循環的に構成されている。ＢＩＳＴ動作の中断、シフトアウト、ＢＩＳＴ動作の再開を繰り返すことにより、メモリ９２１，９２２，・・・・・，９２ｎの内部状態が読み出される。読み出された結果に基づいて、メモリのセルアレイの故障ビット位置を示すフェイルビットマップが作成され、メモリ９２１，９２２，・・・・・，９２ｎの故障箇所のビット位置が特定される。
しかし、図１１に示した半導体集積回路では、故障診断対象のメモリに対応するメモリ出力取り込みレジスタ及び比較フラグレジスタの他に、故障診断対象ではないメモリに対応するメモリ出力取り込みレジスタ及び比較フラグレジスタの値もシフトしなくてはならなので、テスト時間が非常に長くなる。また、故障診断を行うためのテストパタンのサイズも長大になり、テスト装置のメモリに収まらなくなることも考えられる。
特開２０００−１６３９９３号公報
本発明は、ＢＩＳＴ回路を用いたメモリの故障診断に要する時間を削減することができ、且つ故障診断を行うためのテストパタンのサイズを抑制可能な半導体集積回路を提供することを目的とする。
本発明の特徴は、（イ）複数の埋め込みメモリと、（ロ）単数又は複数のメモリを対象とする単数又は複数の組み込み自己テスト回路と、（ハ）複数のメモリのそれぞれに接続され、外部クロックに同期して、メモリから読み出されたメモリ出力データをもとに取り込まれたデータビットを含むシフトパスと、データビットを含むシフトパスよりもビット数の少ないシフトパスのいずれかを、組み込み自己テスト回路から出力されたメモリ側切り替え制御信号に応じて切り替えてシリアルにシフトする複数のシフト回路とを備え、（ニ）複数のシフト回路毎にシフトされるデータビットを含むシフトパス及びビット数の少ないシフトパスのいずれかが互いに接続されて外部出力へのシリアルなシフトパスの一部をなす半導体集積回路であることを要旨とする。
本発明によれば、ＢＩＳＴ回路を用いたメモリの故障診断に要する時間を削減することができ、且つ故障診断を行うためのテストパタンのサイズを抑制可能な半導体集積回路を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付する。ただし、図面は模式的なものである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路は、図１に示すように、複数の埋め込みメモリ（メモリ）２１１，２１２，・・・・・，２１ｎ（ｎ：３以上の整数）と、複数のメモリ２１１，２１２，・・・・・，２１ｎを対象とする組み込み自己テスト回路（第１のＢＩＳＴ回路）１１と、複数のメモリ２１１，２１２，・・・・・，２１ｎのそれぞれに接続され、外部クロックＯＣＬＫに同期して、複数のメモリ２１１，２１２，・・・・・，２１ｎから読み出されたメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎをもとに取り込まれたデータビットを含むシフトパスと、データビットを含むシフトパスよりもビット数の少ないシフトパスのいずれかを、第１のＢＩＳＴ回路１１から出力されたメモリ側切り替え制御信号ＳＥＬａ１，ＳＥＬａ２，・・・・・，ＳＥＬａｎに応じて切り替えてシリアルにシフトする複数のシフト回路２０１，２０２，・・・・・，２０ｎとを備える。図１に示した半導体集積回路において、複数のシフト回路２０１，２０２，・・・・・，２０ｎ毎にシフトされるデータビットを含むシフトパス及びビット数の少ないシフトパスのいずれかが互いに接続されて外部シフト出力へのシリアルなシフトパスの一部をなす。
複数のシフト回路２０１，２０２，・・・・・，２０ｎのそれぞれは、メモリ２１１，２１２，・・・・・，２１ｎから読み出されたメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎを直接取り込み、外部クロックＯＣＬＫに同期してメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎを取り込みデータとしてシフトする、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎを含むレジスタと、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎに取り込まれたメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎと、ＢＩＳＴ回路１１から出力されたメモリ出力期待値ＴＤとを比較する比較器２３１，２３２，・・・・・，２３ｎと、比較器２３１，２３２，・・・・・，２３ｎから出力された比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを取り込み、外部クロックＯＣＬＫに同期してメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎのビットより少ないビットをシフトする、比較フラグレジスタ２４１，２４２，・・・・・，２４ｎを含むレジスタと、メモリ側切り替え制御信号ＳＥＬａ１，ＳＥＬａ２，・・・・・，ＳＥＬａｎに応じて、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎからのメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎを含むレジスタと、比較フラグレジスタ２４１，２４２，・・・・・，２４ｎからのメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎよりも少ないビットのレジスタのいずれかを切り替えて出力するメモリ側切り替え回路（切り替え回路）２５１，２５２，・・・・・，２５ｎを備える。
図１１に示した半導体集積回路では、比較フラグレジスタ９５１，９５２，・・・・・，９５ｎ及びメモリ出力取り込みレジスタ９３１，９３２，・・・・・，９３ｎが互いに直列に接続されている。これに対して、図１に示した半導体集積回路では、シフト回路２０１のメモリ出力取り込みレジスタ２２１と比較フラグレジスタ２４１にはメモリ側切り替え回路２５１が接続され、メモリ側切り替え回路２５１にはシフト回路２０２のメモリ出力取り込みレジスタ２２２と比較フラグレジスタ２４２が接続され、メモリ出力取り込みレジスタ２２２と比較フラグレジスタ２４２にはメモリ側切り替え回路２５２が接続され、・・・・・、図示を省略したメモリ側切り替え回路２５（ｎ−１）にはシフト回路２０ｎのメモリ出力取り込みレジスタ２２ｎと比較フラグレジスタ２４ｎが接続され、メモリ出力取り込みレジスタ２２ｎと比較フラグレジスタ２４ｎにはメモリ側切り替え回路２５ｎが接続される点が異なる。
複数のメモリ２１１，２１２，・・・・・，２１ｎ、及びメモリ２１１，２１２，・・・・・，２１ｎにそれぞれ接続された複数のシフト回路２０１，２０２，・・・・・，２０ｎはそれぞれ、複数（第１〜第ｎ）のメモリカラー２１，２２，・・・・・，２ｎに含まれる。更に、第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍ（ｍ：３以上の整数）と、第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにそれぞれ接続された図示を省略した複数のメモリカラーを備える。
図１に示した第１のＢＩＳＴ回路１１に接続されたシフト回路２０１，２０２，・・・・・，２０ｎのうち、最前段のシフト回路２０１のメモリ出力取り込みレジスタ２２ｎ及び比較フラグレジスタ２４ｎには、共通のシフトパス用入力端子１が接続される。一方、最後段のシフト回路２０ｎのメモリ側切り替え回路２５ｎには、第１のＢＩＳＴ回路１１が接続される。シフト回路２０１，２０２，・・・・・，２０ｎのメモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎ、及び比較フラグレジスタ２４１，２４２，・・・・・，２４ｎには、共通の外部クロック入力端子６が接続される。
図１において、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎ、及び比較フラグレジスタ２４１，２４２，・・・・・，２４ｎを一例として示すが、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎや比較フラグレジスタ２４１，２４２，・・・・・，２４ｎは、より大きなシフトレジスタの一部であって良い。複数のシフト回路２０１，２０２，・・・・・，２０ｎ内においては、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎを含むレジスタ、及び比較フラグレジスタ２４１，２４２，・・・・・，２４ｎを含むレジスタにより、シフトパスがそれぞれ構成される。
第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍは、比較器型のＢＩＳＴ回路である。第１のＢＩＳＴ回路１１は、第１のメモリカラー２１のメモリ２１１に接続され且つ第２〜第ｎのメモリカラー２２，・・・・・，２ｎのメモリ２１２，・・・・・，２１ｎにも配線の図示を省略して接続されたＢＩＳＴ部１１１と、設定用シリアル入力端子３に接続された動作設定レジスタ１２１と、動作設定レジスタ１２１にパラレルに接続され、第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのメモリ２１１，２１２，・・・・・，２１ｎ及びメモリ側切り替え回路２５１，２５２，・・・・・，２５ｎに接続されたデコーダ１３１と、第ｎのメモリカラー２ｎのメモリ側切り替え回路２５ｎ、及びＢＩＳＴ部１１１に接続されたアドレス取り込みレジスタ１４１と、アドレス取り込みレジスタ１４１に接続された終了フラグレジスタ１５１と、終了フラグレジスタ１５１、動作設定レジスタ１２１及びシフトパス用入力端子１に接続されたＢＩＳＴ回路側切り替え回路（切り替え回路）１６１と、ＢＩＳＴ回路側切り替え回路１６１及びＢＩＳＴ部１１１に接続された良否判定フラグレジスタ１７１とを備える。
第１のＢＩＳＴ回路１１は、ＢＩＳＴ回路側切り替え制御信号ＳＥＬｂに応じて、シフト回路２０ｎに接続されたアドレス取り込みレジスタ１４１、終了フラグレジスタ１５１、及び良否判定フラグレジスタ１７１が含まれるシフトパスと、そのシフトパスよりビット数の少ない、良否判定フラグレジスタ１７１が含まれるシフトパスのいずれかを、外部出力へのシリアルなシフトパスの一部をなすように切り替えてシフトする。
第１のＢＩＳＴ回路１１のアドレス取り込みレジスタ１４１、終了フラグレジスタ１５１、及び良否判定フラグレジスタ１７１のそれぞれは、共通の外部クロック入力端子６に接続される。第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれの図示を省略したアドレス取り込みレジスタ、終了フラグレジスタ１５２，・・・・・，１５ｍ、及び良否判定フラグレジスタ１７２，・・・・・，１７ｍのそれぞれも、共通の外部クロック入力端子６に接続される。なお、外部クロック入力端子６を共通に使用する他にも、外部クロック入力端子６と同様の外部クロックを入力する端子を複数設けて使用しても良い。また、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍのそれぞれの動作設定レジスタ１２１，１２２，・・・・・，１２ｍのそれぞれは、共通の設定用イネーブル入力端子４及び設定用クロック入力端子５のそれぞれに接続される。なお、シフトパス用入力端子１、設定用シリアル入力端子３、設定用イネーブル入力端子４、シフトパス用出力端子７、及び設定用シリアル出力端子８のそれぞれには各種信号をバッファリングするためのバッファ６１，６３，６４，６７，６８が接続されている。
第１のＢＩＳＴ回路１１のＢＩＳＴ部１１１は、図２に示すように、ＢＩＳＴ制御回路１０１と、ＢＩＳＴ制御回路１０１にそれぞれ接続されたデータ生成器１０２、アドレス生成器１０３、制御信号生成器１０４、及び結果解析器１０５を備える。データ生成器１０２、アドレス生成器１０３、制御信号生成器１０４のそれぞれは、図１に示すように第１のメモリカラー２１のメモリ２１１に接続され、第２〜第ｎのメモリカラー２２，・・・・・，２ｎのメモリ２１２，・・・・・，２１ｎにも配線の図示を省略して接続される。図２に示したデータ生成器１０２は、図１に示すように第１のメモリカラー２１の比較器２３１にも接続され、第２〜第ｎのメモリカラー２２，・・・・・，２ｎの比較器２３２，・・・・・，２３ｎにも配線の図示を省略して更に接続される。図２に示した結果解析器１０５は、第１のメモリカラー２１の比較フラグレジスタ２４１に接続され、第２〜第ｎのメモリカラー２２，・・・・・，２ｎの比較フラグレジスタ２４２，・・・・・，２４ｎにも配線の図示を省略して接続され、良否判定フラグレジスタ１７１にも接続される。
図２に示したＢＩＳＴ制御回路１０１は、データ生成器１０２、アドレス生成器１０３、制御信号生成器１０４、及び結果解析器１０５のそれぞれを制御して必要な信号を順次生成させる。データ生成器１０２は、メモリ書き込みデータＴＤ及びメモリ出力期待値ＴＤを生成する。アドレス生成器１０３は、メモリアドレスデータＡＤを生成する。制御信号生成器１０４は、メモリ制御信号ＥＮを生成する。生成されたメモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、メモリ制御信号ＥＮは、図１に示した第１〜第ｎのメモリカラーのメモリ２１１，２１２，・・・・・，２１ｎのそれぞれに入力される。また、メモリ出力期待値ＴＤは、第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎの比較器２３１，２３２，・・・・・，２３ｎに入力される。図２に示した結果解析器１０５は、図１に示した第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎの比較フラグレジスタ２４１，２４２，・・・・・，２４ｎからの比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎに応じて例えばメモリ２１１，２１２，・・・・・，２１ｎ全体の良否判定を行う。なお、図１に示した第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍの図示を省略したＢＩＳＴ部も、図２に示したＢＩＳＴ部１１１と同様の構成であるので、重複した説明を省略する。
また、図１に示した第１のＢＩＳＴ回路１１の動作設定レジスタ１２１が、第２のＢＩＳＴ回路１２の動作設定レジスタ１２２にシリアルに接続される。・・・・・図示を省略した第（ｍ−１）のＢＩＳＴ回路１（ｍ−１）の動作設定レジスタ１２（ｍ−１）が、最後段の第ｍのＢＩＳＴ回路１ｍの動作設定レジスタ１２ｍにシリアルに接続される。動作設定レジスタ１２ｍは、設定用シリアル出力端子８に接続される。即ち、設定用シリアル入力端子３と設定用シリアル出力端子８との間には、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍの動作設定レジスタ１２１，１２２，・・・・・，１ｍによりシリアルなシフトパスが構成される。
動作設定レジスタ１２１，１２２，・・・・・，１２ｍは、ビット列が予め保存されている、或いは設定用シリアル入力端子３を通じてビット列が設定される記憶素子である。動作設定レジスタ１２１，１２２，・・・・・，１２ｍのそれぞれは、設定用イネーブル入力端子４からのシフトイネーブル信号ＳＥＮがイネーブル状態のとき、設定用クロック入力端子５からの設定用クロックＳＣＬＫに同期して、設定用シリアル入力端子３からシリアルに入力された設定用シフト信号ＳＥをシフトする。この結果、動作設定レジスタ１２１，１２２，・・・・・，１２ｍに含まれる各ビットの値が設定される。動作設定レジスタ１２１，１２２，・・・・・，１ｍは互いにシリアルに接続されているので、動作設定レジスタ１２１，１２２，・・・・・，１ｍ毎に外部入出力端子を付加する必要がなく、設定に必要な外部入出力端子を最小限に抑えることができる。
例えば、動作設定レジスタ１２１は、図３に示すように、動作モード設定ビットＭＢ、メモリ選択ビット列ＳＢ、及び動作イネーブルビットＥＢを含む。動作モード設定ビットＭＢは、ＢＩＳＴと故障診断を切り替えるためのビットである。ＢＩＳＴ時には、動作モード設定ビットＭＢが「０」に設定される。一方、故障診断時には、動作モード設定ビットＭＢが「１」に設定される。
また、メモリ選択ビット列ＳＢは、図１に示した第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのメモリ２１１，２１２，・・・・・，２１ｎのうち、ＢＩＳＴ対象或いは故障診断対象となるメモリを選択する。ここで、メモリ選択ビット列ＳＢの１ビットがそれぞれ１つのメモリ２１１，２１２，・・・・・２１ｎに対応する。ＢＩＳＴ対象或いは故障診断対象となるメモリに対応するビットは「１」に設定される。一方、ＢＩＳＴ対象或いは故障診断対象にならないメモリに対応するビットには「０」が設定される。なお、メモリ選択ビット列ＳＢの１つのビットが、１つのメモリではなく、複数のメモリのグループ（例えば、２つのメモリ２１１，２１２）に対応しても良い。
また、図３に示した動作イネーブルビットＥＢは、図１に示した第１のＢＩＳＴ回路１１がＢＩＳＴ時のＢＩＳＴ対象、或いは故障診断時の故障診断対象となるか否かを設定するためのビットである。第１のＢＩＳＴ回路１１がＢＩＳＴ対象或いは故障診断対象にならないときは、動作イネーブルビットＥＢが「０」に設定される。一方、第１のＢＩＳＴ回路１１がＢＩＳＴ対象或いは故障診断対象となるときは、動作イネーブルビットＥＢが「１」に設定される。図１に示した動作設定レジスタ１２２，・・・・・，１２ｍも、図３に示した動作設定レジスタ１２１と同様の構成であるので、重複した説明を省略する。
図１に示した第１のＢＩＳＴ回路１１のデコーダ１３１は、図３に示した動作モード設定ビットＭＢ及びメモリ選択ビット列ＳＢに設定された値に応じて、図１に示すようにチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎを各メモリ２１１，２１２，・・・・・，２１ｎに出力することにより、各メモリ２１１，２１２，・・・・・，２１ｎのそれぞれの状態を制御する。例えば、メモリ２１１がＢＩＳＴ対象或いは故障診断対象となりメモリ選択ビット列ＳＢの１列目のビットが「１」に設定された場合には、デコーダ１３１は、メモリ２１１に入力されるチップイネーブル信号ＣＥＮ１をオン状態に制御する。また、メモリ２１１がＢＩＳＴ対象或いは故障診断対象にならずにメモリ選択ビット列ＳＢの１列目のビットが「０」に設定された場合には、デコーダ１３１は、メモリ２１１のチップイネーブル信号ＣＥＮ１をオフ状態に制御する。ここで、第１のＢＩＳＴ回路１１がビット数の少ないシフトパスをシフトするときに、第１のＢＩＳＴ回路１１の対象となるメモリ２１１，２１２，・・・・・，２１ｎのチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎがオフ状態に制御される。なお、デコーダ１３１は、チップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎの代わりに、各メモリ２１１，２１２，・・・・・，２１ｎに入力されるクロック信号を制御しても良い。
更に、デコーダ１３１は、図３に示した動作モード設定ビットＭＢ及びメモリ選択ビット列ＳＢに設定されたビットに応じて、図１に示すように、メモリ側切り替え制御信号ＳＥＬａ１，ＳＥＬａ２．・・・・・，ＳＥＬａｎを各メモリ側切り替え回路２５１，２５２，・・・・・，２５ｎに出力することにより、各メモリ側切り替え回路２５１，２５２，・・・・・，２５ｎの切り替えを制御する。例えば、第１のＢＩＳＴ回路１１がＢＩＳＴ対象或いは故障診断対象とするため、図３に示した動作イネーブルビットＥＢが「１」に設定された場合には、図１に示したデコーダ１３１は、ＢＩＳＴ回路側切り替え回路１６１に終了フラグレジスタ１５１からの値を出力させる。一方、第１のＢＩＳＴ回路１１がＢＩＳＴ対象或いは故障診断対象としないよう、図３に示した動作イネーブルビットＥＢが「０」に設定された場合には、図１に示すように、デコーダ１３１はＢＩＳＴ回路側切り替え回路１６１にシフトパス用入力端子１からの外部シフト信号ＳＩＮを出力させる。
第１のＢＩＳＴ回路１１のアドレス取り込みレジスタ１４１は、図２に示したＢＩＳＴ部１１１のアドレスレジスタ１０３ｘからのメモリアドレスデータＡＤを図１に示すように取り込む。更に、アドレス取り込みレジスタ１４１は、外部クロック入力端子６からの外部クロックＯＣＬＫに同期して、第ｎのメモリカラー２ｎのメモリ側切り替え回路２５ｎからの値を入力して、メモリアドレスデータＡＤを終了フラグレジスタ１５にシフトする。
また、第１のＢＩＳＴ回路１１の終了フラグレジスタ１５１は、ＢＩＳＴ動作時に第１のＢＩＳＴ回路１１が正しく動作し、終了していることを知らせるための終了フラグを保持する。更に、終了フラグレジスタ１５１は、外部クロック入力端子６からの外部クロックＯＣＬＫに同期して、アドレス取り込みレジスタ１４１からの値を入力して、終了フラグをシフトする。
第１のＢＩＳＴ回路１１のＢＩＳＴ回路側切り替え回路１６１は、動作設定レジスタ１２１からのＢＩＳＴ回路側切り替え制御信号ＳＥＬｂに応じて、終了フラグレジスタ１５１からの値とシフトパス用入力端子１からの外部シフト信号ＳＩＮを切り替えて出力する。例えばＢＩＳＴ回路側切り替え制御信号ＳＥＬｂが「０」のとき、ＢＩＳＴ回路側切り替え回路１６１は外部シフト信号ＳＩＮを出力する。一方、ＢＩＳＴ回路側切り替え制御信号ＳＥＬｂが「１」のとき、ＢＩＳＴ回路側切り替え回路１６１は終了フラグレジスタ１５１からの値を出力する。
第１のＢＩＳＴ回路１１の良否判定フラグレジスタ１７１は、図１に示すように、ＢＩＳＴ部１１１からの良否判定結果ＲＳＬＴを取り込む。更に、良否判定フラグレジスタ１７１は、外部クロック入力端子６からの外部クロックＯＣＬＫに同期して、ＢＩＳＴ回路側切り替え回路１６１からの値を入力して、良否判定結果ＲＳＬＴをシフトする。
第１のＢＩＳＴ回路１１の良否判定フラグレジスタ１７１は、第２のＢＩＳＴ回路１２のＢＩＳＴ回路側切り替え回路１６２に接続される。・・・・・図示を省略した第ｍのＢＩＳＴ回路１（ｍ−１）の良否判定フラグレジスタ１７（ｍ−１）は、最後段の第ｍのＢＩＳＴ回路１ｍのＢＩＳＴ回路側切り替え回路１６ｍに接続される。第ｍのＢＩＳＴ回路１ｍの良否判定フラグレジスタ１７ｍは、シフトパス用出力端子７に接続される。図１に示した第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれの図示を省略したデコーダ、アドレス取り込みレジスタ、終了フラグレジスタ１５２，・・・・・，１５ｍ、ＢＩＳＴ回路側切り替え回路１６２，・・・・・，１６ｍ、及び良否判定フラグレジスタ１７２，・・・・・，１７ｍのそれぞれは、第１のＢＩＳＴ回路１１のデコーダ１３１、アドレス取り込みレジスタ１４１、終了フラグレジスタ１５１、ＢＩＳＴ回路側切り替え回路１６１、及び良否判定フラグレジスタ１７１のそれぞれと実質的に同様の構成であるので、重複した説明を省略する。
第１のメモリカラー２１のメモリ２１１は、第１のＢＩＳＴ部１１１からのメモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、及びメモリ制御信号ＥＮに応じて、メモリ出力データＲＤ１を出力する。メモリ出力取り込みレジスタ２２１は、メモリ２１１から読み出されるメモリ出力データＲＤ１を取り込む。更に、メモリ出力取り込みレジスタ２２１は、外部クロック入力端子６からの外部クロックＯＣＬＫに同期して、シフトパス用入力端子１からの外部シフト信号ＳＩＮを入力して、メモリ出力データＲＤ１をシフトする。
第１のメモリカラー２１の比較器２３１は、メモリ出力取り込みレジスタ２２１からのメモリ出力データＲＤ１を、第１のＢＩＳＴ回路１１のＢＩＳＴ部１１１からのメモリ出力期待値ＴＤと比較して、比較結果ＣＤ１を出力する。第１のメモリカラー２１の比較フラグレジスタ２４１は、比較器２３１からの比較結果ＣＤ１を取り込む。更に、比較フラグレジスタ２４１は、外部クロック入力端子６からの外部クロックＯＣＬＫに同期して、シフトパス用入力端子１からの外部シフト信号ＳＩＮを入力して、比較結果ＣＤ１をシフトする。
第１のメモリカラー２１のメモリ側切り替え回路２５１は、第１のＢＩＳＴ回路１１のデコーダ１３１からのメモリ側切り替え制御信号ＳＥＬａ１に応じて、メモリ出力取り込みレジスタ２２１からの値と、比較フラグレジスタ２４１からの値を切り替えて出力する。第１のＢＩＳＴ回路１１に接続された第２〜第ｎのメモリカラー２２，・・・・・，２ｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにそれぞれ接続された図示を省略したメモリカラーの構成も、第１のメモリカラー２１の構成と実質的に同様であるので、重複した説明を省略する。
次に、図１に示した半導体集積回路において、第１のＢＩＳＴ回路１１に接続されたすべてのメモリ２１１，２１２，・・・・・，２１ｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれに接続された図示を省略したすべてのメモリのＢＩＳＴを行う場合の動作を図４を用いて説明する。
（イ）図４に示すように、設定用シリアル入力端子３から設定用シフト信号ＳＥがシリアルに入力されて、ＢＩＳＴモードなので第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍのそれぞれの動作設定レジスタ１２１，１２２，・・・・・，１２ｍの動作モード設定ビットＭＢの値が「０」に設定される。また、第１のＢＩＳＴ回路１１のすべてのメモリ２１１，２１２，・・・・・，２１ｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれに接続された図示を省略したすべてのメモリがＢＩＳＴ対象となるので、動作設定レジスタ１２１，１２２，・・・・・，１２ｍのメモリ選択ビット列ＳＢの値がすべて「１」に設定される。また、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍがＢＩＳＴ対象となるので、動作設定レジスタ１２１，１２２，・・・・・，１２ｍの動作イネーブルビットＥＢが「１」に設定される。
（ロ）ＢＩＳＴ動作時には、第１のＢＩＳＴ回路１１のデコーダ１３１は、ＢＩＳＴ対象となる第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのメモリ２１１，２１２，・・・・・，２１ｎに入力されるチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎをオン状態に制御する。ＢＩＳＴ部１１１から出力されたメモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、及びメモリ制御信号ＥＮが、第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのメモリ２１１，２１２，・・・・・，２１ｎに入力される。メモリ２１１，２１２，・・・・・，２１ｎのそれぞれからメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎが読み出され、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎに取り込まれる。比較器２３１，２３２，・・・・・，２３ｎのそれぞれは、メモリ出力取り込みレジスタ２２１，２２２，・・・・・，２２ｎのそれぞれからのメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎを、ＢＩＳＴ部１１１からのメモリ出力期待値ＴＤと比較する。比較フラグレジスタ２４１，２４２，・・・・・，２４ｎのそれぞれは、比較器２３１，２３２，・・・・・，２３ｎからの比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを取り込む。比較フラグレジスタ２４１，２４２，・・・・・，２４ｎに取り込まれた比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎに応じて、第１のＢＩＳＴ回路１１のＢＩＳＴ部１１１により良否判定を行い、メモリ２１１，２１２．・・・・・，２１ｎ全体の良否判定結果ＲＳＬＴを出力する。良否判定結果ＲＳＬＴは、図４に示した良否判定フラグレジスタ１７１に取り込まれる。第１のＢＩＳＴ回路１１、及び第１のＢＩＳＴ回路１１に接続された第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎと同様に、第２の〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍ、及び第２の〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにそれぞれ接続された図示を省略したメモリカラーにおいても、メモリカラー内のすべてのメモリのＢＩＳＴ動作が実行される。
（ハ）ＢＩＳＴ動作終了後、メモリ側切り替え回路２５１，２５２，・・・・・，２５ｎのそれぞれは、比較フラグレジスタ２４１，２４２，・・・・・，２４ｎからの値を出力するように制御される。また、ＢＩＳＴ回路側切り替え回路１６１，１６２，・・・・・１６ｍのそれぞれは、終了フラグレジスタ１５１，１５２，・・・・・，１５ｍからの値を出力するように制御される。即ち、図４に示すように、シフトパス用入力端子１とシフトパス用出力端子７との間には、第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのそれぞれの比較フラグレジスタ２４１，２４２，・・・・・，２４ｎとで、シリアルなシフトパス１８１の一部が構成される。更に、第１のＢＩＳＴ回路１１のアドレス取り込みレジスタ１４１、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれの図示を省略したアドレス取り込みレジスタと、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍのそれぞれの終了フラグレジスタ１５１，１５２，・・・・・，１５ｍ、及び良否判定フラグレジスタ１７１，１７２，・・・・・，１７ｍとでシフトパス１８１の他の一部が構成される。外部クロック入力端子６からの外部クロックＯＣＬＫに同期してシフトパス１８１の値がシフトされ、シフトパス用出力端子７を通じてシフトアウトする。比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎ及び良否判定結果ＲＳＬＴ等に基づいて、外部において故障が解析される。
次に、図１に示した半導体集積回路において、第２のメモリカラー２２のメモリ２１２のみのＢＩＳＴを行う場合の動作を図５を用いて説明する。
（イ）図５に示すように、初めに、設定用シリアル入力端子３から設定用シフト信号ＳＥがシリアルに入力されて、ＢＩＳＴモードなので、第１のＢＩＳＴ回路１１の動作モード設定ビットＭＢが「１」に設定される。更に、メモリ２１２をＢＩＳＴ対象として、メモリ選択ビット列ＳＢのうちメモリ２１２に対応する入力側から２ビット目のビットのみが「１」に設定される。また、第１のＢＩＳＴ回路１１がＢＩＳＴ対象となるので、動作イネーブルビットＥＢが「１」に設定される。一方、ＢＩＳＴ対象にならない第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれの動作設定レジスタ１２２，・・・・・，１２ｍの動作イネーブルビットＥＢが「０」に設定される。
（ロ）ＢＩＳＴ動作時には、ＢＩＳＴ対象となる第２のメモリカラー２２のメモリ２１２に入力されるチップイネーブル信号ＣＥＮ２のみがオン状態に制御され、ＢＩＳＴ動作が実行される。第１のＢＩＳＴ回路１１のＢＩＳＴ部１１１から、メモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、及びメモリ制御信号ＥＮが第２のメモリカラー２１のメモリ２１２に入力される。ここで、メモリ２１２以外のＢＩＳＴ対象にならないメモリ２１１，・・・・・，２１ｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・,１ｍに接続された図示を省略したメモリのそれぞれに入力されるチップイネーブル信号がオフ状態に制御されるので、ＢＩＳＴ動作が実行されない。第２のメモリカラー２２のメモリ２１２から読み出されたメモリ出力データＲＤ２は、取り込みレジスタ２２２に取り込まれる。比較器２３２は、メモリ出力取り込みレジスタ２２２からのメモリ出力データＲＤ２を、ＢＩＳＴ部１１１からのメモリ出力期待値ＴＤと比較する。比較フラグレジスタ２４２は、比較器２３２からの比較結果ＣＤ２を取り込む。比較フラグレジスタ２４２に取り込まれた比較結果ＣＤ２に応じて、第１のＢＩＳＴ回路１１のＢＩＳＴ部１１１によりメモリ２１２の良否判定を行う。良否判定フラグレジスタ１７１は、ＢＩＳＴ部１１１の結果解析器１０５からの良否判定結果ＲＳＬＴを取り込む。
（ハ）ＢＩＳＴ動作終了後、メモリ側切り替え回路２５１，２５２，・・・・・，２５ｎのそれぞれは、比較フラグレジスタ２４１，２４２，・・・・・，２４ｎからの値を出力する。また、第１のＢＩＳＴ回路１１のＢＩＳＴ回路側切り替え回路１６１は、終了フラグレジスタ１５１からの値を出力する。一方、他の第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれのＢＩＳＴ回路側切り替え回路１６２，１６３，・・・・・１６ｍが、第１〜第（ｍ−１）のＢＩＳＴ回路１１，・・・・・１（ｍ−１）の良否判定フラグレジスタ１７１，・・・・・，１７（ｍ−１）からの値を出力する（第（ｍ−１）のＢＩＳＴ回路１（ｍ−１）及び良否判定フラグレジスタ１７（ｍ−１）は図示省略）。即ち、シフトパス用入力端子１とシフトパス用出力端子７との間に、第１〜第ｎのメモリカラー２１，２２，・・・・・２ｎにおける比較フラグレジスタ２４１，２４２，・・・・・，２４ｎを含むシフトパスと、第１のＢＩＳＴ回路１１におけるアドレス取り込みレジスタ１４１、終了フラグレジスタ１５１、及び良否判定フラグレジスタ１７１を含むシフトパスと、第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれの良否判定フラグレジスタ１７２，・・・・・，１７ｍを含むシフトパスとで、全体のシリアルなシフトパス１８２が構成される。シフトパス用入力端子１から外部シフト信号ＳＩＮが入力されて、外部クロックＯＣＬＫに同期してシリアルにシフト動作が行われ、シフトパス用出力端子７を通じてシフトアウトされる。なお、第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのすべての比較フラグレジスタ２４１，２４２，・・・・・，２４ｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍに接続された図示を省略したメモリカラーの比較フラグレジスタの値もシフトパス１８２上に現れるが、外部での良否判定はＢＩＳＴ対象となるメモリ２１２に対応する比較フラグレジスタ２４２の比較結果ＣＤ２のみに対して行われれば良い。
次に、図１に示した半導体集積回路において、例えば第１のメモリカラー２１のメモリ２１２の故障診断を行う場合の動作を図６を用いて説明する。
（イ）図６に示すように、設定用シリアル入力端子３から入力された設定用シフト信号ＳＥにより、故障診断モードなので、第１のＢＩＳＴ回路１１の動作設定レジスタ１２１の動作モード設定ビットＭＢが「０」に設定される。故障診断は入力側から２ビット目の１つのメモリ２１２を対象に行うことを前提として、メモリ選択ビット列ＳＢのうち、故障診断対象となるメモリ２１２に対応する１ビットのみが「１」に設定される。また、第１のＢＩＳＴ回路１１が故障診断対象となるので、動作イネーブルビットＥＢが「１」に設定される。また、故障診断にならない第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれの動作設定レジスタ１２２，・・・・・，１２ｍの動作イネーブルビットＥＢが「０」に設定される。
（ロ）ＢＩＳＴ動作時には、故障診断対象となるメモリ２１２のみ入力されるチップイネーブル信号がオン状態に制御され、ＢＩＳＴ動作が実行される。ＢＩＳＴ部１１１から、メモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、及びメモリ制御信号ＥＮが生成され、メモリ２１２に入力される。メモリ２１２から読み出されたメモリ出力データＲＤ２が、メモリ出力取り込みレジスタ２２２に取り込まれる。各アドレスでメモリ出力を取り込む毎に、ＢＩＳＴ動作が中断される。一方、メモリ２１２以外のメモリ２１１，２１３，・・・・・，２ｎ及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにそれぞれ接続された図示を省略したメモリのそれぞれに入力されるチップイネーブル信号がオフ状態に制御され、ＢＩＳＴ動作が実行されない。
（ハ）ＢＩＳＴ動作を中断した後、シフト回路２０２のメモリ側切り替え回路２５２は、メモリ出力取り込みレジスタ２２２からの値を選択する。一方、メモリ側切り替え回路２５２以外のメモリ側切り替え回路２５１，・・・・・，２５ｎのそれぞれは、比較フラグレジスタ２４１，・・・・・，２４ｎからの値を選択する。また、ＢＩＳＴ回路側切り替え回路１６１は、終了フラグレジスタ１５１からの値を出力する。また、ＢＩＳＴ回路側切り替え回路１６２，・・・・・，１６ｍは、良否判定フラグレジスタ１７１，・・・・・１７（ｍ−１）からの値を出力する（良否判定フラグレジスタ１７（ｍ−１）は図示省略）。即ち、シフトパス用入力端子１とシフトパス用出力端子７との間で、第２のメモリカラー２２のメモリ出力取り込みレジスタ２２２を含むシフトパスと、第２のメモリカラー２２以外の第１〜第ｎのメモリカラー２１，・・・・・，２ｎにおける、比較フラグレジスタ２４２以外の比較フラグレジスタ２４１，・・・・・，２４ｎを含むシフトパスと、第１のＢＩＳＴ回路１１におけるアドレス取り込みレジスタ１４１、終了フラグレジスタ１５１、及び良否判定フラグレジスタ１７１を含むシフトパスと、第２，・・・・・，第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにおける良否判定フラグレジスタ１７２，・・・・・，１７ｍを含むシフトパスとで、全体のシリアルなシフトパス１８３が構成される。ここで、外部クロックＯＣＬＫに同期してシフトパス１８３のシフト動作が行われ、シフトパス用出力端子７を通じてシフトアウトする。
（ニ）シフトアウト終了後に、ＢＩＳＴ動作を再開し、再び次の読み出しタイミングでシフトパス１８３の値をシフトアウトする。メモリアドレスデータＡＤとして、図２に示した第１のＢＩＳＴ回路１１のアドレス生成器１０３のアドレスレジスタ１０３ｘに保持された値を直接シフトするのではなく、図６に示すように、他のアドレス取り込みレジスタ１４１に取り込んだものを出力する。このため、図２に示したアドレスレジスタ１０３ｘが保持するアドレスは変わらないので、図６に示すように、シフトパス１８３を図１１に示したシフトパス９００のように循環的に構成しなくとも良い。ＢＩＳＴ動作の中断、シフトアウト、ＢＩＳＴ動作の再開を繰り返すことにより、メモリ２１２からの読み出し動作が行われるたびにメモリ内部の状態を読み出す。この結果に基づいて、メモリ２１２のセルアレイの故障ビット位置を示すフェイルビットマップを作成し、故障解析を行う。
図１に示した半導体集積回路によれば、ＢＩＳＴ時において、図５に示すように、ＢＩＳＴ対象にならない例えば第１のＢＩＳＴ回路１１のメモリ２１２以外のメモリ２１１，・・・・・，２１ｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・,１ｍに接続された図示を省略したメモリのそれぞれに入力されるチップイネーブル信号がオフ状態となるので、ＢＩＳＴ動作が実行されない。このため、ＢＩＳＴ時に不要な電力の消費を抑制することができる。また、動作設定レジスタ１２１，１２２，・・・・・，１２ｍを用いてＢＩＳＴ対象となるメモリ２１２を外部から任意に選択できるので、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍを半導体集積回路に組み込んだ後からでも、消費電力やＢＩＳＴに要する時間を考慮したＢＩＳＴのスケジューリングを行うことができる。
また、故障診断時においても、図６に示すように、故障診断対象にならないメモリ２１２以外のメモリ２１１，・・・・・，２１ｎが含まれる、第２のメモリカラー２２以外のメモリカラー２１，・・・・・，２ｎにおいて、比較フラグレジスタ２４２以外の比較フラグレジスタ２４１，・・・・・，２４ｎの１ビットのみでシフトパス１８３の一部が構成され、且つ故障診断対象にならない第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれにおいて良否判定フラグレジスタ１７２，・・・・・，１７ｍの１ビットのみでシフトパス１８３の一部が構成されるので、シフトに要するステップが短縮され、故障診断に要する時間を大幅に短縮することができ、テストパタンのサイズも削減できる。更に、故障診断対象にならないメモリに入力されるチップイネーブル信号がオフ状態となり動作しないので、不要な消費電力を削減することができる。
なお、図６においては、メモリ２１２のみを故障診断対象とする一例を説明したが、同時に複数のメモリ、例えば複数のメモリ２１１，２１２，・・・・・，２１ｍを故障診断対象とすることも可能である。また、すべてのメモリ２１１，２１２，・・・・・，２１ｎ、及び図示を省略したメモリに対するＢＩＳＴが主な使用法であることを考慮して、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍの初期化時に、動作設定レジスタ１２１，１２２，・・・・・、１２ｍがすべてのメモリ２１１，２１２，・・・・・，２１ｎ、及び図示を省略したメモリをＢＩＳＴ対象とする状態に設定されるように初期化回路を構成しても良い。
また、図１に第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・１ｍを示したが、ＢＩＳＴ回路の数は限定されず、１つ以上であれば良い。また、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・１ｍにそれぞれ接続されるメモリの数も特に限定されず、１つ以上であれば良い。第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・１ｍは、接続された１つ以上のメモリを対象とすることができる。また、第１〜第ｎのシフト回路２０１，２０２，・・・・・，２０ｎを示したが、メモリに対応する数だけあれば良い。また、図４〜図６にそれぞれ単数のシフトパス１８１，１８２，１８３を示したが、複数のシフトパスを構成しても良い。
（変形例）
本発明の第１の実施の形態の変形例に係る半導体集積回路は、図７に示すように、第１のＢＩＳＴ回路１１のデコーダ１３１ａに接続されたデコーダ制御入力端子２を更に備える点が、図１に示した半導体集積回路と異なる。デコーダ制御入力端子２には、デコーダ制御入力端子２からの信号値をバッファリングするバッファ６２が接続されている。
デコーダ１３１ａは、図１に示した動作設定レジスタ１２１からのパラレルな出力値に関わらず、デコーダ制御入力端子２からのデコーダ制御信号ＤＣＴＲＬに応じてチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎのそれぞれを第１〜第ｎのメモリカラー２１，２２，・・・・・，２ｎのメモリ２１１，２１２，・・・・・，２１ｎのそれぞれに出力することにより、メモリ２１１，２１２，・・・・・，２１ｎのそれぞれに入力されるチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎをオン状態又はオフ状態に制御する。例えば、デコーダ制御信号ＤＣＴＲＬが「１」のとき、デコーダ１３１ａは、すべてのメモリ２１１，２１２，・・・・・，２１ｎをＢＩＳＴ対象とする。なお、デコーダ１３１ａは、チップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎの代わりに、メモリ２１１，２１２，・・・・・，２１ｎに入力されるクロック信号を制御しても良い。一方、第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにおける図示を省略したデコーダも、デコーダ制御入力端子２に接続されていても良い。他の構成は、図１に示した半導体集積回路と実質的に同様であるので、重複した説明を省略する。
本発明の第１の実施の形態の変形例に係る半導体集積回路によれば、デコーダ１３１ａがデコーダ制御入力端子２からのデコーダ制御信号ＤＣＴＲＬに応じて、メモリ２１１，２１２，・・・・・，２１ｎのそれぞれに入力されるチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎをオン状態又はオフ状態に制御することにより、ＢＩＳＴ実行に先立って動作設定用のビット列をシフト入力する時間を削減することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路は、図８に示すように、第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎのそれぞれが、対象となるメモリ３１１，３１２，・・・・・，３１ｎと、複数のシフト回路３０１，３０２，・・・・・，３０ｎを備える。図８に示した半導体集積回路においても、複数のシフト回路３０１，３０２，・・・・・，３０ｎのそれぞれのデータビットを含むシフトパス及びビット数の少ないシフトパスのいずれかが互いに接続されて外部シフト出力へのシリアルなシフトパスの一部をなす。
複数のシフト回路３０１，３０２，・・・・・，３０３のそれぞれが、メモリ出力データとＢＩＳＴ回路１１から出力されたメモリ出力期待値ＴＤとをビット毎に比較する比較器３２１，３２２，・・・・・，３２ｎと、比較器３２１，３２２，・・・・・，３２ｎから出力された比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを取り込み、外部クロックＯＣＬＫに同期して比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを取り込みデータとしてシフトする、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎを含むレジスタと、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎに取り込まれた比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎに基づいてメモリ３１１，３１２，・・・・・，３１ｎの良否判定を行う良否判定器３４１，３４２，・・・・・，３４ｎと、良否判定器３４１，３４２，・・・・・，３４ｎから出力された良否判定結果ＪＤ１，ＪＤ２，・・・・・，ＪＤｎを取り込み、外部クロックＯＣＬＫに同期して比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎのビットよりも少ないビットをシフトする、良否判定フラグレジスタ（メモリ側良否判定フラグレジスタ）３５１，３５２，・・・・・，３５ｎを含むレジスタと、メモリ側切り替え制御信号ＳＥＬａ１，ＳＥＬａ２，・・・・・，ＳＥＬａｎに応じて、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎからの比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを含むレジスタと、メモリ側良否判定フラグレジスタ３５１，３５２，・・・・・，３５ｎからの比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎよりも少ないビットのレジスタのいずれかを切り替えて出力するメモリ側切り替え回路３６１，３６２，・・・・・，３６ｎを備える点が、図１に示したシフト回路２０１，２０２，・・・・・，２０ｎと異なる。
図８に示した比較フラグレジスタ３３１，３３２，・・・・・，３３ｎ及びメモリ側良否判定フラグレジスタ）３５１，３５２，・・・・・，３５ｎは、それぞれより大きなレジスタの一部であっても良い。第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎのメモリ３１１，３１２，・・・・・，３１ｎには比較器３２１，３２２，・・・・・，３２ｎがそれぞれ接続され、比較器３２１，３２２，・・・・・，３２ｎには比較フラグレジスタ３３１，３３２，・・・・・，３３ｎがそれぞれ接続され、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎには良否判定器３４１，３４２，・・・・・，３４ｎがそれぞれ接続され、良否判定器３４１，３４２，・・・・・，３４ｎにはメモリ側良否判定フラグレジスタ３５１，３５２，・・・・・，３５ｎがそれぞれ接続され、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎ及びメモリ側良否判定フラグレジスタ３５１，３５２，・・・・・，３５ｎにはメモリ側切り替え回路３６１，３６２，・・・・・，３６ｎがそれぞれ接続される。
第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎの比較器３２１，３２２，・・・・・，３２ｎのそれぞれは、メモリ２１１，２１２，・・・・・，２１ｍのそれぞれから読み出されたメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎと、ＢＩＳＴ部１１１からのメモリ出力期待値ＴＤのビット毎の比較を行い、例えばパスであれば「０」、フェイルであれば「１」のように、比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを出力する。比較フラグレジスタ３３１，３３２，・・・・・，３３ｎのそれぞれは、メモリ出力幅分のレジスタである。
第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎの比較フラグレジスタ３３１，３３２，・・・・・，３３ｎのそれぞれは、比較器３２１，３２２，・・・・・，３２ｎからの比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎを取り込む。更に、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎのそれぞれは、外部クロックＯＣＬＫに同期して、比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎをシフトする。第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎの良否判定器３４１，３４２，・・・・・，３４ｎのそれぞれは、比較フラグレジスタ３３１，３３２，・・・・・，３３ｎの比較結果ＣＤ１，ＣＤ２，・・・・・，ＣＤｎをすべてＯＲに入力して、メモリ単位でのパス又はフェイルを判定した良否判定結果ＪＤ１，ＪＤ２，・・・・・，ＪＤｎを生成する。
また、第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎのメモリ側良否判定フラグレジスタ３５１，３５２，・・・・・，３５ｎのそれぞれは、良否判定器３４１，３４２，・・・・・，３４ｎのそれぞれからの良否判定結果ＪＤ１，ＪＤ２，・・・・・，ＪＤｎを取り込む。更に、メモリ側良否判定フラグレジスタ３５１，３５２，・・・・・，３５ｎのそれぞれは、外部クロックＯＣＬＫに同期して、良否判定結果ＪＤ１，ＪＤ２，・・・・・，ＪＤｎをシフトする。なお、ＢＩＳＴ部１１１の図示を省略した結果解析器は、メモリ側良否判定フラグレジスタ３５１，３５２，・・・・・，３５ｎに取り込まれた良否判定結果ＪＤ１，ＪＤ２，・・・・・，ＪＤｎに基づいて全体の良否判定を行い、良否判定結果ＲＳＬＴを出力する。第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍに接続された図示を省略したメモリカラーも、第１〜第ｎのメモリカラー３１，３２，・・・・・，３ｎと同様の構成であるので、重複した説明を省略する。更に、図８に示した他の構成は、図１に示した半導体集積回路と実質的に同様であるので、重複した説明を省略する。
図８に示した半導体集積回路によれば、ＢＩＳＴ時において、ＢＩＳＴ対象にならない例えば第１のＢＩＳＴ回路１１のメモリ３１２以外のメモリ３１１，・・・・・，３１ｎに入力されるチップイネーブル信号ＣＥＮ１，ＣＥＮ２，・・・・・，ＣＥＮｎ、及び第２〜第ｍのＢＩＳＴ回路１２，・・・・・,１ｍに接続された図示を省略したメモリのそれぞれに入力されるチップイネーブル信号がオフ状態となるので、ＢＩＳＴ動作が実行されない。このため、ＢＩＳＴ時に不要な電力の消費を抑制することができる。また、ＢＩＳＴ対象にならない第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍにおいては、良否判定フラグレジスタ１７２，・・・・・，１７ｍの１ビットのみがシフトパスの一部となるように構成されるので、ＢＩＳＴに要する時間が大幅に短縮される。また、動作設定レジスタ１２１，１２２，・・・・・，１２ｍを用いてＢＩＳＴ対象となるメモリ３１２を外部から任意に選択できるので、第１〜第ｍのＢＩＳＴ回路１１，１２，・・・・・，１ｍを半導体集積回路に組み込んだ後からでも、消費電力やＢＩＳＴに要する時間を考慮したＢＩＳＴのスケジューリングを行うことができる。
また、故障診断時には、故障診断対象にならないメモリ３１２以外のメモリ３１１，・・・・・，３１ｎが含まれる、第２のメモリカラー３２以外のメモリカラー３１，・・・・・，３ｎにおいて、メモリ側良否判定フラグレジスタ３５２以外のメモリ側良否判定フラグレジスタ３５１，・・・・・，３５ｎの１ビットのみでシフトパスが構成され、且つ故障診断対象にならない第２〜第ｍのＢＩＳＴ回路１２，・・・・・，１ｍのそれぞれにおいて良否判定フラグレジスタ１７２，・・・・・，１７ｍの１ビットのみでシフトパスが構成されるので、シフトに要するステップが短縮され、故障診断に要するテスタ実行時間を大幅に短縮することができる。更に、故障診断対象にならないメモリに入力されるチップイネーブル信号がオフ状態となり動作しないので、不要な消費電力を削減することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体集積回路は、図９に示すように、複数の埋め込みメモリ（メモリ）５１１，５１２，・・・・・，５１ｎと、複数のメモリ５１１，５１２，・・・・・，５１ｎを対象とする組み込み自己テスト回路（第１のＢＩＳＴ回路）４１と、複数のメモリ５１１，５１２，・・・・・，５１ｎのそれぞれに接続され、外部クロックＯＣＬＫに同期して、複数のメモリ５１１，５１２，・・・・・，５１ｎから読み出されたメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎをもとに取り込まれたデータビットを含むシフトパスと、データビットを含むシフトパスよりもビット数の少ないシフトパスのいずれかを、第１のＢＩＳＴ回路４１から出力されたメモリ側切り替え制御信号ＳＥＬａ１，ＳＥＬａ２，・・・・・，ＳＥＬａｎに応じて切り替えてシリアルにシフトする複数のシフト回路５０１，５０２，・・・・・，５０ｎとを備える。ここで、複数のシフト回路５０１，５０２，・・・・・，５０ｎ毎にシフトされるデータビットを含むシフトパス及びビット数の少ないシフトパスのいずれかが互いに接続されて外部出力へのシリアルなシフトパスの一部をなす。
複数のシフト回路５０１，５０２，・・・・・，５０３のそれぞれは、メモリ５１，５２，・・・・・，５ｎから読み出されたメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎを圧縮して取り込む第１の動作モードと、メモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎをそのまま取り込む第２の動作モードとを有し、外部クロックＯＣＬＫに同期してメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎをシフトする圧縮器５２１，５２２，・・・・・，５２ｎを含むレジスタと、外部クロックＯＣＬＫに同期してメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎのビットよりも少ないビットをシフトするバイパスレジスタ５３１，５３２．・・・・・，５３ｎと、メモリ側切り替え制御信号ＳＥＬａ１，ＳＥＬａ２，・・・・・，ＳＥＬａｎに応じて、圧縮器５２１，５２２，・・・・・，５２ｎからのメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎを含むレジスタとバイパスレジスタ５３１，５３２．・・・・・，５３ｎからのメモリ出力データＲＤ１，ＲＤ２，・・・・・，ＲＤｎよりも少ないビットのいずれかを切り替えて出力するメモリ側切り替え回路５４１，５４２，・・・・・，５４ｎとを備える点が、図１に示したシフト回路２０１，２０２，・・・・・，２０ｎと異なる。
複数のメモリ５１１，５１２，・・・・・，５１ｎ、及びメモリ５１１，５１２，・・・・・，５１ｎにそれぞれ接続された複数のシフト回路５０１，５０２，・・・・・，５０ｎはそれぞれ、第１〜第ｎのメモリカラー５１，５２，・・・・・，５ｎに含まれる。更に、第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍと、第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍにそれぞれ接続された図示を省略した複数のメモリカラーを備える。
第１〜第ｎのメモリカラー５１，５２，・・・・・５ｎのそれぞれの圧縮器５２１，５２２，・・・・・，５２ｎ及びバイパスレジスタ５３１，５３２．・・・・・，５３ｎには、メモリ側切り替え回路５４１，５４２，・・・・・，５４ｎがそれぞれ接続される。圧縮器５２１とバイパスレジスタ５３１とは、シフトパス用入力端子１とメモリ側切り替え回路５４１との間に並列に接続される。また、メモリ側切り替え回路５４ｎには、第１のＢＩＳＴ回路４１のアドレス取り込みレジスタ１４１が接続される。
圧縮器５２１，５２２，・・・・・，５２ｎとしては、参考図書『ＶＬＳＩの組み込みテスト（Built-In Test for VLSI）: 擬似乱数技術（Pseudo Random Techniques）, ボール Ｈ．バーデル（Paul H. Bardell）,ウィリアム Ｈ（William H）. マッカニー 及び ヤコブ・サビー（McAnney and Jacob Savir）, ジョン・ウィレイ ＆ ソンズ（John Wiley & Sons）, 1987』に記載されているように、リニア・フィードバック・シフト・レジスタ（ＬＦＳＲ）の変形である多入力シグニチャ・レジスタ（ＭＩＳＲ）が一般的に用いられる。また、第１〜第ｎのメモリカラー５１，５２，・・・・・５ｎのバイパスレジスタ５３１，５３２，・・・・・，５３ｎのそれぞれは、シフトレジスタ構造をなし、圧縮器５２１，５２２，・・・・・，５２ｎのビット数よりも少ない１つ以上のビットを有する。第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍにそれぞれ接続された図示を省略したメモリカラーも、第１〜第ｎのメモリカラー５１，５２，・・・・・５ｎと実質的に同様であるので、重複した説明を省略する。
第１のＢＩＳＴ回路４１のＢＩＳＴ部４１１は、図１０に示すように、ＢＩＳＴ制御回路４０１、データ生成器４０２、アドレス生成器４０３、及び制御信号生成器４０４を備える。ＢＩＳＴ制御回路４０１は、データ生成器４０２、アドレス生成器４０３、及び制御信号生成器４０４を制御して、メモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、メモリ制御信号ＥＮを順次生成させる。テスト結果は、外部のテスト装置上のメモリに保存されている期待値と、シフトパス用出力端子７からシフトアウトされた値と比較することにより判定される。また、図９に示すように、１つの例えば第１のＢＩＳＴ回路４１で複数のメモリ５１１，５１２，・・・・・，５１ｎのＢＩＳＴを行う場合には、それぞれの圧縮器５２１，５２２，・・・・・，５２ｎをシリアルに接続して、ＢＩＳＴ回路４１に接続される。図９に示した半導体集積回路の他の構成は、図１に示した半導体集積回路の構成と実質的に同様であるので、重複した説明を省略する。
図９に示した半導体集積回路のＢＩＳＴ時には、ＢＩＳＴモードなので、また、動作設定レジスタ１２１，１２２，・・・・・，１２ｍの動作モード設定ビットが「０」に設定される。動作設定レジスタ１２１のメモリ選択ビット列の、ＢＩＳＴ対象となる例えばメモリ５１１に対応するビットが「１」に設定され、ＢＩＳＴ対象とならないメモリ５１２，・・・・・，５１ｎに対応する動作設定レジスタ１２１のビットは「０」に設定される。また、ＢＩＳＴ対象となる第１のＢＩＳＴ回路４１の動作設定レジスタ１２１の動作イネーブルビットが「１」に設定され、ＢＩＳＴ対象とならない第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍの動作設定レジスタ１２２，・・・・・，１２ｍにおいては、動作イネーブルビットが「０」に設定される。
そして、ＢＩＳＴ動作時には、図１０に示したデータ生成器４０２、アドレス生成器４０３、制御信号生成器４０４のそれぞれからのメモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、メモリ制御信号ＥＮが図９に示すようにメモリ５１１に入力される。メモリ５１１から読み出されるメモリ出力データＲＤ１は圧縮器５２１に入力され、順次圧縮されてゆく。一方、メモリ５１１以外の他のメモリ５１２，・・・・・，５１ｎ、及び第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍに接続された図示を省略したメモリに入力されるチップイネーブル信号がオフに制御されるので、ＢＩＳＴ動作が実行されない。
引き続き、ＢＩＳＴ動作終了後に、外部クロックＯＣＬＫに同期して、圧縮器５２１の圧縮結果、及びバイパス用の短いビット数のバイパスレジスタ１７１の内容がシフトパス用出力端子７を通じてシフトアウトする。ここで、第２〜第ｍのＢＩＳＴ回路４２，・・・・・，２ｍのＢＩＳＴ回路側切り替え回路１６２，・・・・・，１６ｍが第２〜第ｍのＢＩＳＴ回路４２，・・・・・，２ｍ内のシフトパスを、バイパスレジスタ１７２，・・・・・，１７ｍの１ビットのみから構成されるようにする。外部において、シフトアウトされた圧縮器５２１に保存されていた値が、テスト結果としてあらかじめ計算されたメモリ出力期待値と比較されて、メモリ５１１の良否が判定される。
一方、図９に示した半導体集積回路の故障診断時には、故障診断モードなので、動作設定レジスタ１２１，１２２，・・・・・，１２ｍの動作モード設定ビットが「１」に設定される。また、動作設定レジスタ１２１のメモリ選択ビット列の故障診断対象となる例えばメモリ５１１に対応するビットが「１」に設定され、故障診断対象とならないメモリ５１２，・・・・・，５１ｎに対応するビットが「０」に設定される。また、故障診断対象となる第１のＢＩＳＴ回路４１の動作イネーブルビットが「１」に設定され、故障診断対象とならない第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍの動作設定レジスタ１２２，・・・・・，１２ｍの動作イネーブルビットが「０」に設定される。そして、ＢＩＳＴ動作時には、ＢＩＳＴ部４１１からのメモリ書き込みデータＴＤ、メモリアドレスデータＡＤ、メモリ制御信号ＥＮがメモリ５１１に入力される。メモリ５１１から読み出されるメモリ出力データＲＤ１は圧縮器５２１にそのまま取り込まれる。一方、メモリ５１１以外の他のメモリ５１２，・・・・・，５１ｎ、及び第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍに接続された図示を省略したメモリに入力されるチップイネーブル信号がオフに制御されるので、ＢＩＳＴ動作が実行されない。
引き続き、ＢＩＳＴ動作を中断した後、外部クロックＯＣＬＫに同期してシフトパス用入力端子１から外部シフト信号ＳＩＮを入力して、シリアルなシフトパスにおいてシフト動作を行い、シフトパス用出力端子７を通じてシフトアウトする。ここで、第１のメモリカラー５１のメモリ側切り替え回路５４１は、圧縮器５２１にそのまま取り込まれたメモリ出力データＲＤ１を出力する。一方、第２〜第ｎのメモリカラー５２，・・・・・，５ｎのメモリ側切り替え回路５４２，・・・・・，５４ｎは、バイパスレジスタ５３２，・・・・・，５３ｎのビットを出力する。シフトアウト後、ＢＩＳＴ動作が再開される。ＢＩＳＴ動作の中断、シフトアウト、及びＢＩＳＴ動作の再開を繰り返して、シフトアウトされた値に基づいてフェイルビットマップが作成され、メモリ５１１の故障箇所のビット位置が解析される。
第３の実施の形態によれば、図１に示した比較器型のＢＩＳＴ回路１１，１２，・・・・・，１ｍの代わりに、圧縮器型のＢＩＳＴ回路４１，４２，・・・・・，４ｍを備える場合でも、故障診断対象とならないメモリ５１２，・・・・・，５１ｎが含まれる第２〜第ｎのメモリカラー５２，・・・・・，５ｎ内では１ビットのバイパスレジスタ５３２，・・・・・，５３ｎのシフトパスが構成されるので、第１の実施の形態と同様に故障診断に要する時間を大幅に削減することができ、テストパタンも削減可能となる。また、ＢＩＳＴ対象及び故障診断対象にならない第２〜第ｍのＢＩＳＴ回路４２，・・・・・，４ｍでは１ビットの良否判定フラグレジスタ１７２，・・・・・，１７ｍでシフトパスを構成するので、不要な消費電力を削減することができる。また、ＢＩＳＴ対象や故障診断対象の例えばメモリ５１１或いは第１のＢＩＳＴ回路４１を任意に選択し、自由にテストのスケジューリングを行うことができる。
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図１に示した動作設定レジスタ１２１，１２２，・・・・・，１２ｍにシリアルなビットを入出力する設定用シリアル入力端子３及び設定用シリアル出力端子８や、故障診断結果或いはＢＩＳＴ結果観測用のシフトパス用入力端子１及びシフトパス用出力端子７のそれぞれは、「米国電気電子学会（IEEE）規格 1149.1-2001 標準テストアクセスポート及びバウンダリ・スキャンの構造（Standard Test Access Port and Boundary-Scan Architecture）」で標準化されている、標準テストアクセスポートに接続されても良い。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体集積回路の一例を示す回路図である。 本発明の第１の実施の形態に係るＢＩＳＴ部の一例を示す回路図である。 本発明の第１の実施の形態に係る動作設定レジスタの一例を示す概略図である。 本発明の第１の実施の形態に係る半導体集積回路のすべてのメモリをＢＩＳＴ対象とするＢＩＳＴ時の信号の流れの一例を示す回路図である。 本発明の第１の実施の形態に係る半導体集積回路の一部のメモリのみをＢＩＳＴ対象とするＢＩＳＴ時の信号の流れの一例を示す回路図である。 本発明の第１の実施の形態に係る半導体集積回路のメモリの故障診断時の信号の流れの一例を示す回路図である。 本発明の第１の実施の形態の変形例に係る半導体集積回路の一例を示す回路図である。 本発明の第２の実施の形態に係る半導体集積回路の一例を示す回路図である。 本発明の第３の実施の形態に係る半導体集積回路の一例を示す回路図である。 本発明の第３の実施の形態に係るＢＩＳＴ部の一例を示す回路図である。 従来の半導体集積回路を示す回路図である。
符号の説明
１１，１２，・・・・・，１ｍ，４１，４２，・・・・・，４ｍ…組み込み自己テスト回路（第１〜第ｍのＢＩＳＴ回路）
１２１，１２２，・・・・・，１２ｍ…動作設定レジスタ
２０１，２０２，・・・・・，２０ｎ，３０１，３０２，・・・・・，３０ｎ，５０１，５０２，・・・・・，５０ｎ…シフト回路
２１１，２１２，・・・・・，２１ｎ，３１１，３１２，・・・・・，３１３，５１１，５１２，・・・・・，５１ｎ…メモリ
２２１，２２２，・・・・・，２２ｎ…メモリ出力取り込みレジスタ
２３１，２３２，・・・・・，２３ｎ，３２１，３２２，・・・・・，３２ｎ…比較器
２４１，２４２，・・・・・，２４ｎ，３３１，３３２，・・・・・，３３ｎ…比較フラグレジスタ
２５１，２５２，・・・・・，２５ｎ，３６１，３６２，・・・・・，３６ｎ，５４１，５４２，・・・・・，５４ｎ…メモリ側切り替え回路
３４１，３４２，・・・・・，３４ｎ…良否判定器
３５１，３５２，・・・・・，３５ｎ…良否判定フラグレジスタ
５２１，５２２，・・・・・，５２ｎ…圧縮器
５３１，５３２，・・・・・，５３ｎ…バイパスレジスタ

Claims (5)

  1. 複数の埋め込みメモリと、
    単数又は複数の前記メモリを対象とする単数又は複数の組み込み自己テスト回路と、
    前記複数のメモリのそれぞれに接続され、外部クロックに同期して、前記メモリから読み出されたメモリ出力データをもとに取り込まれたデータビットを含むシフトパスと、該データビットを含むシフトパスよりもビット数の少ないシフトパスのいずれかを、前記組み込み自己テスト回路から出力されたメモリ側切り替え制御信号に応じて切り替えてシリアルにシフトする複数のシフト回路
    とを備え、前記複数のシフト回路毎にシフトされる前記データビットを含むシフトパス及び前記ビット数の少ないシフトパスのいずれかが互いに接続されて外部出力へのシリアルなシフトパスの一部をなすことを特徴とする半導体集積回路。
  2. 前記シリアルなパスの出力の切り替え回路の切り替え制御信号が、半導体集積回路内の記憶素子に保存されたビット列あるいは、外部端子を通じて内部の記憶素子に設定されたビット列をもとに、前記複数のメモリそれぞれに対し独立に、あるいは前記メモリのグループ毎に生成されることを特徴とする請求項１に記載の半導体集積回路。
  3. 被テスト対象メモリのチップイネーブル信号あるいはクロック信号が、前記記憶素子に設定されたビット列をもとに制御されることを特徴とする請求項２に記載の半導体集積回路。
  4. 前記メモリ毎のシフトパスを接続したシフトパスと、該シフトパスよりもビット数の少ないシフトパスとを、前記組み込み自己テスト回路毎に切り替えることのできる構造を持ち、該切り替え回路の切り替え制御信号が、半導体集積回路内の記憶素子に保存されたビット列あるいは、外部端子を通じて内部の記憶素子に設定されたビット列をもとに生成されることを特徴とする請求項１又は２に記載の半導体集積回路。
  5. 前記組み込み自己テスト回路が前記ビット数の少ないシフトパスをシフトするときに、前記組み込み自己テスト回路の対象となる前記メモリのチップイネーブル信号あるいはクロック信号がオフ状態に制御されることを特徴とする請求項４に記載の半導体集積回路。
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