JP2009059434A - 半導体集積回路 - Google Patents

Abstract

【課題】メモリの自己テスト回路が組み込まれた半導体集積回路の故障診断を容易に実行できるようにする。
【解決手段】半導体集積回路５０には、ＢＩＳＴ回路１及びメモリカラー２が設けられる。メモリカラー２には、メモリ出力結果解析回路３及びメモリセル２１が設けられる。ＢＩＳＴ実行時では、不良検出された時点で検出された不良をメモリ出力結果解析回路３の取り込みレジスタ３１に保存した状態でＢＩＳＴ動作が完了する。メモリ出力結果解析回路３の２入力ＯＲ回路ＯＲ１から出力される故障検出信号Ｓ１０９がＢＩＳＴ回路１の診断データ転送・保存回路１６に入力されると、診断データ転送・保存回路１６は動作を開始する。診断データ転送・保存回路１６からシフトイネーブル信号Ｓ１０８が出力されると、取り込みレジスタ３１に保存されているデータが診断データ転送・保存回路１６に自動的に転送される。
【選択図】 図１

Description

本発明は、半導体集積回路に係り、特にメモリの組み込み自己テスト回路を用いて故障診断動作を行う半導体集積回路に関する。

メモリを含む半導体集積回路において、組み込み自己テスト（Built-In Self Test、以下、ＢＩＳＴと呼称する）回路を組み込み、ＢＩＳＴ回路を用いてＢＩＳＴを行って不良のチップを検出し、次にＢＩＳＴ回路を用いて該不良チップに故障診断を行ってメモリの不良箇所の候補を抽出する手法が用いられている。ＢＩＳＴ回路には、書き込みデータと同一の期待値と、メモリから読み出したデータとの比較を行い、故障の有無を判別する比較器型ＢＩＳＴ回路や、メモリから読み出されたデータをＢＩＳＴ回路内で圧縮し、圧縮した結果を用いて故障の有無を判別する圧縮器型ＢＩＳＴ回路等がある（例えば、特許文献１参照。）。

特許文献１などに記載されるＢＩＳＴ回路では、ＢＩＳＴ動作の中断、シフトアウト、ＢＩＳＴ動作の再開を繰り返すことにより、メモリ内部の状態を読み出すことが可能となる。そして、その結果をもとにして、メモリのセルアレイ内の故障ビット位置を示すフェイルビットマップを作成し、故障解析を実行できる。

ところが、故障の有無によらず、すべての内部状態を読み出し、且つ故障診断対象でないメモリのレジスタもシフトさせる必要があるので、テスト時間が膨大になるという問題点がある。また、ＢＩＳＴで故障診断を行うためのテストパターンのサイズが長大になるという問題点がある。また、実際の速度テストの結果と同等な故障診断情報を取得するのが困難になるという問題点がある。
特開２００５−１２９１７４号公報（頁１１、図４）

本発明は、高速ＢＩＳＴ動作のまま故障情報を保持して、故障診断を容易に実行できる半導体集積回路を提供することにある。

本発明の一態様の半導体集積回路は、メモリに付与する書き込みデータを生成し、書き込みデータ信号を出力するデータ生成器と、前記メモリに付与するアドレスを生成し、アドレスデータ信号を出力するアドレス生成器と、前記メモリを制御するメモリ制御信号を生成して出力する制御信号生成器と、前記メモリの故障情報を検出する故障検出信号が入力され、ＢＩＳＴの結果を解析し、ＢＩＳＴ結果信号を出力する結果解析器と、前記故障検出信号、第１のクロック信号、及び前記第１のクロック信号よりも低速な第２のクロック信号が入力され、前記故障検出信号により、前記第１及び第２のクロック信号を切り替えずに前記メモリの故障情報を転送及び保存する診断データ転送・保存回路と、前記データ生成器、前記アドレス生成器、前記制御信号生成器、及び前記結果解析器の動作を制御し、前記診断データ転送・保存回路にＢＩＳＴの状態を示すＢＩＳＴ状態信号を出力するＢＩＳＴ制御回路とを有するＢＩＳＴ回路と、前記第１のクロック信号、前記書き込みデータ信号、前記アドレスデータ信号、及び前記メモリ制御信号が入力され、書き込み動作を行うメモリセルと、前記診断データ転送・保存回路から出力されるシフトイネーブル信号が与えられない場合、前記メモリセルのデータを取り込み、前記シフトイネーブル信号が与えられた場合、記憶されているデータを前記診断データ転送・保存回路に転送する取り込みレジスタと、前記取り込みレジスタから出力される信号が入力され、この信号と前記ＢＩＳＴ回路から出力される期待値を比較する比較回路と、前記比較回路から出力される信号と前記診断データ転送・保存回路から出力される制御信号が入力され、論理演算した信号を出力する第１の論理演算手段と、前記第１の論理演算手段から出力される信号が入力され、前記故障検出信号が与えられない間、前記比較回路の出力を取り込み続けるフラグレジスタと、前記第１の論理演算手段から出力される信号と前記フラグレジスタから出力される信号が入力され、論理演算した信号を前記故障検出信号として出力する第２の論理演算手段とを有するメモリカラーとを具備することを特徴とする。

更に、本発明の他態様の半導体集積回路は、メモリ、前記メモリから出力される信号が入力される取り込みレジスタ、前記取り込みレジスタから出力される信号と期待値を比較する比較器、前記比較器から出力される信号が入力されるフラグレジスタ、及び前記取り込みレジスタから出力される信号及び前記フラグレジスタから出力される信号のいずれかを選択出力する第１の選択手段を有し、複数段構成のメモリカラーと、最終段の前記第１の選択手段から出力される信号が入力される第１の故障情報格納レジスタと、前記第１の故障情報格納レジスタからパラレルに出力される信号が入力される第２の故障情報格納レジスタと、前記第２の故障情報格納レジスタから出力される信号が入力されるアドレス取り込みレジスタと、前記アドレス取り込みレジスタから出力される信号が入力される終了フラグレジスタと、前記終了フラグレジスタから出力される信号及び入力端子を介して外部から出力される信号のいずれかを選択出力する第２の選択手段と、前記第２の選択手段から出力される信号が入力される判定フラグレジスタと、ＢＩＳＴの動作を設定するＢＩＳＴ設定レジスタと、ＢＩＳＴ設定デコーダとを有するＢＩＳＴ回路とを具備し、前記ＢＩＳＴ動作設定レジスタにより故障診断対象となるメモリが選択された場合、選択されたメモリのみチップイネーブル入力がオン状態となり、選択されたメモリカラーの取り込みレジスタのデータがシリアル出力されることを特徴とする。

本発明によれば、高速ＢＩＳＴ動作のまま故障情報を保持して、故障診断が容易に実行できる半導体集積回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路の構成を示すブロック図、図２は診断データ転送・保存回路の構成を示すブロック図である。本実施例では、ＢＩＳＴ回路に診断データ転送・保存回路を設けている。

図１に示すように、半導体集積回路５０には、ＢＩＳＴ回路１及びメモリカラー２が設けられる。半導体集積回路５０は、例えば半導体メモリとしてのＳＲＡＭ（Static Random Access Memory）、組み合わせ回路、及び順序回路を備えたシステムＬＳＩである。ここで、メモリカラーはメモリラッパーとも呼称される。

ＢＩＳＴ回路１には、ＢＩＳＴ制御回路１１、データ生成器１２、アドレス生成器１３、制御信号生成器１４、結果解析器１５、及び診断データ転送・保存回路１６が設けられる。ＢＩＳＴ回路１は、書き込みデータと同一の期待値と、メモリから読み出したデータとの比較を行い、故障の判別を行う比較器ＢＩＳＴ型の回路である。

ＢＩＳＴ制御回路１１は、低速クロック信号ＳＬＣＬＫよりも高速な高速クロック信号ＳＨＣＬＫが入力され、データ生成器１２、アドレス生成器１３、制御信号生成器１４、及び結果解析器１５の動作を制御する信号を順次生成し、それぞれに出力する。ＢＩＳＴ制御回路１１は、データ生成器１２、アドレス生成器１３、制御信号生成器１４、及び結果解析器１５から出力される信号が入力され、ＢＩＳＴの状態を示すＢＩＳＴ状態信号Ｓ１００を診断データ転送・保存回路１６に出力する。

データ生成器１２は、高速クロック信号ＳＨＣＬＫとＢＩＳＴ制御回路１１から出力される制御信号が入力され、メモリセル２１に付与する書き込みデータ信号Ｓ１０５を生成する。

アドレス生成器１３は、高速クロック信号ＳＨＣＬＫとＢＩＳＴ制御回路１１から出力される制御信号が入力され、アドレス信号Ｓ１０１とメモリセル２１に付与するアドレスデータ信号Ｓ１０４を生成する。

制御信号生成器１４は、高速クロック信号ＳＨＣＬＫとＢＩＳＴ制御回路１１から出力される制御信号が入力され、メモリ制御信号Ｓ１０３を生成する。

結果解析器１５は、高速クロック信号ＳＨＣＬＫと、ＢＩＳＴ制御回路１１から出力される制御信号と、メモリカラー２から出力される故障検出信号Ｓ１０９とが入力され、全体的なＢＩＳＴの良否判定を行った上で、最終的なＢＩＳＴ結果信号ＳＢＯＵＴを外部のテスト装置に出力する。

診断データ転送・保存回路１６は、高速クロック信号ＳＨＣＬＫ、低速クロック信号ＳＬＣＬＫ、シフト入力信号ＳＳＩＮ、シフトイネーブル信号ＳＳＥＢ１、ＢＩＳＴ状態信号Ｓ１００、アドレス信号Ｓ１０１、及び故障検出信号Ｓ１０９が入力され、シリアル出力信号Ｓ１０６、制御信号Ｓ１０７、及びシフトイネーブル信号Ｓ１０８を出力する。なお、診断データ転送・保存回路１６の構成及び動作は後述する。

メモリカラー２には、メモリ出力結果解析回路３及びメモリセル２１が設けられる。メモリ出力結果解析回路３には、取り込みレジスタ３１、比較回路３２、フラグレジスタ３３、マルチプレクサＭＵＸ１、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＯＲ回路ＯＲ１が設けられる。

メモリセル２１は、高速クロック信号ＳＨＣＬＫ、メモリ制御信号Ｓ１０３、アドレスデータ信号Ｓ１０４、書き込みデータ信号Ｓ１０５が入力され、データを書き込み。メモリセル２１から読み出されたデータは、マルチプレクサＭＵＸ１に出力される。

マルチプレクサＭＵＸ１は、メモリセルメモリセル２１から読み出されたデータと取り込みレジスタ３１から出力されるデータが入力され、フェイルの検出を意味する故障検出信号Ｓ１０９にもとづいて出力の切り替えを行う。フェイルが検出されるまでの間は故障検出信号Ｓ１０９は論理「０」であり、マルチプレクサＭＵＸ１からはメモリセル２１からの出力がそのまま出力される。一旦フェイルが検出されて論理「１」の故障検出信号Ｓ１０９がマルチプレクサＭＵＸ１に与えられると、取り込みレジスタ３１からの出力が選択されて出力される。これにより、取り込みレジスタ３１は同じ出力を維持することになる。

取り込みレジスタ３１は、高速クロック信号ＳＨＣＬＫ、シフトイネーブル信号ＳＳＥＢ１、シリアル出力信号Ｓ１０６、及びシフトイネーブル信号Ｓ１０８が入力され、出力信号を比較回路３２に出力する。具体的には、取り込みレジスタ３１は、通常は（診断データ転送・保存回路１０からシフトイネーブル信号Ｓ１０８が与えられない場合）、マルチプレクサＭＵＸ１から出力されたデータを取り込み、高速クロック信号ＳＨＣＬＫにもとづいて、その情報を比較回路３２に出力する。ＢＩＳＴ終了後では、診断データ転送・保存回路１６からシフトイネーブル信号Ｓ１０８が与えられると、記憶していたデータをシリアル出力信号ＳＳＯＵＴとしてシリアルに外部へ出力する。

比較回路３２は、取り込みレジスタ３１から出力される信号が入力され、出力信号を２入力ＡＮＤ回路ＡＮＤ１に出力する。比較回路３２は、取り込みレジスタ３１から出力されたデータが、データ生成器１２から生成された書き込みデータ信号Ｓ１０５と同一のデータ期待値であるかを比較する。一致している間は論理「０」、不一致、即ちフェイルが検出されると論理「１」の比較結果信号が出力される。

２入力ＡＮＤ回路（第１の論理演算手段）ＡＮＤ１は、制御信号Ｓ１０７と比較回路３２から出力される信号が入力され、論理演算した信号を出力する。ここで、ＢＩＳＴ開始時にはフェイルが検出されていないので、診断データ転送・保存回路１６からは論理「１」の制御信号Ｓ１０７が２入力ＡＮＤ回路ＡＮＤ１に出力され、２入力ＡＮＤ回路ＡＮＤ１からは比較回路３２からの比較結果信号がそのまま出力される。

しかし、一旦フェイルが検出されＢＩＳＴをより以前の時点から再開して、このフェイル箇所に到達するまでの間は、診断データ転送・保存回路１６から論理「０」の制御信号Ｓ１０７が出力され、フェイル箇所に到達するまでの間、２入力ＡＮＤ回路ＡＮＤ１に入力される。これにより、２入力ＡＮＤ回路ＡＮＤ１からは、比較回路３２からの比較結果信号は出力されずに論理「０」のデータを出力し続けることになる。

フラグレジスタ３３は、高速クロック信号ＳＨＣＬＫと２入力ＡＮＤ回路ＡＮＤ１から出力される信号が入力され、出力信号を２入力ＯＲ回路ＯＲ１に出力する。フラグレジスタ３３は、故障検出信号Ｓ１０９が論理「０」で無効の間、取り込みレジスタ３１の出力を取り込み続け、故障検出信号Ｓ１０９が論理「１」になると、１サイクル後現在のデータを保存したまま、状態を維持する。

２入力ＯＲ回路（第２の論理演算手段）ＯＲ１は、２入力ＡＮＤ回路ＡＮＤ１から出力される信号とフラグレジスタ３３から出力される信号が入力され、論理演算した信号を故障検出信号Ｓ１０９として出力する。

ここで、ＢＩＳＴ実行時では、不良検出された時点で検出された不良を取り込みレジスタ３１に保存した状態でＢＩＳＴ動作が完了する。故障検出信号Ｓ１０９が診断データ転送・保存回路１６に入力されると、診断データ転送・保存回路１６は動作を開始する。診断データ転送・保存回路１６からシフトイネーブル信号Ｓ１０８が出力されると、取り込みレジスタ３１に保存されているデータが診断データ転送・保存回路１６に自動的に転送される。また、２入力ＯＲ回路ＯＲ１から出力される故障検出信号Ｓ１０９は、ＢＩＳＴ回路１の結果解析器１５に入力される。

診断データ転送・保存回路１６には、図２に示すように、シフト制御回路１６１、シフトカウンタ１６２、故障情報記憶レジスタ（高速）１６３、及び故障情報記憶レジスタ（低速）１６４が設けられる。

シフト制御回路１６１は、高速クロック信号ＳＨＣＬＫ、ＢＩＳＴ状態信号Ｓ１００、アドレス信号Ｓ１０１、及び故障検出信号Ｓ１０９が入力され、制御信号Ｓ１０７及びシフトイネーブル信号Ｓ１０８を出力する。具体的には、故障検出信号Ｓ１０９が論理「１」になると、シフト制御回路１６１は、故障検出と判断し、メモリカラー２の取り込みレジスタ３１に記憶されている不良データを故障情報記憶レジスタ（高速）１６３に転送する。シフト制御回路１６１は、メモリセル２１の不良データを故障情報記憶レジスタ（高速）１６３に転送するために必要なクロック数を計算し、シフトイネーブル信号Ｓ１０８をイネーブル（アクティブ）にする。

シフトカウンタ１６２は、シフト制御回路１６１から出力される信号が入力され、シフトイネーブル信号Ｓ１０８をイネーブル（アクティブ）状態にして不良データを故障情報記憶レジスタ（高速）１６３に転送するために必要なクロック数をカウントし、その情報をシフト制御回路１６１に出力する。なお、シフトカウンタ１６２は、リセット信号ＳＲＥＳＥＴにより適宜リセットされる。

故障情報記憶レジスタ（高速）１６３は、高速クロック信号ＳＨＣＬＫ、シフト入力信号ＳＳＩＮ、及びシフトイネーブル信号Ｓ１０８が入力され、高速クロック信号ＳＨＣＬＫにもとづいて、メモリカラー２の取り込みレジスタ３１に記憶され、シリアル転送された不良データを記憶する。

故障情報記憶レジスタ（低速）１６４は、低速クロック信号ＳＬＣＬＫにもとづいて、故障情報記憶レジスタ（高速）１６３から出力されるメモリカラー２の取り込みレジスタ３１に記憶され、パラレル転送された不良データを記憶し、この故障情報をシリアル出力信号Ｓ１０６としてバッファＢＵＦＦ１及び出力端子ＰＯＵＴ１を介して、半導体集積回路５０外に転送出力する。

ここで、外部への転送が完了すると、ＢＩＳＴは再起動される。ＢＩＳＴの再起動後、前回検出した故障状態になるまで制御信号Ｓ１０７は論理「０」に設定され、故障情報が取得されないようにする。前回検出した故障状態の直後に、制御信号Ｓ１０７が解除されて、次の故障情報を取得することが可能となる。

この一連の繰り返し作業により、故障情報を全て取得することができ、この故障情報を、例えば外部のテスト装置へ読み出す場合も、高速クロック信号ＳＨＣＬＫと低速クロック信号ＳＬＣＬＫの切り替えが不要であり、内部の高速クロック信号ＳＨＣＬＫを動作させた状態で、低速クロック信号ＳＬＣＬＫを用いて外部のテスト装置への故障情報の転送を完了させることができる。

結果解析器１５において、全体的なＢＩＳＴの良否判定が行われた上で、最終的なＢＩＳＴ結果信号ＳＢＯＵＴとして外部テスト装置に出力される。２入力ＯＲ回路ＯＲ１から出力された故障検出信号Ｓ１０９は、診断データ転送・保存回路１６にも入力される。一旦フェイルが検出されて故障検出信号Ｓ１０９が発生すると、診断データ転送・保存回路１６にフェイル発生という情報が与えられることになる。このようにして、ＢＩＳＴ回路を用いたＢＩＳＴ動作が行われ、メモリセル２１に対する良否判定が行われる。

次に、メモリの故障診断について図３を参照して説明する。図３はメモリの故障診断動作の手順を示すフローチャートである。

図３に示すように、メモリの故障診断動作では、まず、ＢＩＳＴ制御回路１１がＢＩＳＴの次のテスト動作の実行を開始する（ステップＳ１）。

次に、前回ＢＩＳＴ中断以前の時点かの判断をする（ステップＳ２）。前回中断以前の場合、ＢＩＳＴ動作が終了段階に到達しているかの判断をする（ステップＳ１０）。ＢＩＳＴ動作が終了段階に到達していない場合、次のテスト動作（ステップＳ１）に戻り、ＢＩＳＴ動作が終了段階に到達している場合、ファイルフラグを“Ｌｏｗ”レベル（論理「０」）にし、完了フラグを“Ｈｉｇｈ”レベル（論理「１」）に設定する（ステップＳ１１）。

前回ＢＩＳＴ中断時より後の時点の場合、不良を検出したかの判断をする（ステップＳ３）。不良を検出していない場合、ＢＩＳＴ動作終了（ステップＳ１０）に進み。不良を検出している場合、次のステップに進む。

そして、テスト進行中で故障が検出されると不良データパターンを保存し、ＢＩＳＴ動作を中断する（ステップＳ４）。次に、中断後、診断データ転送・保存回路１６から出力される制御信号により、自動的に不良データの高速シリアル転送が実行される（ステップＳ５）。

続いて、不良データの高速シリアル転送（故障情報記憶レジスタ（高速）１０３に転送）が完了すると、高速シリアル転送されたデータを低速クロック信号で動作する故障情報記憶レジスタ（低速）１０４にパラレル転送し、その情報を故障情報記憶レジスタ（低速）１０４に記憶する（ステップＳ６）。

そして、フェイルフラグを“Ｈｉｇｈ”レベル（論理「１」）にし、完了フラグを“Ｈｉｇｈ”レベル（論理「１」）に設定する（Ｓ７）。次に、不良データを外部のテスタ装置に転送する（ステップＳ８）。

続いて、ＢＩＳＴ動作の再実行を行う（ステップＳ９）。この動作は、ＢＩＳＴ動作が完全に終了するまで繰り返し実行される。

上述したように、本実施例の半導体集積回路では、ＢＩＳＴ回路１及びメモリカラー２が設けられる。ＢＩＳＴ回路１には、ＢＩＳＴ制御回路１１、データ生成器１２、アドレス生成器１３、制御信号生成器１４、結果解析器１５、及び診断データ転送・保存回路１６が設けられる。メモリカラー２には、メモリ出力結果解析回路３及びメモリセル２１が設けられる。メモリ出力結果解析回路３には、取り込みレジスタ３１、比較回路３２、フラグレジスタ３３、マルチプレクサＭＵＸ１、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＯＲ回路ＯＲ１が設けられる。診断データ転送・保存回路１６には、シフト制御回路１６１、シフトカウンタ１６２、故障情報記憶レジスタ（高速）１６３、及び故障情報記憶レジスタ（低速）１６４が設けられる。メモリ出力結果解析回路３の入力ＯＲ回路から出力される故障検出信号Ｓ１０９がＢＩＳＴ回路１の診断データ転送・保存回路１６に入力されると、診断データ転送・保存回路１６は動作を開始する。診断データ転送・保存回路１６からシフトイネーブル信号Ｓ１０８が出力されると、取り込みレジスタ３１に保存されているデータが診断データ転送・保存回路１６に自動的に転送される。２入力ＯＲ回路ＯＲ１から出力される故障検出信号Ｓ１０９は、ＢＩＳＴ回路１の結果解析器１５に入力される。ＢＩＳＴ実行時では、不良検出された時点で検出された不良を取り込みレジスタ３１に保存した状態でＢＩＳＴ動作が完了する。外部への故障情報の転送が完了すると、ＢＩＳＴは再起動される。ＢＩＳＴの再起動後、前回検出した故障状態になるまで診断データ転送・保存回路１６から出力される制御信号Ｓ１０７は論理「０」に設定され、故障情報が取得されないようになる。前回検出した故障状態の直後に、制御信号Ｓ１０７が解除されて、次の故障情報を取得することが可能となる。

このため、メモリの故障情報を、例えば外部のテスト装置に転送する場合、高速クロック信号ＳＨＣＬＫと低速クロック信号ＳＬＣＬＫの切り替えが不要であり、高速クロック信号ＳＨＣＬＫを動作させた状態で、低速クロック信号ＳＬＣＬＫを用いて外部のテスト装置への故障情報の転送を完了させることができる。したがって、テスト時間を短縮することができる。また、ＢＩＳＴで故障診断を行うためのテストパターンのサイズを小さくすることができる。そして、実際の速度テストの結果と同等な故障診断情報を取得することができる。

なお、本実施例では、メモリとしてのＳＲＡＭのＢＩＳＴに適用しているが、ＤＲＡＭ、フラッシュＲＯＭ、或いはマスクＲＯＭなどの半導体メモリに適用することができる。

次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図４はメモリの故障診断を行う場合の信号の流れを示すブロック図、図５はＢＩＳＴ動作設定レジスタの構成を示す図である。本実施例では、故障診断対象メモリ以外のメモリをバイパスし、データ転送時間を短縮している。

図４に示すように、半導体集積回路５０ａには、ＢＩＳＴ回路１ａ、メモリカラー４０１、メモリカラー４０２、メモリカラー４０ｎ、入力バッファＢＵＦＦ１１乃至１３、出力バッファＢＵＦＦ２１、出力バッファＢＵＦＦ２２、入力端子ＰＩＮ１１乃至１３、出力端子ＰＯＵＴ１１、及び出力端子ＰＯＵＴ１２が設けられる。半導体集積回路５０ａは、例えば半導体メモリとしてのＳＲＡＭ、論理回路、順序回路、及びアナログ回路を備えたＳｏＣ（System on a Chip）である。

メモリカラーは半導体集積回路５０ａにｎ個（同一構成）設けられ、ｎ段構成される。メモリカラー４０１には、メモリ６０１、取り込みレジスタ６１１、比較器６２１、フラグレジスタ６３１、及びマルチプレクサＭＵＸ１１が設けられる。メモリカラー４０２には、メモリ６０２、取り込みレジスタ６１２、比較器６２２、フラグレジスタ６３２、及びマルチプレクサＭＵＸ１２が設けられる。メモリカラー４０ｎには、メモリ６０ｎ、取り込みレジスタ６１ｎ、比較器６２ｎ、フラグレジスタ６３ｎ、及びマルチプレクサＭＵＸ１ｎが設けられる。マルチプレクサＭＵＸ１１乃至１ｎは取り込みレジスタから出力される信号及びフラグレジスタから出力される信号のいずれかを選択出力する第１の選択手段として機能する。

本実施例では、例えばメモリカラー４０２を故障診断対象として選択し、メモリカラー４０２以外のメモリカラーを故障診断対象外として非選択にして不要な電力を発生させないようにしている。

ＢＩＳＴ回路１ａには、シフト制御回路１６１ａ、シフトカウンタ１６２ａ、故障情報記憶レジスタ（高速）１６３ａ、故障情報記憶レジスタ（低速）１６４ａ、アドレス取り込みレジスタ１６５、アドレスレジスタ１６６、終了フラグレジスタ１６７、判定フラグレジスタ１６８、ＢＩＳＴ設定デコーダＢＣＤ（BIST Configuration Decoder）、ＢＩＳＴ動作設定レジスタＢＣＲ（BIST Configuration Resister）、及びマルチプレクサＭＵＸ２０が設けられる。

ここで、シフト制御回路１６１ａ、シフトカウンタ１６２ａ、故障情報記憶レジスタ（高速）１６３ａ、及び故障情報記憶レジスタ（低速）１６４ａは、実施例１（図２で示す）のシフト制御回路１６１、シフトカウンタ１６２、故障情報記憶レジスタ（高速）１６３、及び故障情報記憶レジスタ（低速）１６４とそれぞれ同様な動作を行う。

アドレス取り込みレジスタ１６５は、故障情報記憶レジスタ（低速）１６４ａから出力される信号及びアドレスレジスタ１６６から出力される信号が入力され、故障情報のアドレス取り込みを行う。

終了フラグレジスタ１６７は、アドレス取り込みレジスタ１６５から出力される信号が入力され、出力信号をマルチプレクサＭＵＸ２０に出力する。マルチプレクサＭＵＸ２０は、終了フラグレジスタ１６７出力される信号と入力端子ＰＩＮ１１及び入力バッファＢＵＦＦ１２を介して外部から出力される信号とが入力され、ＢＩＳＴ動作設定レジスタＢＣＲから出力される信号によりいずれかを選択出力する。判定フラグレジスタ１６８は、マルチプレクサＭＵＸ２０から出力される信号が入力され、出力信号を出力バッファＢＵＦＦ２１に出力する。マルチプレクサＭＵＸ２０は終了フラグレジスタ１６７入力端子ＰＩＮ１１を介して外部から出力される信号のいずれかを選択出力する第２の選択手段として機能する。

ＢＩＳＴ動作設定レジスタＢＣＲは、図５に示すように、動作モード設定ビットＢＭ、メモリ選択ビット列ＭＳ、及びＢＩＳＴ動作イネーブルビットＢＭＥを備えている。ＢＩＳＴ動作設定レジスタＢＣＲは、入力端子ＰＩＮ１３及び入力バッファＢＵＦＦ１３を介して外部から出力される信号が入力され、入力端子側から出力端子側へ順次データがシフト転送されるシフトレジスタ構成になっている。

動作モード設定ビットＢＭは、ＢＩＳＴ動作と故障診断動作とを切り替えるものであり、このビットが論理「０」のとき、対応するメモリはＢＩＳＴの対象となり、論理「１」のとき故障診断の対象となる。ここでは、動作モード設定ビットＢＭは論理「０」であり、ＢＩＳＴの対象であることを示している。

メモリ選択ビット列ＭＳは、ＢＩＳＴ対象或いは故障診断対象となるメモリの選択を設定するデータである。ここでは、各ビットがいずれか一つのメモリにそれぞれ対応しており、当該ビットが論理「１」であるメモリがＢＩＳＴ対象或いは故障診断の対象となる。ここでは、全ビット（ｎビット）が論理「１」となっており、ｎ個全てのメモリ６０１〜６０ｎがＢＩＳＴ対象であることを示している。メモリ選択ビット列ＭＳから出力されるデータは、ＢＩＳＴ設定デコーダＢＣＤを介して、それぞれ、メモリカラーのマルチプレクサに入力される。この情報により取り込みレジスタから出力される信号及びフラグレジスタから出力される信号のいずれかがマルチプレクサで選択される。ＢＩＳＴ設定デコーダＢＣＤは、入力端子ＰＩＮ１２及び入力バッファＢＵＦＦ１２を介して外部から入力される信号が入力される。

ＢＩＳＴ動作イネーブルビットＢＭＥは、ＢＩＳＴ回路が現時点でＢＩＳＴ対象或いは故障診断の対象であるか否かを設定するデータである。このビットが論理「０」のときは対象とならず、論理「１」のときに対象であることを示す。

ＢＩＳＴ動作イネーブルビットＢＭＥが「１」に設定されると、ＢＩＳＴ回路１ａのマルチプレクサＭＵＸ２０の切り替え設定により、終了フラグレジスタ１６７から出力される信号が選択される。なお、ＢＩＳＴ動作イネーブルビットＢＭＥが「０」に設定されると、入力端子ＰＩＮ１１及び入力バッファＢＵＦＦ１１を介して外部から入力される信号が選択される。

ここで、故障診断は、通常は故障解析を容易にするため、ＢＩＳＴ回路１ａに接続された複数のメモリカラー４０１乃至４０ｎにおけるいずれか一つのメモリカラーに含まれるメモリを対象に行うことを前提としている。そこで、ＢＩＳＴ動作設定レジスタＢＣＤＲにおけるメモリ選択ビット列のなかで、故障診断対象となるメモリに対応する１ビットのみを論理「１」に設定する。

図４に示すように、ここでは、メモリ選択ビット列ＭＳの左から２番目のメモリカラー４０２に含まれるメモリ６０２を対象とし、他のメモリカラーに含まれるメモリは対象外としている。そこで、ＢＩＳＴ回路１ａのＢＩＳＴ動作設定レジスタＢＣＲにおいて、メモリ選択ビット列ＭＳにおける入力端子側から２ビット目のみが論理「１」となるようにビット列を設定する。

これにより、図４において太線で示すように、入力端子ＰＩＮ、入力バッファＢＵＦＦ１１、非選択のメモリカラー４０１のフラグレジスタ６３１、非選択のメモリカラー４０１のマルチプレクサＭＵＸ１１、選択のメモリカラー４０２の取り込みレジスタ６１２、選択のメモリカラー４０２のマルチプレクサＭＵＸ１２、・・・、非選択のメモリカラー４０ｎのフラグレジスタ６３ｎ、非選択のメモリカラー４０ｎのマルチプレクサＭＵＸ１ｎ、ＢＩＳＴ回路１ａの故障情報記憶レジスタ（高速）１６３ａまでがシリアル接続された状態となり、ＢＩＳＴ回路１ａの故障情報記憶レジスタ（高速）１６３ａとＢＩＳＴ回路１ａの故障情報記憶レジスタ（低速）１６４ａがパラレル接続された状態となり、ＢＩＳＴ回路１ａの故障情報記憶レジスタ（低速）１６４ａ、ＢＩＳＴ回路１ａのアドレス取り込みレジスタ１６５、ＢＩＳＴ回路１ａの終了フラグレジスタ１６７、ＢＩＳＴ回路１ａのマルチプレクサ１６７、ＢＩＳＴ回路１ａの判定フラグレジスタ１６８、出力バッファＢＵＦＦ２１、及び出力端子ＰＯＵＴ１１がシリアル接続された状態となる。

この場合、故障診断実行時では、メモリ選択ビットを論理「１」にしたメモリ（ここでは、メモリ６０２）のみチップイネーブル入力が“ＯＮ”状態になるとともに、非選択のメモリカラー４０１のマルチプレクサＭＵＸ１１が選択のメモリカラー４０２の取り込みレジスタ６１２のシリアル出力を選択する。このため、故障診断実行中に不要の電力を消費しない。ただし、同時に複数のメモリを故障診断の対象とすることも可能である。

故障診断動作中、メモリ読み出し動作が行われ、故障が検出されるたびにＢＩＳＴ動作を中断して、取り込みレジスタをシフト動作させ、メモリ出力を出力端子ＰＯＵＴ１１により観測する。このとき、同じＢＩＳＴ回路からテストされるメモリのなかで、故障診断対象メモリ以外はシフトが１ビットとなる。また、図示しない他のＢＩＳＴ回路では、全体で１ビットのシフトパスとなるので、シフトに要するステップは短縮され、故障診断に要するメモリテスタの実行時間を大幅に短縮できる。そして、テスト対象以外のメモリのデータをシフトしないので、すべてのメモリのデータを出力する場合と比較し、テスト時間を短縮化することができる。

上述したように、本実施例の半導体集積回路では、ＢＩＳＴ回路１ａ、メモリカラー４０１、メモリカラー４０２、メモリカラー４０ｎ、入力バッファＢＵＦＦ１１乃至１３、出力バッファＢＵＦＦ２１、出力バッファＢＵＦＦ２２、入力端子ＰＩＮ１１乃至１３、出力端子ＰＯＵＴ１１、及び出力端子ＰＯＵＴ１２が設けられる。メモリカラー４０１にはメモリ６０１、取り込みレジスタ６１１、比較器６２１、フラグレジスタ６３１、及びマルチプレクサＭＵＸ１１が設けられ、メモリカラー４０２にはメモリ６０２、取り込みレジスタ６１２、比較器６２２、フラグレジスタ６３２、及びマルチプレクサＭＵＸ１２が設けられ、メモリカラー４０ｎにはメモリ６０ｎ、取り込みレジスタ６１ｎ、比較器６２ｎ、フラグレジスタ６３ｎ、及びマルチプレクサＭＵＸ１ｎが設けられる。ＢＩＳＴ回路１ａには、シフト制御回路１６１ａ、シフトカウンタ１６２ａ、故障情報記憶レジスタ（高速）１６３ａ、故障情報記憶レジスタ（低速）１６４ａ、アドレス取り込みレジスタ１６５、アドレスレジスタ１６６、終了フラグレジスタ１６７、判定フラグレジスタ１６８、ＢＩＳＴ設定デコーダＢＣＤ、ＢＩＳＴ動作設定レジスタＢＣＲ、及びマルチプレクサＭＵＸ２０が設けられる。故障診断において、メモリ選択ビット列ＭＳの左から２番目のメモリカラー４０２に含まれるメモリ６０２を対象とし、他のメモリカラーに含まれるメモリは対象外としている。ＢＩＳＴ回路１ａのＢＩＳＴ動作設定レジスタＢＣＲでは、メモリ選択ビット列ＭＳにおける入力端子側から２ビット目のみが論理「１」となるようにビット列が設定される。この結果、入力端子ＰＩＮ、入力バッファＢＵＦＦ１１、非選択のメモリカラー４０１のフラグレジスタ６３１、非選択のメモリカラー４０１のマルチプレクサＭＵＸ１１、選択のメモリカラー４０２の取り込みレジスタ６１２、選択のメモリカラー４０２のマルチプレクサＭＵＸ１２、・・・、非選択のメモリカラー４０ｎのフラグレジスタ６３ｎ、非選択のメモリカラー４０ｎのマルチプレクサＭＵＸ１ｎ、ＢＩＳＴ回路１ａの故障情報記憶レジスタ（高速）１６３ａ、ＢＩＳＴ回路１ａの故障情報記憶レジスタ（低速）１６４ａ、ＢＩＳＴ回路１ａのアドレス取り込みレジスタ１６５、ＢＩＳＴ回路１ａの終了フラグレジスタ１６７、ＢＩＳＴ回路１ａのマルチプレクサ１６７、ＢＩＳＴ回路１ａの判定フラグレジスタ１６８、出力バッファＢＵＦＦ２１、及び出力端子ＰＯＵＴ１１が接続された状態となる。

このため、故障診断実行中には、選択されないメモリのチップイネーブルをオフするので不要な電力を消費しない。また、他のＢＩＳＴ回路では、シフトに要するステップは短縮され、故障診断に要するメモリテスタの実行時間を大幅に短縮できる。そして、テスト対象以外のメモリのデータをシフトしないので、すべてのメモリのデータを出力する場合と比較し、テスト時間を短縮化することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

本発明の実施例１に係る半導体集積回路の構成を示すブロック図。 本発明の実施例１に係る診断データ転送・保存回路の構成を示すブロック図。 本発明の実施例１に係るメモリの故障診断動作の手順を示すフローチャート。 本発明の実施例２に係るメモリの故障診断を行う場合の信号の流れを示すブロック図。 本発明の実施例２に係るＢＩＳＴ動作設定レジスタの構成を示す図。

符号の説明

１、１ａ ＢＩＳＴ回路
２、４０１、４０２、４０ｎ メモリカラー
３ メモリ出力結果解析回路
１１ ＢＩＳＴ制御回路
１２ データ生成器
１３ アドレス生成器
１４ 制御信号生成器
１５ 結果解析器
１６ 診断データ転送・保存回路
２１ メモリセル
３１ 、６１１、６１２．６１ｎ取り込みレジスタ
３２ 比較回路
３３、６３１、６３２、６３ｎ フラグレジスタ
５０、５０ａ 半導体集積回路
１６１、１６１ａ シフト制御回路
１６２、１６２ａ シフトカウンタ
１６３、１６３ａ 故障情報記憶レジスタ（高速）
１６４、１６４ａ 故障情報記憶レジスタ（低速）
１６５ アドレス取り込みレジスタ
１６６ アドレスレジスタ
１６７ 終了フラグレジスタ
１６８ 判定フラグレジスタ
６０１、６０２、６０ｎ メモリ
６２１、６２２、６２ｎ 比較器
ＡＮＤ１ ２入力ＡＮＤ回路
ＢＭＥ ＢＩＳＴ動作イネーブルビット
ＢＣＲ ＢＩＳＴ動作設定レジスタ
ＢＣＤ ＢＩＳＴ設定デコーダ
ＢＵＦＦ１、ＢＵＦＦ１１〜１３、ＢＵＦＦ２１、ＢＵＦＦ２２ バッファ
ＢＭ 動作モード設定ビット
ＭＳ メモリ選択ビット列
ＭＵＸ１、ＭＵＸ１１、ＭＵＸ１２、ＭＵＸ１ｎ、ＭＵＸ２０ マルチプレクサ
ＯＲ１ ２入力ＯＲ回路
ＰＩＮ１１〜１３ 入力端子
ＰＯＵＴ１、ＰＯＵＴ１１、ＰＯＵＴ１２ 出力端子
ＳＢＯＵＴ ＢＩＳＴ結果信号
ＳＣＥＢ チップイネーブル信号
ＳＨＣＬＫ 高速クロック信号
ＳＬＣＬＫ 低速クロック信号
ＳＲＳＥＴ リセット信号
ＳＳＣＬＫ シフトクロック信号
ＳＳＥＢ１ シフトイネーブル信号
ＳＳＩＮ シフト入力信号
ＳＳＯＵＴ シリアル出力信号Ｓ１０６
Ｓ１００ ＢＩＳＴ制御信号
Ｓ１０１ アドレス信号
Ｓ１０３ メモリ制御信号
Ｓ１０４ アドレスデータ信号
Ｓ１０５ 書き込みデータ信号
Ｓ１０６ シリアル出力信号Ｓ１０６
Ｓ１０７ 制御信号
Ｓ１０８ シフトイネーブル信号
Ｓ１０９ 故障検出信号

Claims (5)

1. メモリに付与する書き込みデータを生成し、書き込みデータ信号を出力するデータ生成器と、前記メモリに付与するアドレスを生成し、アドレスデータ信号を出力するアドレス生成器と、前記メモリを制御するメモリ制御信号を生成して出力する制御信号生成器と、前記メモリの故障情報を検出する故障検出信号が入力され、ＢＩＳＴの結果を解析し、ＢＩＳＴ結果信号を出力する結果解析器と、前記故障検出信号、第１のクロック信号、及び前記第１のクロック信号よりも低速な第２のクロック信号が入力され、前記故障検出信号により、前記第１及び第２のクロック信号を切り替えずに前記メモリの故障情報を転送及び保存する診断データ転送・保存回路と、前記データ生成器、前記アドレス生成器、前記制御信号生成器、及び前記結果解析器の動作を制御し、前記診断データ転送・保存回路にＢＩＳＴの状態を示すＢＩＳＴ状態信号を出力するＢＩＳＴ制御回路とを有するＢＩＳＴ回路と、
   前記第１のクロック信号、前記書き込みデータ信号、前記アドレスデータ信号、及び前記メモリ制御信号が入力され、書き込み動作を行うメモリセルと、前記診断データ転送・保存回路から出力されるシフトイネーブル信号が与えられない場合、前記メモリセルのデータを取り込み、前記シフトイネーブル信号が与えられた場合、記憶されているデータを前記診断データ転送・保存回路に転送する取り込みレジスタと、前記取り込みレジスタから出力される信号が入力され、この信号と前記ＢＩＳＴ回路から出力される期待値を比較する比較回路と、前記比較回路から出力される信号と前記診断データ転送・保存回路から出力される制御信号が入力され、論理演算した信号を出力する第１の論理演算手段と、前記第１の論理演算手段から出力される信号が入力され、前記故障検出信号が与えられない間、前記比較回路の出力を取り込み続けるフラグレジスタと、前記第１の論理演算手段から出力される信号と前記フラグレジスタから出力される信号が入力され、論理演算した信号を前記故障検出信号として出力する第２の論理演算手段とを有するメモリカラーと、
   を具備することを特徴とする半導体集積回路。
2. 前記診断データ転送・保存回路は、前記第１のクロック信号、前記ＢＩＳＴ状態信号、前記アドレス生成器から出力されるアドレス信号、及び前記故障検出信号が入力され、前記故障検出信号が与えられた場合に故障検出と判断し、前記メモリカラーの前記取り込みレジスタに記憶されている故障情報を転送するシフト制御回路と、前記シフト制御回路から出力される信号が入力され、前記故障情報を転送するために現在のシフトステップ数をカウントして、カウント情報を前記シフト制御回路に出力するシフトカウンタと、前記第１のクロック信号、シフト入力信号、及び前記シフトイネーブル信号が入力され、前記第１のクロック信号にもとづいて、前記メモリカラーの前記取り込みレジスタに記憶され、シリアル転送された前記故障情報を記憶する第１の故障情報記憶レジスタと、前記第１の故障情報記憶レジスタからパラレル転送された前記故障情報及び前記第２のクロック信号が入力され、前記第２のクロック信号にもとづいて、前記第１の故障情報記憶レジスタからパラレル転送された前記故障情報を記憶し、この故障情報を外部にシリアル出力する第２の故障情報記憶レジスタとを具備することを特徴とする請求項１に記載の半導体集積回路。
3. 前記故障情報の外部への転送が完了後にＢＩＳＴが再起動され、ＢＩＳＴの再起動後、前回検出した故障状態になるまで、前記シフト制御回路から出力される前記制御信号は論理「０」に設定されて故障情報が取得できないようになり、前回検出した故障状態の直後に前記制御信号は論理「１」に設定されて次の故障情報を取得できるようになることを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１の論理演算手段は２入力ＡＮＤ回路であり、前記第２の論理演算手段は２入力ＯＲ回路であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
5. メモリ、前記メモリから出力される信号が入力される取り込みレジスタ、前記取り込みレジスタから出力される信号と期待値を比較する比較器、前記比較器から出力される信号が入力されるフラグレジスタ、及び前記取り込みレジスタから出力される信号及び前記フラグレジスタから出力される信号のいずれかを選択出力する第１の選択手段を有し、複数段構成のメモリカラーと、
   最終段の前記第１の選択手段から出力される信号が入力される第１の故障情報格納レジスタと、前記第１の故障情報格納レジスタからパラレルに出力される信号が入力される第２の故障情報格納レジスタと、前記第２の故障情報格納レジスタから出力される信号が入力されるアドレス取り込みレジスタと、前記アドレス取り込みレジスタから出力される信号が入力される終了フラグレジスタと、前記終了フラグレジスタから出力される信号及び入力端子を介して外部から出力される信号のいずれかを選択出力する第２の選択手段と、前記第２の選択手段から出力される信号が入力される判定フラグレジスタと、ＢＩＳＴの動作を設定するＢＩＳＴ設定レジスタと、ＢＩＳＴ設定デコーダとを有するＢＩＳＴ回路と、
   を具備し、前記ＢＩＳＴ動作設定レジスタにより故障診断対象となるメモリが選択された場合、選択されたメモリのみチップイネーブル入力がオン状態となり、選択されたメモリカラーの取り込みレジスタのデータがシリアル出力されることを特徴とする半導体集積回路。

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