KR20160121230A - 반도체 메모리 장치, 이를 위한 리페어 시스템 및 장치 특성 관리 방법 - Google Patents

반도체 메모리 장치, 이를 위한 리페어 시스템 및 장치 특성 관리 방법 Download PDF

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KR20160121230A
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Abstract

본 기술의 일 실시예에 의한 반도체 메모리 장치는 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역 및 테스트 모드시 칩 영역에 대한 테스트를 수행하며, 테스트 모드시 불량 감지 신호가 인에이블됨에 따라 칩 영역의 리페어 여부를 특성정보로 관리하고, 특성정보를 외부로 출력하도록 구성되는 리페어 시스템을 포함할 수 있다.

Description

반도체 메모리 장치, 이를 위한 리페어 시스템 및 장치 특성 관리 방법{Semiconductor Memory Apparatus, Repair System therefor, and Method for Managing of Apparatus Quality}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치, 이를 위한 리페어 시스템 및 장치 특성 관리 방법에 관한 것이다.
웨이퍼 상에 형성된 반도체 메모리 칩은 테스트 장치를 통해 테스트된 후 개별화 및 패키징될 수 있다.
개별 칩으로 패키징된 반도체 메모리 칩에 대해서는 제품의 특성 및 신뢰성 등을 확인하기 위한 테스트 공정이 수반되며, 이를 통해 완성된 패키지의 결함 유무를 판단할 수 있다.
즉, 웨이퍼 레벨 테스트에서 결함이 발생하지 않았더라도 이후 결함이 발생할 수 있으므로, 패키지 레벨 테스트를 통해 재차 결함 발생 여부를 확인하는 것이다.
웨이퍼 레벨 테스트 또는 패키지 레벨 테스트를 통해 결함이 발견되면 결함을 갖는 메모리 셀을 지시하는 결함 어드레스를 별도의 저장공간에 저장한다. 또한, 결함을 갖는 메모리 셀을 여분의 메모리 셀로 대체하여 메모리 장치의 수율을 보장할 수 있도록 한다.
본 기술의 실시예는 반도체 메모리 장치의 결함 발생 여부를 특성정보로 관리할 수 있는 반도체 메모리 장치, 이를 위한 리페어 시스템 및 장치 특성 관리 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역; 및 테스트 모드시 상기 칩 영역에 대한 테스트를 수행하며, 상기 테스트 모드시 불량 감지 신호가 인에이블됨에 따라 상기 칩 영역의 리페어 여부를 특성정보로 관리하고, 상기 특성정보를 외부로 출력하도록 구성되는 리페어 시스템;을 포함할 수 있다.
본 기술의 일 실시예에 의한 리페어 시스템은 테스트 모드시 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역에 대한 불량 여부를 테스트하고, 불량이 발생한 경우 상기 불량 감지신호를 인에이블시키며, 불량 어드레스 신호를 저장하도록 구성되는 리페어 장치; 및 상기 불량 감지신호에 응답하여 특성정보를 저장하고, 특성정보 리드명령에 응답하여 상기 특성정보를 외부로 출력하도록 구성되는 특성 관리부;를 포함할 수 있다.
본 기술의 일 실시예에 의한 장치 특정 관리 방법은 테스트 모드시, 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역으로부터 테스트 데이터를 생성하는 단계; 상기 테스트 데이터에 기초하여 상기 칩 영역으로부터 불량이 검출되는지의 여부를 확인하는 단계; 불량이 검출되는 경우 불량 감지신호를 인에이블하는 단계; 및 상기 불량 감지신호에 응답하여 특성정보를 저장하며, 상기 특성정보는 외부로 출력 가능하게 저장될 수 있다.
본 기술에 의하면 패키지 레벨 또는 실장 레벨 테스트시 결함이 발생하면, 이에 응답하여 특성정보를 저장하고, 이를 외부로 제공함에 의해 패키징된 메모리 장치의 리페어 여부를 용이하게 확인할 수 있다.
도 1은 일 실시예에 의한 반도체 메모리 장치의 구성도,
도 2는 일 실시예에 의한 특성 관리부의 구성도,
도 3은 일 실시예에 의한 리페어 장치의 구성도,
도 4는 일 실시예에 의한 불량 어드레스 검출부의 구성도,
도 5는 일 실시예에 의한 불량 어드레스 저장부의 구성도,
도 6은 일 실시예에 의한 장치 특성 관리 방법을 설명하기 위한 흐름도,
도 7은 일 실시예에 의한 전자 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
일 실시예에 의한 반도체 메모리 장치(10)는 칩 영역(110) 및 리페어 시스템(120)을 포함할 수 있다.
칩 영역(110)은 메모리 셀들 및 그 주변회로들이 형성된 반도체 메모리 칩이 형성된 영역으로, 반도체 메모리 칩은 적어도 하나 이상 구비될 수 있다.
리페어 시스템(120)은 테스트 모드시 칩 영역(110)에 대한 테스트 결과에 따라 불량 어드레스 저장 및 불량 메모리 셀로의 접근 라우팅 기능을 제공하는 한편, 칩 영역(110)의 리페어 여부를 특성정보로 관리하고 이를 외부로 출력하도록 구성될 수 있다. 일 실시예에서, 테스트 모드는 패키지 레벨 테스트 모드 또는 실장 테스트 모드일 수 있다.
일 실시예에서, 리페어 시스템(120)은 리페어 장치(122) 및 특성 관리부(124)를 포함할 수 있다.
리페어 장치(122)는 칩 영역(110)에 구비된 각 메모리 셀들에 대한 불량 여부를 테스트하고, 불량이 발생한 경우 불량 감지신호(FAIL_MON)를 인에이블시킨다. 또한, 리페어 장치(122)는 불량이 발생된 위치 정보 즉, 어드레스를 저장하며, 불량이 발생된 셀로의 접근 요청이 리던던시 셀로 대체되도록 구성될 수 있다.
특성 관리부(124)는 리페어 장치(122)를 통해 칩 영역(110)에 대한 테스트시 불량이 발생한 것이 감지되면, 즉 불량 감지신호(FAIL_MON)가 인에블되면 해당 반도체 메모리 장치(10)가 패키지 레벨 또는 실장 레벨에서 리페어된 칩임을 나타내는 특성정보(INFO)를 저장하도록 구성될 수 있다. 아울러, 이러한 특성정보(INFO)는 특성정보 리드 명령(INFO_RD)에 응답하여 반도체 메모리 장치(10) 외부로 출력되도록 구성될 수 있다.
도 2는 일 실시예에 의한 특성 관리부의 구성도이다.
일 실시예에 의한 특성 관리부(124)는 구동부(210) 및 특성정보 저장부(220)를 포함하도록 구성될 수 있다.
구동부(210)는 리페어 장치(122)로부터 제공되는 불량 감지신호(FAIL_MON)에 응답하여 특성 설정 제어신호(AUTO_RUP_EN)를 생성할 수 있다.
특성정보 저장부(220)는 특성 설정 제어신호(AUTO_RUP_EN)에 응답하여 해당 반도체 메모리 장치(10)가 리페어된 장치임을 나타내는 특성정보(INFO)를 프로그램하도록 구성될 수 있다.
일 실시예에서, 특성정보 저장부(220)는 전기적 퓨즈 어레이(E-Fuse array)를 이용하여 구성할 수 있다. 특성정보 저장부(220)로 사용될 수 있는 전기적 퓨즈 어레이는 예를 들어 다이(Die) 식별자(ID)를 저장하기 위한 전기적 퓨즈 어레이 중 여분의 퓨즈를 이용할 수 있으나, 이에 한정되는 것은 아니다. 즉, 특성정보 저장부(220)는 다이 식별자 저장용 퓨즈 어레이와 같이 반도체 메모리 장치(10)의 정보를 외부로 제공할 수 있는 저장 장치를 이용하여 구성할 수 있다. 따라서, 특성정보 리드 명령(INFO_RD)이 인에이블되면, 이에 응답하여 해당 반도체 메모리 장치(10)가 패키지 레벨 또는 실장 레벨에서 리페어된 장치인지의 여부를 나타내는 특성정보(INFO)를 출력할 수 있고, 특성정보(INFO)는 외부에서 용이하게 확인 가능하게 된다.
웨이퍼 레벨 테스트에서 결함이 발생되지 않은 칩일지라도 패키지 테스트 단계 또는 실장 단계에서 결함일 발생할 수 있다. 패키지 테스트 단계 또는 실장 테스트 단계에서 결함이 발생하였다는 것은 진행성 결함으로 간주할 수 있다. 따라서 패키지 테스트 단계 또는 실장 테스트 단계에서 결함이 발생하여 리페어를 수행한 반도체 메모리 장치를 그렇지 않은 장치와 구분할 수 있다면, 제품별로 더욱 신뢰성 있는 품질 관리가 이루어질 수 있다.
본 실시예에서는 패키지 레벨 테스트 또는 실장 테스트를 위한 테스트 모드에서 결함이 발생하였음을 나타내는 불량 감지 신호를 구동 신호로 이용하여 반도체 메모리 장치의 특성 정보 즉, 리페어 여부를 자동으로 저장해 둔다. 그리고 특성정보 리드 명령(INFO_RD)에 응답하여 특성정보(INFO)를 외부로 출력함에 의해 각 반도체 메모리 장치별 품질 관리가 가능하게 된다. 즉, 별도의 처리 과정 없이, 패키지 레벨 테스트 또는 실장 테스트 동작시 생성되는 신호를 이용함에 의해, 테스트와 동시에 반도체 메모리 장치의 특성정보를 자동으로 저장 및 관리할 수 있다.
도 3은 일 실시예에 의한 리페어 장치의 구성도이다.
일 실시예에 의한 리페어 장치(122)는 불량 어드레스 검출부(310), 불량 어드레스 저장부(320) 및 리페어 처리부(330)를 포함하도록 구성될 수 있다.
불량 어드레스 검출부(310)는 어드레스 신호(ADDR) 및 테스트용 리드 데이터(DATA)를 수신하고 테스트 명령(CMD)에 응답하여 불량 여부를 검출하도록 구성될 수 있다. 불량이 검출된 경우 불량 어드레스 검출부(310)는 불량 감지신호(FAIL_MON)를 인에이블시키며, 불량이 발생한 위치를 나타내는 어드레스 래치 신호(LAT_ADDR)를 출력하도록 구성될 수 있다.
불량 어드레스 저장부(320)는 불량 어드레스 검출부(310)로부터 어드레스 래치 신호(LAT_ADDR)를 제공받으며, 불량 감지신호(FAIL_MON)에 응답하여 불량이 발생한 위치 즉, 불량 어드레스를 저장하도록 구성될 수 있다. 아울러, 불량 어드레스 저장부(320)는 불량 어드레스와 외부 어드레스에 기초하여 히트신호(HIT)를 출력하도록 구성될 수 있다.
리페어 처리부(330)는 불량 어드레스 저장부(320)에서 출력되는 히트신호(HIT)에 기초하여 리던던시 메모리 셀(블록)(미도시)을 인에이블시킨다. 이에 따라 불량으로 판정된 메모리 셀(블록)에 대한 접근이 금지될 수 있다.
도 4는 일 실시예에 의한 불량 어드레스 검출부의 구성도이다.
일 실시예에 의한 불량 어드레스 검출부(310)는 테스트 데이터 처리부(410) 및 불량 어드레스 래치부(420)를 포함하도록 구성될 수 있다.
테스트 데이터 처리부(410)는 테스트 명령(CMD)에 응답하여, 테스트용 리드 데이터(DATA)를 병합하여 병합 테스트 데이터(MDATA)를 생성할 수 있다. 테스트용 리드 데이터(DATA)는 칩 영역에 테스트용 라이트 데이터를 기록한 후 칩 영역으로부터 리드한 데이터일 수 있다.
불량 어드레스 래치부(420)는 어드레스 신호(ADDR) 및 병합 테스트 데이터(MDATA)를 수신하여 불량 여부를 검출하도록 구성될 수 있다. 불량이 검출된 경우 불량 어드레스 래치부(420)는 불량 감지신호(FAIL_MON)를 인에이블시키며, 불량이 발생한 위치를 지시하는 어드레스 래치 신호(LAT_ADDR)를 출력하도록 구성될 수 있다.
불량 어드레스 래치부(420)에서 생성되는 불량 감지신호(FAIL_MON) 및 어드레스 래치 신호(LAT_ADDR)는 불량 어드레스 저장부로 제공되며, 도 5에는 일 실시예에 의한 불량 어드레스 저장부(320)를 도시하였다.
도 5를 참조하면, 불량 어드레스 저장부(3200)는 제어부(510) 및 퓨즈부(520)를 포함하도록 구성될 수 있다.
제어부(510)는 어드레스 래치 신호(LAT_ADDR)가 입력될 때 불량 감지신호(FAIL_MON)가 인에이블되는 경우 해당 어드레스 래치 신호(LAT_ADDR)를 불량 어드레스 신호(FAIL_ADDR)로서 출력할 수 있다. 또한, 제어부(510)는 불량 감지신호(FAIL_MON)가 인에이블됨에 따라 셀 선택신호(CELL_SEL) 및 럽쳐 인에이블 신호(RUP_EN)를 인에이블시키도록 구성될 수 있다.
퓨즈부(520)는 셀 선택신호(CELL_SEL)에 응답하여 미사용 중인 퓨즈 셀을 선택한다. 아울러, 퓨즈부(520)는 퓨즈 셀이 선택됨에 따라, 럽쳐 인에이블 신호(RUP_EN)에 응답하여 불량 어드레스 신호(FAIL_ADDR)를 프로그래밍하도록 구성될 수 있다.
퓨즈부(520)는 전기적 퓨즈 어레이로 구성될 수 있으나, 이에 한정되는 것은 아니며, 불량 어드레스 신호(FAIL_ADDR)를 프로그래밍할 수 있는 구성이라면 어느 것이든 채택 가능하다.
도 6은 일 실시예에 의한 장치 특성 관리 방법을 설명하기 위한 흐름도이다.
패키지 단계 또는 실장 단계의 테스트 모드가 인에이블됨에 따라, 칩 영역에 테스트 데이터를 기록하고 다시 리드하여 테스트 데이터를 생성할 수 있다(S101). 테스트 데이터는 테스트용 리드 데이터를 압축한 병합 테스트 데이터일 수 있다.
이후, 병합 테스트 데이터 및 이를 지시하는 어드레스 신호에 기초하여 불량이 검출되는지 확인한다(S103).
확인 결과 불량이 검출되어 불량 감지신호(FAIL_MON)가 인에이블되는 경우에는 불량 어드레스를 프로그래밍하는 한편(S105), 해당 반도체 메모리 장치가 리페어된 사실을 특성정보로서 저장한다(S107).
본 기술에서는 패키지 레벨 또는 실장 레벨의 테스트에서 리페어 수행 여부를 특성정보로 관리할 수 있다. 더욱이 이러한 특성정보가 리페어 과정에서 자동으로 저장되기 때문에 추가적인 동작이 불필요하며, 특성정보를 외부로 출력하고 이로부터 각 반도체 메모리 장치의 품질을 용이하고 편리하게 관리할 수 있다.
도 7은 일 실시예에 의한 전자 시스템의 구성도이다.
일 실시예에 의한 전자 시스템(60)은 프로세서(610), 메모리 컨트롤러(620), 메모리 장치(621), IO 컨트롤러(630), IO 장치(631), 디스크 컨트롤러(640) 및 디스크 드라이버(641)를 포함할 수 있다.
프로세서(610)는 적어도 하나 구비될 수 있으며, 독립적으로 또는 다른 프로세서와 연동하여 동작할 수 있다. 프로세서(610)는 버스(제어 버스, 어드레스 버스, 데이터 버스)를 통해 다른 요소들, 예를 들어 메모리 컨트롤러(620), IO 컨트롤러(630) 및 디스크 컨트롤러(640)와 통신할 수 있는 환경을 갖추고 있다.
메모리 컨트롤러(620)는 적어도 하나의 메모리 장치(621)와 접속된다. 메모리 컨트롤러(620)는 프로세서(610)로부터 제공되는 요청을 수신하고, 이에 기초하여 적어도 하나의 메모리 장치(621)를 제어한다.
메모리 장치(621)는 예를 들어 상술한 도 1 내지 도 5에 도시한 반도체 메모리 장치일 수 있다. 즉, 메모리 장치(621)는 패키지 레벨 또는 실장 레벨 테스트시 발생하는 불량 감지신호(FAIL_MON)에 응답하여 리페어 여부를 나타내는 장치 특성정보를 저장하고 있을 수 있다. 또한, 메모리 장치(621)는 특성정보 리드 명령(INFO_RD)에 응답하여 메모리 장치(621)의 특성정보(INFO)를 외부로 출력되도록 구성될 수 있다.
IO 컨트롤러(630)는 프로세서(610)와 IO 장치(631) 간에 접속되어 IO 장치(631)로부터의 입력을 프로세서(610)로 전달하거나, 프로세서(610)의 처리 결과를 IO 장치(631)로 제공할 수 있다. IO 장치(631)는 키보드, 마우스, 터치 스크린, 마이크 등과 같은 입력 장치 및, 디스플레이, 스피커 등과 같은 출력 장치를 포함할 수 있다.
디스크 컨트롤러(640)는 프로세서(610)의 제어에 따라 적어도 하나의 디스크 드라이버(641)를 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 메모리 장치
20 : 특성 관리부
30 : 리페어 장치
40 : 불량 어드레스 검출부
50 : 불량 어드레스 저장부

Claims (17)

  1. 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역; 및
    테스트 모드시 상기 칩 영역에 대한 테스트를 수행하며, 상기 테스트 모드시 불량 감지 신호가 인에이블됨에 따라 상기 칩 영역의 리페어 여부를 특성정보로 관리하고, 상기 특성정보를 외부로 출력하도록 구성되는 리페어 시스템;
    을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리페어 시스템은 상기 칩 영역에 대한 불량 여부를 테스트하고, 불량이 발생한 경우 상기 불량 감지신호를 인에이블시키며, 불량 어드레스 신호를 저장하도록 구성되는 리페어 장치; 및
    상기 불량 감지신호에 응답하여 상기 특성정보를 저장하고, 특성정보 리드명령에 응답하여 상기 특성정보를 외부로 출력하도록 구성되는 특성 관리부;
    를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리페어 시스템은, 상기 불량 감지신호에 응답하여 특성 설정 제어신호를 생성하도록 구성되는 구동부; 및
    상기 특성 설정 제어신호에 응답하여 상기 칩 영역이 리페어되었음을 나타내는 상기 특성정보를 프로그램하도록 구성되는 특성정보 저장부;
    를 포함하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리페어 시스템은 상기 특성정보를 저장하기 위한 전기적 퓨즈 어레이를 포함하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리페어 시스템은 상기 반도체 메모리 장치의 다이(die) 식별자(ID)를 저장하기 위한 전기적 퓨즈 어레이의 일부에 상기 특성정보를 저장하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 테스트 모드는 패키지 레벨 테스트 모드 또는 실장 레벨 테스트 모드인 반도체 메모리 장치.
  7. 테스트 모드시 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역에 대한 불량 여부를 테스트하고, 불량이 발생한 경우 상기 불량 감지신호를 인에이블시키며, 불량 어드레스 신호를 저장하도록 구성되는 리페어 장치; 및
    상기 불량 감지신호에 응답하여 특성정보를 저장하고, 특성정보 리드명령에 응답하여 상기 특성정보를 외부로 출력하도록 구성되는 특성 관리부;
    를 포함하는 리페어 시스템
  8. 제 7 항에 있어서,
    상기 특성 관리부는, 상기 불량 감지신호에 응답하여 특성 설정 제어신호를 생성하도록 구성되는 구동부; 및
    상기 특성 설정 제어신호에 응답하여 상기 칩 영역이 리페어되었음을 나타내는 상기 특성정보를 프로그램하도록 구성되는 특성정보 저장부;
    를 포함하도록 구성되는 리페어 시스템.
  9. 제 7 항에 있어서,
    상기 리페어 시스템은 상기 특성정보를 저장하기 위한 전기적 퓨즈 어레이를 포함하도록 구성되는 리페어 시스템.
  10. 제 7 항에 있어서,
    상기 리페어 시스템은 반도체 메모리 장치의 다이(die) 식별자(ID)를 저장하기 위한 전기적 퓨즈 어레이의 일부에 상기 특성정보를 저장하는 리페어 시스템.
  11. 제 7 항에 있어서,
    상기 테스트 모드는 패키지 레벨 테스트 모드 또는 실장 레벨 테스트 모드인 리페어 시스템.
  12. 테스트 모드시, 적어도 하나의 반도체 메모리 칩을 포함하는 칩 영역으로부터 테스트 데이터를 생성하는 단계;
    상기 테스트 데이터에 기초하여 상기 칩 영역으로부터 불량이 검출되는지의 여부를 확인하는 단계;
    불량이 검출되는 경우 불량 감지신호를 인에이블하는 단계; 및
    상기 불량 감지신호에 응답하여 특성정보를 저장하며, 상기 특성정보는 외부로 출력 가능하게 저장되는 반도체 메모리 장치의 특성 관리 방법.
  13. 제 12 항에 있어서,
    상기 특성정보는 특성정보 리드명령에 응답하여 상기 외부로 출력 가능하게 저장되는 반도체 메모리 장치의 특성 관리 방법.
  14. 제 12 항에 있어서,
    상기 특성정보는 상기 칩 영역이 리페어되었음을 나타내는 정보인 반도체 메모리 장치의 특성 관리 방법.
  15. 제 12 항에 있어서,
    상기 특성정보는 전기적 퓨즈 어레이에 저장되는 반도체 메모리 장치의 특성 관리 방법.
  16. 제 12 항에 있어서,
    상기 특성정보는 상기 반도체 메모리 장치의 다이(die) 식별자(ID)를 저장하기 위한 전기적 퓨즈 어레이의 일부에 저장되는 반도체 메모리 장치의 특성 관리 방법.
  17. 제 12 항에 있어서,
    상기 테스트 모드는 패키지 레벨 테스트 모드 또는 실장 레벨 테스트 모드인 반도체 메모리 장치의 특성 관리 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278839A (en) * 1990-04-18 1994-01-11 Hitachi, Ltd. Semiconductor integrated circuit having self-check and self-repair capabilities
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
JP2005332436A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 半導体装置及びそのテスト方法
DE602007008216D1 (de) * 2006-04-06 2010-09-16 Advantest Corp Testvorrichtung und testverfahren
US7379361B2 (en) * 2006-07-24 2008-05-27 Kingston Technology Corp. Fully-buffered memory-module with redundant memory buffer in serializing advanced-memory buffer (AMB) for repairing DRAM
KR100897285B1 (ko) * 2006-10-02 2009-05-14 삼성전자주식회사 멀티칩 및 그것의 리페어 방법
JP2009059434A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 半導体集積回路
JP5106151B2 (ja) * 2008-01-28 2012-12-26 株式会社東芝 積層型スタックｎａｎｄメモリ及び半導体装置
KR101929945B1 (ko) * 2012-08-29 2018-12-18 에스케이하이닉스 주식회사 Ｅ-Ｆｕｓｅ를 이용하여 불량을 구제하는 리페어 시스템 및 그의 제어 방법
US9496050B2 (en) * 2013-05-22 2016-11-15 Micron Technology, Inc. Methods and apparatuses for stacked device testing

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