KR20170060297A - 반도체 장치 및 그를 포함하는 반도체 시스템 - Google Patents

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Abstract

본 발명의 실시예는 반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것으로, 테스트 대상부; 테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 상기 테스트 대상부를 테스트하기 위한 테스트 제어부; 및 상기 테스트부의 테스트 결과에 기초하여 불량이 발생한 상기 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 테스트 결과 처리부를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것이다.
공정 기술이 발전함에 따라 하나의 반도체 장치 내부에 더 많은 소자가 집적되고 다양한 기능의 내부회로들이 추가되고 있다. 반도체 장치 내부의 복잡도가 증가함에 따라서 반도체 장치를 효과적으로 테스트하는 다양한 방법들이 제안되고 있다.
예컨대, 외부의 독립형 머신(STAND-ALONE MACHINE) 형태의 테스트 장치가 사용되고 있다. 그러나, 반도체 장치에 직접 접근할 수 있는 패드(PAD) 또는 유사 수단이 구비되지 않을 경우에는 상기 독립형 머신 형태의 테스트 장치를 사용하여 상기 반도체 장치를 테스트할 수가 없다.
이와 같은 문제의 대안으로 BIST(Built-In Self Test) 회로를 반도체 장치에 포함시키는 방식이 등장하였다. 상기 BIST 회로를 포함하는 반도체 장치는 테스트 장비와 연결하기 위한 많은 수의 패드 또는 유사 수단을 필요로 하지 않고, 반도체 장치를 빠른 속도로 테스트하는 것이 가능하다.
도 1에는 종래기술에 따른 반도체 시스템의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 시스템(100)은 제어 장치(110), 및 반도체 장치(120)를 포함한다.
제어 장치(110)는 테스트 프로그램 데이터(PDATA)를 생성하여 반도체 장치(120)에게 출력하고, 반도체 장치(120)로부터 생성된 불량 어드레스 데이터(ADATA)를 입력받는다. 예컨대, 제어 장치(110)는 중앙 처리 장치(CPU) 등의 호스트 장치를 포함한다.
반도체 장치(120)는 테스트 프로그램 데이터(PDATA)에 기초하여 예정된 테스트 절차에 따라 테스트 대상부를 대상으로 자가 테스트를 실시하고, 상기 자가 테스트 결과에 대응하는 불량 어드레스 데이터(ADATA)를 생성한다. 예컨대, 반도체 장치(120)는 디램(DRAM) 등의 메모리 장치를 포함한다. 이하에서는 반도체 장치(120)를 메모리 장치로써 예를 들어 설명한다.
도 2에는 반도체 장치(120)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 반도체 장치(120)는 메모리부(121), 테스트 프로그램 저장부(123), 테스트 제어부(125), 및 불량 어드레스 생성부(127)를 포함한다.
메모리부(121)는 상기 테스트 대상부에 대응하며, 복수의 메모리 셀을 포함한다. 메모리부(121)는 테스트 제어정보(CMD/ADD)에 기초하여 상기 테스트 절차에 대응하는 테스트 동작을 순차적으로 실시하고 상기 테스트 동작에 따른 결과데이터(MDATA)를 테스트 제어부(125)에게 출력한다. 예컨대, 메모리부(121)는 라이트(write) 동작 및/또는 리드(read) 동작을 상기 테스트 절차에 따라 순차적으로 실시하고, 상기 리드 동작시 리드 데이터를 상기 결과데이터(MDATA)로써 생성한다.
테스트 프로그램 저장부(123)는 테스트 프로그램 데이터(PDATA)를 저장한다.
테스트 제어부(125)는 테스트 프로그램 저장부(123)에 저장된 테스트 프로그램 데이터(PDATA')에 기초하여 상기 테스트 절차에 따라 상기 복수의 메모리 셀을 대상으로 불량 메모리 셀의 존재 여부를 판별하기 위한 테스트를 실시한다. 예컨대, 테스트 제어부(125)는 상기 테스트 절차에 대응하는 테스트 제어정보(CMD/ADD)를 메모리부(121)에게 출력하고, 결과데이터(MDATA)에 기초하여 상기 불량 메모리 셀을 판별한다. 예컨대, 테스트 제어부(125)는 상기 BIST 회로를 포함한다.
불량 어드레스 생성부(127)는 테스트 제어부(125)로부터 출력되는 판별결과정보(RES00)에 기초하여 상기 불량 메모리 셀의 어드레스를 불량 어드레스 데이터(ADATA)로써 생성한다. 예컨대, 불량 어드레스 생성부(127)는 불량이 발생한 시점의 어드레스를 불량 어드레스 데이터(ADATA)로써 생성한다.
도 3에는 제어 장치(110)의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 제어 장치(110)는 테스트 패턴 생성부(111), 및 불량 어드레스 저장부(113)를 포함한다.
테스트 패턴 생성부(111)는 테스트 프로그램 데이터(PDATA)를 생성한다.
불량 어드레스 저장부(113)는 불량 어드레스 데이터(ADATA)를 저장한다.
이하, 상기와 같이 구성되는 반도체 시스템(100)의 동작을 설명한다.
제어 장치(110)가 테스트 프로그램 데이터(PDATA)를 반도체 장치(120)에게 출력하면, 반도체 장치(120)는 테스트 페턴 데이터(PDATA)에 기초하여 자가 테스트를 실시한다. 이를 더욱 자세하게 설명하면 다음과 같다.
테스트 제어부(125)는 상기 테스트 절차에 따라 상기 복수의 메모리 셀에 라이트 데이터가 라이트되도록 제어하고 상기 복수의 메모리 셀로부터 리드 데이터가 리드되도록 제어한다. 테스트 제어부(125)는 상기 라이트 데이터와 상기 리드 데이터에 기초하여 상기 복수의 메모리 셀 중 불량 메모리 셀을 판별한다. 불량 어드레스 생성부(127)는 테스트 제어부(125)에 의해 판별된 상기 불량 메모리 셀의 어드레스에 대응하는 불량 어드레스 데이터(ADATA)를 생성 및 저장한다. 불량 어드레스 생성부(127)는 상기 자가 테스트가 종료되면 불량 어드레스 데이터(ADATA)를 제어 장치(110)에게 제공한다.
그러나, 상기와 같이 구성되는 반도체 시스템(100)은 다음과 같은 문제점이 있다.
반도체 장치(120)는 상기 자가 테스트 결과로써 단순히 불량 어드레스 정보(ADATA)만을 제어 장치(110)에게 제공한다. 그로 인해, 제어 장치(110)는 상기 불량 메모리 셀의 위치만을 인지할 수 있을 뿐, 불량에 관한 다른 정보는 알 수 없는 문제점이 있다.
이상적으로, 반도체 장치(120)는 테스트 결과로써 상기 불량 메모리 셀의 어드레스를 비롯하여 불량이 발생한 원인 등 불량에 관한 많은 정보(이하 "불량 로그(fail log) 정보"라 칭함)를 생성하는 것이 바람직할 것이다. 그러나, 반도체 장치(120)가 상기 불량 로그 정보를 생성할 수 있다고 하더라도, 반도체 장치(120)는 상기 불량 로그 정보를 저장하기 위한 엄청난 용량의 불량 어드레스 생성부(127)가 필요한 문제점이 있다. 아울러, 반도체 시스템(100)은 상기 불량 로그 정보를 전송하는데 필요한 시간이 테스트 시간에 포함됨에 따라 테스트 비용이 증가하는 문제점도 있다.
본 발명의 실시예는 불량 메모리 셀의 어드레스뿐만 아니라 불량의 원인 등을 포함하는 불량 로그 정보를 생성할 수 있는 반도체 장치를 제공한다.
또한, 본 발명의 실시예는 상기 불량 로그 정보를 용이하게 생성 및 분석할 수 있는 반도체 시스템을 제공한다.
또한, 본 발명의 실시예는 상기 불량 로그 정보를 최소한의 비트수로 생성할 수 있는 반도체 장치 및 그를 포함하는 반도체 시스템을 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 테스트 대상부; 테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 상기 테스트 대상부를 테스트하기 위한 테스트 제어부; 및 상기 테스트부의 테스트 결과에 기초하여 불량이 발생한 상기 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 테스트 결과 처리부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 복수의 메모리 셀을 포함하는 메모리부; 테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 상기 복수의 메모리 셀을 순서대로 테스트하기 위한 테스트 제어부; 상기 테스트 회로의 테스트 결과에 기초하여 불량이 발생한 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 테스트 결과 처리부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 시스템은 테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 테스트 대상부를 테스트하고, 상기 테스트시 불량이 발생한 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 반도체 장치; 및 상기 테스트 프로그램 데이터를 생성하고, 상기 테스트 프로그램 데이터와 상기 경과 순서 데이터에 기초하여 상기 테스트 대상부의 불량 로그 정보를 분석하기 위한 제어 장치를 포함할 수 있다.
본 발명의 실시예는 불량 로그 정보를 획득함으로써 불량 메모리 셀의 어드레스뿐만 아니라 불량 유형, 불량 원인 등을 분석할 수 있는 효과가 있다.
또한, 본 발명의 실시예는 상기 불량 메모리 셀의 어드레스와 비슷하거나 또는 그보다 적은 비트수로 상기 불량 로그 정보를 저장 및 전달함으로써, 테스트에 소비되는 비용을 절감할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 장치의 내부 구성도이다.
도 3은 도 1에 도시된 제어 장치의 내부 구성도이다.
도 4는 본 발명의 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 5는 도 4에 도시된 반도체 장치의 내부 구성도이다.
도 6은 도 4에 도시된 제어 장치의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4에는 본 발명의 실시예에 따른 반도체 시스템이 블록 구성도로 도시되어 있다.
도 4를 참조하면, 반도체 시스템(200)은 제어 장치(210), 및 반도체 장치(220)를 포함할 수 있다.
제어 장치(210)는 테스트 프로그램 데이터(PDATA)를 생성하여 반도체 장치(220)에게 출력할 수 있고, 테스트 프로그램 데이터(PDATA)와 반도체 장치(220)로부터 제공된 경과 순서 데이터(CNT)에 기초하여 반도체 장치(220)에 포함된 테스트 대상부의 불량 로그 정보(FLOG)를 분석할 수 있다. 예컨대, 제어 장치(210)는 중앙 처리 장치(CPU) 등과 같은 호스트 장치를 포함할 수 있다.
반도체 장치(220)는 테스트 프로그램 데이터(PDATA)에 기초하여 예정된 테스트 절차에 따라 상기 테스트 대상부를 대상으로 자가 테스트를 실시하고, 상기 자가 테스트시 불량이 발생한 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터(CNT)를 제어 장치(210)에게 제공할 수 있다. 예컨대, 반도체 장치(220)는 디램(DRAM) 등과 같은 메모리 장치를 포함할 수 있다. 이하에서는 반도체 장치(220)를 상기 메모리 장치로써 예를 들어 설명한다.
도 5에는 반도체 장치(220)의 내부 구성도가 도시되어 있다.
도 5를 참조하면, 반도체 장치(220)는 메모리부(221), 제2 저장부(223), 테스트 제어부(225), 및 테스트 결과 처리부(227)를 포함할 수 있다.
메모리부(221)는 상기 테스트 대상부에 대응할 수 있으며, 복수의 메모리 셀을 포함할 수 있다. 메모리부(221)는 테스트 제어부(225)로부터 출력되는 테스트 제어정보(CMD/ADD)에 기초하여 상기 테스트 절차에 대응하는 테스트 동작을 순차적으로 실시할 수 있고, 상기 테스트 동작에 따른 결과데이터(MDATA)를 테스트 제어부(225)에게 출력할 수 있다. 예컨대, 메모리부(221)는 라이트(write) 동작 및/또는 리드(read) 동작을 상기 테스트 절차에 따라 순차적으로 실시할 수 있고, 상기 리드 동작시 리드 데이터를 상기 결과데이터(MDATA)로써 생성할 수 있다.
제2 저장부(223)는 테스트 프로그램 데이터(PDATA)를 저장할 수 있다. 만약 테스트 프로그램 데이터(PDATA)가 선택 정보를 포함한다면, 제2 저장부(223)는 상기 선택 정보에 대응하는 용량을 가질 수 있다. 여기서, 상기 선택 정보는 여러 종류의 테스트 절차 중 어느 한 종류의 테스트 절차를 선택하기 위한 단일 정보일 수 있다. 반면, 만약 프로그램 데이터(PDATA)가 테스트 패턴 정보를 포함한다면, 제2 저장부(223)는 상기 테스트 패턴 정보에 대응하는 용량을 가질 것이다. 여기서, 테스트 패턴 정보는 상기 테스트 절차를 전반적으로 제어하기 위한 복합 정보일 수 있다.
테스트 제어부(225)는 테스트 프로그램 저장부(223)에 저장된 테스트 프로그램 데이터(PDATA')에 기초하여 상기 테스트 절차에 따라 상기 복수의 메모리 셀을 대상으로 불량 메모리 셀의 존재 여부를 판별하기 위한 자가 테스트를 실시할 수 있다. 예컨대, 테스트 제어부(225)는 상기 테스트 절차에 대응하는 테스트 제어정보(CMD/ADD)를 메모리부(121)에게 출력할 수 있고, 테스트 제어정보(CMD/ADD)와 결과데이터(MDATA)에 기초하여 상기 불량 메모리 셀을 판별할 수 있다. 여기서, 테스트 제어정보(CMD/ADD)는 라이트(write) 커맨드신호, 리드(read) 커맨드 신호 등의 각종 커맨드신호와, 라이트 동작시 필요한 라이트 데이터신호와, 상기 복수의 메모리 셀에 대응하는 어드레스신호와, 클럭신호 등을 포함할 수 있다.
참고로, 만약 테스트 프로그램 데이터(PDATA')가 상기 선택 정보를 포함한다면, 테스트 제어부(225)는 기저장된 상기 여러 종류의 테스트 절차 중 테스트 프로그램 데이터(PDATA')에 대응하는 한 종류의 테스트 절차에 기초하여 상기 자가 테스트를 실시할 수 있다. 이러한 경우, 테스트 제어부(225)에는 상기 여러 종류의 테스트 절차에 대응하는 상기 테스트 패턴 정보가 기저장되어야 할 것이다. 반면, 만약 테스트 프로그램 데이터(PDATA')가 상기 테스트 패턴 정보를 포함한다면, 테스트 제어부(225)는 테스트 프로그램 데이터(PDATA')에 대응하는 테스트 절차에 기초하여 상기 테스트를 실시할 수 있다. 이러한 경우, 테스트 제어부(225)에는 상기 테스트 패턴 정보가 기저장될 필요가 없다.
테스트 제어부(225)는 상기 자가 테스트의 결과에 대응하는 테스트 결과정보(RES11)를 테스트 결과 처리부(227)에게 제공할 수 있다. 예컨대, 테스트 결과정보(RES11)는 상기 리드 커맨드신호와, 불량이 발생한 시점에 대응하는 불량 안내신호를 포함할 수 있다. 또는 테스트 결과정보(RES11)는 상기 클럭신호와 상기 불량 안내신호를 포함할 수 있다.
예컨대, 테스트 제어부(225)는 BIST(Built-In Self Test) 회로를 포함할 수 있다.
테스트 결과 처리부(227)는 테스트 결과정보(RES11)에 기초하여 경과 순서 데이터(CNT)를 생성할 수 있다. 예컨대, 테스트 결과 처리부(227)는 상기 리드 커맨드신호 또는 상기 클럭신호에 기초하여 상기 테스트 절차의 경과 순서를 카운팅하고, 상기 불량 안내신호에 기초하여 상기 불량이 발생한 시점에 대응하는 경과 순서의 카운팅값을 경과 순서 데이터(CNT)로써 생성할 수 있다.
도 6에는 제어 장치(210)의 내부 구성도가 도시되어 있다.
도 6을 참조하면, 제어 장치(210)는 테스트 패턴 생성부(211), 불량 분석부(213), 및 제1 저장부(215)를 포함할 수 있다.
테스트 패턴 생성부(211)는 테스트 프로그램 데이터(PDATA)를 생성할 수 있다. 테스트 프로그램 데이터(PDATA)는 앞서 설명한 바와 같이 상기 선택 정보 또는 상기 테스트 패턴 정보를 포함할 수 있다.
불량 분석부(213)는 제1 저장부(215)에 저장된 테스트 프로그램 데이터(PDATA'') 및 경과 순서 데이터(CNT')에 기초하여 불량 로그 정보(FLOG)를 분석 및 생성할 수 있다. 예컨대, 불량 분석부(213)는 테스트 프로그램 데이터(PDATA'')와 경과 순서 데이터(CNT')에 기초하여 상기 테스트 절차를 추적함으로써 불량 로그 정보(FLOG)를 분석할 수 있다. 여기서, 불량 로그 정보(FLOG)는 상기 복수의 메모리 셀 중 불량이 발생한 메모리 셀의 어드레스 정보와, 상기 불량이 발생한 메모리 셀의 불량 유형 정보를 포함할 수 있다. 상기 불량 유형 정보는 margin 성 불량, 로우 해머링(row hammering) 현상에 의한 불량 등 불량의 원인에 대응하는 정보일 수 있다.
제1 저장부(215)는 테스트 프로그램 데이터(PDATA), 경과 순서 데이터(CNT), 및 불량 로그 정보(FLOG)를 저장할 수 있다. 예컨대, 제1 저장부(215)는 테스트 프로그램 데이터(PDATA)를 저장하기 위한 제1 레지스터(REG0)와, 경과 순서 데이터(CNT)를 저장하기 위한 제2 레지스터(REG1)와, 불량 로그 정보(FLOG)를 저장하기 위한 제3 레지스터(REG2)를 포함할 수 있다.
이하, 상기와 같이 구성되는 반도체 시스템(200)의 동작을 설명한다.
제어 장치(210)가 테스트 프로그램 데이터(PDATA)를 반도체 장치(220)에게 출력하면, 반도체 장치(220)는 테스트 프로그램 데이터(PDATA)에 기초하여 자가 테스트를 실시할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
테스트 제어부(225)는 상기 테스트 절차에 따라 상기 복수의 메모리 셀에 라이트 데이터가 라이트되도록 라이트 동작을 제어할 수 있고 상기 복수의 메모리 셀로부터 리드 데이터가 리드되도록 리드 동작을 제어할 수 있다. 테스트 제어부(225)는 상기 라이트 데이터와 상기 리드 데이터에 기초하여 상기 복수의 메모리 셀 중 불량 메모리 셀을 판별할 수 있고, 그 판별결과에 기초하여 불량이 발생한 시점에 상기 불량 안내신호를 생성할 수 있다. 이때, 테스트 제어부(225)는 상기 리드 동작에 대응하는 리드 커맨드신호와 상기 불량 안내신호를 테스트 결과정보(RES11)로써 테스트 결과 처리부(227)에게 제공할 수 있다. 또는 테스트 제어부(225)는 상기 자가 테스트가 시작된 시점부터 토글링하는 상기 클럭신호와 상기 불량 안내신호를 테스트 결과정보(RES11)로써 테스트 결과 처리부(227)에게 제공할 수 있다.
테스트 결과 처리부(227)는 테스트 결과정보(RES11)에 기초하여 경과 순서 데이터(CNT)를 생성할 수 있다. 예컨대, 테스트 결과 처리부(227)는 상기 테스트 절차의 경과 순서에 대응하는 상기 리드 커맨드신호의 입력 횟수를 카운팅하고, 상기 불량 안내신호에 기초하여 상기 불량이 발생한 시점에 대응하는 상기 입력 횟수의 카운팅값을 경과 순서 데이터(CNT)로써 생성할 수 있다. 또는 테스트 결과 처리부(227)는 상기 테스트 절차의 경과 순서에 대응하는 상기 클럭신호의 토글링 횟수를 카운팅하고, 상기 불량 안내신호에 기초하여 상기 불량이 발생한 시점에 대응하는 상기 토글링 횟수의 카운팅값을 경과 순서 데이터(CNT)로써 생성할 수 있다.
여기서, 경과 순서 데이터(CNT)는 단순히 카운팅값을 포함하기 때문에, 경과 순서 데이터(CNT)는 종래기술에서 언급된 불량 어드레스 정보(ADATA)와 비슷하거나 또는 그보다 적은 비트수를 가질 수 있다.
계속해서, 반도체 장치(220)가 상기 자가 테스트의 결과로써 경과 순서 데이터(CNT)를 제어 장치(210)에게 출력하면, 제어 장치(210)는 테스트 프로그램 데이터(PDATA)와 경과 순서 데이터(CNT)에 기초하여 반도체 장치(220)의 불량 로그 정보(FLOG)를 분석 및 생성할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
제1 저장부(215)에 테스트 프로그램 데이터(PDATA)와 경과 순서 데이터(CNT)가 저장되면, 불량 분석부(213)는 제1 저장부(215)에 저장된 테스트 프로그램 데이터(PDATA'') 및 경과 순서 데이터(CNT')에 기초하여 불량 로그 정보(FLOG)를 분석할 수 있다. 예컨대, 불량 분석부(213)는 테스트 프로그램 데이터(PDATA'')와 경과 순서 데이터(CNT')에 기초하여 상기 테스트 절차를 추적함으로써 불량 로그 정보(FLOG)를 분석할 수 있다. 여기서, 불량 로그 정보(FLOG)는 상기 복수의 메모리 셀 중 불량이 발생한 메모리 셀의 어드레스 정보와, 상기 불량이 발생한 메모리 셀의 불량 유형 정보를 포함할 수 있다. 상기 불량 유형 정보는 margin 성 불량, 로우 해머링(row hammering) 현상에 의한 불량 등 불량의 원인에 대응하는 정보일 수 있다. 다시 말해, 불량 분석부(213)는 경과 순서 데이터(CNT')에 기초하여 리드 커맨드신호가 몇 번째 입력되었을때 불량이 발생하였는지를 분석함으로써 상기 어드레스 정보를 생성할 수 있다. 또는 불량 분석부(213)는 경과 순서 데이터(CNT')에 기초하여 클럭신호가 몇 번째 토글링되었을때 불량이 발생하였는지를 분석함으로써 상기 어드레스 정보를 생성할 수 있다. 그리고, 불량 분석부(213)는 테스트 프로그램 데이터(PDATA'')에 기초하여 불량이 발생하기 이전의 테스트 패턴을 분석함으로써 상기 불량 유형 정보를 생성할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 최소한의 비트수를 가지는 불량 로그 정보를 생성할 수 있으면서도 상기 불량 로그 정보에 기초하여 불량이 발생한 메모리 셀의 어드레스 정보뿐만 아니라 불량 유형 정보 등을 분석할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 시스템 210 : 제어 장치
211 : 데이터 패턴 생성부 213 : 불량 분석부
215 : 제1 저장부 220 : 반도체 장치
221 : 메모리부 223 : 제2 저장부
225 : 테스트 제어부 227 : 테스트 결과 처리부

Claims (20)

  1. 테스트 대상부;
    테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 상기 테스트 대상부를 테스트하기 위한 테스트 제어부; 및
    상기 테스트부의 테스트 결과에 기초하여 불량이 발생한 상기 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 테스트 결과 처리부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 테스트 결과는 상기 테스트 절차에 대응하는 커맨드 신호와, 상기 불량이 발생한 시점에 대응하는 불량 안내신호를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 테스트 결과 처리부는 상기 테스트 절차의 경과 순서를 카운팅하고 상기 불량이 발생한 시점에 대응하는 경과 순서의 카운팅값을 상기 경과 순서 데이터로써 생성하는 반도체 장치.
  4. 제1항에 있어서,
    상기 테스트 제어부는 BIST(Built-In Self Test) 회로를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 테스트 프로그램 데이터를 저장하기 위한 저장부를 포함하는 반도체 장치.
  6. 복수의 메모리 셀을 포함하는 메모리부;
    테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 상기 복수의 메모리 셀을 순서대로 테스트하기 위한 테스트 제어부; 및
    상기 테스트 회로의 테스트 결과에 기초하여 불량이 발생한 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 테스트 결과 처리부
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 테스트 결과는 상기 테스트 절차에 대응하는 리드(read) 커맨드 신호와, 상기 불량이 발생한 시점에 대응하는 불량 안내신호를 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 테스트 결과 처리부는 상기 테스트 절차의 경과 순서를 카운팅하고 상기 불량이 발생한 시점에 대응하는 경과 순서의 카운팅값을 상기 경과 순서 데이터로써 생성하는 반도체 장치.
  9. 제6항에 있어서,
    상기 테스트 제어부는 BIST(Built-In Self Test) 회로를 포함하는 반도체 장치.
  10. 제6항에 있어서,
    상기 테스트 프로그램 데이터를 저장하기 위한 저장부를 포함하는 반도체 장치.
  11. 테스트 프로그램 데이터에 기초하여 예정된 테스트 절차에 따라 테스트 대상부를 테스트하고, 상기 테스트시 불량이 발생한 테스트 절차의 경과 순서에 대응하는 경과 순서 데이터를 생성하기 위한 반도체 장치; 및
    상기 테스트 프로그램 데이터를 생성하고, 상기 테스트 프로그램 데이터와 상기 경과 순서 데이터에 기초하여 상기 테스트 대상부의 불량 로그 정보를 분석하기 위한 제어 장치
    를 포함하는 반도체 시스템.
  12. 제11항에 있어서,
    상기 제어 장치는 상기 테스트 프로그램 데이터와 상기 경과 순서 데이터에 기초하여 상기 테스트 절차를 추적함으로써 상기 불량 로그 정보를 분석하는 반도체 시스템.
  13. 제11항에 있어서,
    상기 제어 장치는,
    상기 테스트 프로그램 데이터를 생성하기 위한 테스트 패턴 생성부;
    상기 테스트 프로그램 데이터와 상기 경과 순서 데이터에 기초하여 상기 불량 로그 정보를 분석하기 위한 불량 분석부; 및
    상기 테스트 프로그램 데이터, 상기 경과 순서 데이터 및 상기 불량 로그 정보를 저장하기 위한 제1 저장부를 포함하는 반도체 시스템.
  14. 제11항에 있어서,
    상기 테스트 대상부는 복수의 메모리 셀을 포함하는 메모리부를 포함하는 반도체 시스템.
  15. 제14항에 있어서,
    상기 불량 로그 정보는 상기 복수의 메모리 셀 중 불량이 발생한 메모리 셀의 어드레스 정보와, 상기 불량이 발생한 메모리 셀의 불량 유형 정보를 포함하는 반도체 시스템.
  16. 제14항에 있어서,
    상기 반도체 장치는,
    상기 메모리부;
    상기 테스트 프로그램 데이터에 기초하여 상기 테스트 절차에 따라 상기 복수의 메모리 셀을 순서대로 테스트하기 위한 테스트 제어부; 및
    상기 테스트 제어부의 테스트 결과에 기초하여 상기 경과 순서 데이터를 생성하기 위한 테스트 결과 처리부를 포함하는 반도체 시스템.
  17. 제16항에 있어서,
    상기 테스트 결과는 상기 테스트 절차에 대응하는 리드(read) 커맨드 신호와, 상기 불량이 발생한 시점에 대응하는 불량 안내신호를 포함하는 반도체 장치.
  18. 제16항에 있어서,
    상기 테스트 결과 처리부는 상기 테스트 절차의 경과 순서를 카운팅하고 상기 불량이 발생한 시점에 대응하는 경과 순서의 카운팅값을 상기 경과 순서 데이터로써 생성하는 반도체 장치.
  19. 제16항에 있어서,
    상기 테스트 제어부는 BIST(Built-In Self Test) 회로를 포함하는 반도체 장치.
  20. 제16항에 있어서,
    상기 반도체 장치는,
    상기 테스트 프로그램 데이터를 저장하기 위한 제2 저장부를 포함하는 반도체 장치.
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