KR20160115485A - 데이터 패일 검출 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 데이터 패일 검출 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 데이터 압축기를 사용하여 패일 측정이 가능한 메모리 장치에 관한 기술이다. 본 발명은 복수의 리드 데이터를 비교하여 압축 데이터를 출력하는 압축부 및 압축 데이터와 복수의 리드 데이터 중 어느 하나의 제 1리드 데이터를 조합하여 출력 데이터를 출력하는 데이터 테스트부를 포함하고, 제 1리드 데이터의 로직 레벨에 대응하여 출력 데이터의 로직 레벨 변화를 검출하여 데이터 패일 여부를 판단한다.

Description

데이터 패일 검출 회로 및 이를 포함하는 반도체 장치{Data fail detection circuit and semiconductor device including the same}
본 발명은 데이터 패일 검출 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 데이터 압축기를 사용하여 패일 측정이 가능한 메모리 장치에 관한 기술이다.
반도체 메모리 장치는 하나의 글로벌 버스 대신에 리드 글로벌 버스 및 라이트 글로벌 버스를 구비하여 글로벌 입/출력 신호의 기울기(Slope)를 개선 시키고 있다. 라이트 글로벌 버스는 데이터 기록 시에 데이터 패드들로부터의 데이터를 셀 어레이 쪽으로 전달한다. 그리고, 리드 글로벌 버스는 데이터 판독 시에 셀 어레이로부터의 데이터를 데이터 패드들 쪽으로 전달한다.
또한, 공정기술의 발전과 더불어 반도체 메모리 장치가 고집적화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다. 이와 같은 메모리 장치의 테스트를 위하여 설계 단계에서 미리 칩 내부에 셀프 테스트(self test) 회로를 내장하여 테스트에 소요되는 시간과 비용을 줄이기 위해 노력하고 있다.
반도체 칩의 제품 특성 및 기능을 검증하기 위한 테스트 장비의 사용시 비용을 줄이기 위해서 한 번의 테스트로 가능한 한 많은 수의 반도체 칩을 테스트해야만 한다. 그리고, 각 장비에 할당된 채널을 통해 많은 수의 반도체 칩을 테스트하기 위해서는 가능한 적은 수의 입/출력 라인으로 전체 메모리 칩을 테스트해야 한다.
병렬 테스트 장치에서는 테스트 시간을 줄이기 위해서 데이터 압축 테스트(DQ Compress Test)라는 셀프 테스트(Self Test) 모드를 사용하고 있다. 이러한 셀프 테스트의 일종인 데이터 압축(DQ compress) 테스트는 복수의 메모리 셀에 동일한 데이터를 저장한 후 이들 데이터를 다시 동시에 출력한 다음, 동시에 출력된 데이터들을 압축시켜 그 결과를 비교하여 메모리의 에러 유무를 테스트하는 방법이다.
데이터 압축 테스트를 수행하는 경우 압축된 데이터가 출력되기 때문에, 데이터 출력 채널(즉, 데이터 패드)의 사용 수량을 최소화할 수 있다. 따라서, 데이터 압축 테스트는 동시에 여러 다이(Die)의 테스트를 가능하게 한다.
예를 들어, 반도체 칩은 제품의 특성 및 기능을 검증하기 위해 다양한 테스트를 거친다. 반도체 칩을 테스트하기 위한 장비의 사용시 비용을 줄이기 위해서 한 번의 테스트로 가능한 한 많은 수의 반도체 칩을 테스트하는 것이 필요하다.
많은 수의 반도체 칩을 테스트하기 위해서는 적은 수의 입출력(GIO) 라인으로 전체 칩을 테스트할 수 있어야 한다. 이와 같은 방법 중의 하나로 멀티 비트 병렬 테스트 방식이 널리 알려져 있다.
이러한 멀티 비트 병렬 테스트 방식은 한 번에 복수의 셀에 데이터를 쓰고 이들의 출력 값을 비교하여 패스 또는 패일을 판단하는 테스트 방식으로 테스트 시간을 크게 줄일 수 있는 장점이 있다. 또한, 테스트 장비당 할당된 채널에 가능한 한 많은 칩을 테스트하기 위해, 테스트시 사용되는 반도체 메모리 입출력 라인을 줄이고 있다.
본 발명은 데이터 압축 회로에서 입력 데이터의 로직 레벨을 변경하여 데이터의 패드 또는 패일을 판정할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 데이터 패일 검출 회로는, 복수의 리드 데이터를 비교하여 압축 데이터를 출력하는 압축부; 및 압축 데이터와 복수의 리드 데이터 중 어느 하나의 제 1리드 데이터를 조합하여 출력 데이터를 출력하는 데이터 테스트부를 포함하고, 제 1리드 데이터의 로직 레벨에 대응하여 출력 데이터의 로직 레벨 변화를 검출하여 데이터 패일 여부를 판단하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 라이트 데이터가 복수의 메모리 셀에 저장되고, 복수의 메모리 셀로부터 리드 된 복수의 리드 데이터가 출력되는 메모리 셀 어레이; 및 복수의 리드 데이터의 로직 레벨이 동일한지의 여부에 대응하여 압축 데이터의 로직 레벨을 제어하고, 복수의 리드 데이터 중 어느 하나의 제 1리드 데이터와 압축 데이터를 비교하여 데이터 패일 여부를 검출하기 위한 출력 데이터를 출력하는 데이터 패일 검출부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 테스트를 위한 핀의 개수는 유지하면서 테스트 동작 중에 패스 또는 패일의 판별하기 위한 로직 레벨을 사용자 임의로 조정할 수 있도록 한다.
둘째, 데이터 오버라이트 및 어드레스 패일에 대해서도 패일 여부의 판정이 가능하다.
셋째, 패스 상태에서도 출력 데이터를 토글링 시켜서 테스트 장비에서 프로브 포인트를 트레이닝할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 패일 검출 회로를 갖는 반도체 메모리 장치의 구성도.
도 2는 도 1의 데이터 패일 검출부에 관한 상세 구성도.
도 3은 도 2의 데이터 패일 검출부에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 데이터 패일 검출 회로를 갖는 반도체 메모리 장치의 구성도이다.
반도체 장치는 메모리 셀 어레이(100)와 데이터 패일 검출부(200)를 포함한다.
여기서, 메모리 셀 어레이(100)는 하나의 라이트 데이터 WT_DATA가 4개의 메모리 셀에 저장될 수 있다. 그리고, 데이터 패일 검출부(200)는 메모리 셀 어레이(100)로부터 읽어 들인 복수의 리드 데이터 RD_DATA<0:3>를 테스트하여 패일 여부를 판단한다.
본 발명의 실시예에서 리드 데이터 RD_DATA<0:3>가 4개인 것을 일 예로 설명하였지만, 데이터의 개수는 제한되지 않는다. 이러한 데이터 패일 검출부(200)는 4개의 리드 데이터 RD_DATA<0:3>가 같은 로직 레벨인지 다른 로직 레벨인지를 판단하여 그 결과 값을 하나의 출력 데이터 OUT로 출력한다.
디램(DRAM, Dynamic Random Access Memory)과 같은 반도체 메모리 소자의 경우에는 데이터의 리드(Read) 및 라이트(Write) 동작이 정확하게 이루어져야 하는데, 이를 위해서는 칩 상(on chip)에 하나의 불량 셀(Fail Cell)도 존재해서는 안 된다.
그러나, 초고집적화 되고 있는 추세에 따라 하나의 칩(chip)에 집적되는 셀(cell)의 수가 수천만 개 이상으로 되어감에 따라 제조 공정의 발달에도 불구하고 불량 셀의 존재 가능성은 상대적으로 더욱 크다고 할 수 있다. 만일 이러한 불량 셀에 대하여 정확한 테스트가 이루어지지 않는다면 반도체 메모리 소자로서의 신뢰성을 확보할 수 없게 된다.
반도체 메모리 장치에서는, 메모리 칩(Memory Chip)을 생산하여 셀(Cell)의 우량/불량(Pass/Fail) 여부를 가리고자 할 때 1개의 셀 씩 테스트를 하게 된다. 이러한 경우, 고집적화된 메모리 장치의 테스트 시간은 오래 걸릴 뿐 아니라 비용(Cost)의 증가를 가져오게 된다.
따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트 모드(Parallel Test Mode)를 사용한다. 병렬 테스트(Parallel Test)는 다수의 셀에 같은 데이터를 라이트(Write)한다. 그리고, 리드(Read) 동작 시 배타적 노아(Exclusive Nor) 논리 회로를 이용하여, 같은 데이터가 읽혀지면 "1"로서 패스(Pass) 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 "0"으로 패일(Fail) 처리함으로써 테스트 시간을 줄인다.
도 2는 도 1의 데이터 패일 검출부(200)에 관한 상세 구성도이다.
데이터 패일 검출부(200)는 압축부(210)와 데이터 테스트부(220)를 포함한다.
여기서, 압축부(210)는 리드 데이터 RD_DATA<0:3>를 서로 비교하여 하나의 압축 데이터 COM를 테이터 테스트부(220)에 출력한다. 그리고, 데이터 테스트부(220)는 압축 데이터 COM와 리드 데이터 RD_DATA<0:3> 중 첫 번째 리드 데이터 RD_DATA<0>를 조합하여 데이터 패일 여부를 나타내는 출력 데이터 OUT를 출력한다.
반도체 메모리 장치의 테스트를 수행함에 있어서 한 번에 테스트할 수 있는 칩의 수에 따라 테스트 시간이 좌우된다. 이와 같은 이유 때문에 테스트에 사용되는 테이터 입출력 핀의 수를 감소시키게 되면 테스트 시간을 단축시킬 수 있으므로 병렬 테스트(Parallel Test) 방법이 사용되고 있다. 이러한 병렬 테스트 방법은 테스트 모드 진입 후 테스트 코드를 이용하여 모든 셀에 데이터를 라이트한다. 그리고, 데이터 패일 검출부(200)를 이용하여 각각의 데이터를 압축(compress)하면서 리드하여 칩의 불량 여부를 테스트한다.
도 3은 도 2의 데이터 패일 검출부(200)에 관한 상세 회로도이다.
압축부(210)는 낸드게이트 ND1, 노아게이트 NOR1 및 배타적 노아게이트 XNOR1를 포함한다. 낸드게이트 ND1는 복수의 리드 데이터 RD_DATA<0:3>를 낸드연산하여 배타적 노아게이트 XNOR1에 출력한다. 그리고, 노아게이트 NOR1는 복수의 리드 데이터 RD_DATA<0:3>를 노아연산하여 배타적 노아게이트 XNOR1에 출력한다.
그리고, 배타적 노아게이트 XNOR1는 낸드게이트 ND1의 출력과 노아게이트 NOR1의 출력을 배타적 노아연산하여 압축 데이터 COM를 데이터 테스트부(220)에 출력한다. 이러한 배타적 노아게이트 XNOR1는 입력데이터가 모두 같은 경우 압축 데이터 COM를 "1"로 출력하고, 입력데이터 중 어느 하나라도 다른 경우 압축 데이터 COM를 "0"으로 출력한다.
또한, 데이터 테스트부(220)는 배타적 노아게이트 XNOR2를 포함한다. 이러한 배타적 노아게이트 XNOR2는 압축 데이터 COM와 리드 데이터 RD_DATA<0:3> 중에서 첫 번째 리드 데이터 RD_DATA<0>를 배타적 노아연산하여 출력 데이터 OUT를 출력한다. 이러한 배타적 노아게이트 XNOR2는 입력데이터가 모두 같은 경우 압축 데이터 COM를 "1"로 출력하고, 입력데이터 중 어느 하나라도 다른 경우 압축 데이터 COM를 "0"으로 출력한다.
즉, 압축부(210)는 복수의 리드 데이터 RD_DATA<0:3> 중에서 하나라도 다른 로직 레벨을 갖는다면 배타적 노아게이트 XNOR1의 압축 데이터 COM가 "0"이 된다. 이에 따라, 라이트(Write) 및 리드(Read) 동작이 정상적으로 처리되지 못해 셀이 불량(Fail)이라고 판단하게 된다.
반면에, 압축부(210)는 복수의 리드 데이터 RD_DATA<0:3>가 모두 같은 값을 가진다면 압축 데이터 COM가 "1"이 된다. 이에 따라, 라이트(Write) 및 리드(Read) 동작이 정상적으로 처리되어 셀이 우량(Pass)이라고 판단하게 된다. 이처럼 압축부(210)의 출력인 압축 데이터 COM는 패일 경우에 "0"이 되고, 패스인 경우에 "1"이 되어 그 출력 로직 값이 고정된다.
이때, 라이트 데이터 WT_DATA가 4개의 셀에 저장되고, 4개의 셀에서 읽어 들인 리드 데이터 RD_DATA<0:3> 중에서 하나의 데이터가 패일(Fail)일 경우에는 셀의 불량을 정확히 판단할 수 있다. 하지만, 리드 데이터 RD_DATA<0:3>가 모두 불량일 경우에 압축부(210)는 리드(Read) 및 라이트(Write) 동작이 정확하게 처리되었다고 판단하므로 테스트의 신뢰성이 떨어질 수 있다.
또한, 메모리 셀 어레이(100)의 셀에 데이터가 아예 안 써지는 경우가 있을 수 있다. 그러한 경우 압축부(210)는 패일 셀에 저장된 이전 데이터를 리드하여 압축 데이터 COM로 출력하게 된다.
만약, 패일 셀에 저장된 이전 데이터의 로직 레벨이 모두 동일한 경우 셀 데이터 패일이 발생하였음에도 불구하고 압축 데이터 COM가 "1"로 출력될 수 있다. 이러한 경우 셀에 정상적인 라이트 동작이 이루어져 압축 데이터 COM가 "1"로 출력되는 것인지, 아니면, 라이트 동작이 이루어지지 않은 패일 셀의 이전 데이터를 리드하여 압축 데이터 COM가 "1"로 출력되는 것인지의 여부를 명확히 판단할 수가 없다.
즉, 압축부(210)에서 비교하는 대상은 메모리 셀 어레이(100)에서 리드된 데이터만으로 판단하게 된다. 그러므로, 메모리 셀 어레이(1000에 한번 데이터가 쓰여 진 다음에 어떠한 원인에 의해서 데이터가 다시 쓰여 지지 않는다 하더라도 한번 쓰여 진 데이터에 의해서 패일 여부의 판단 결과가 항상 패스 상태가 될 수 있다.
이에 따라, 본 발명의 실시예에서는 데이터 테스트부(220)를 포함하여 리드 데이터 RD_DATA<0:3> 중에서 하나의 리드 데이터 RD_DATA<0>의 로직 레벨을 변경하여 데이터 패일 여부를 정확히 판단하게 된다.
또한, 데이터 패일 검출부(200)의 출력이 대부분 패스 상태가 되면 출력 데이터 OUT의 토글이 거의 없을 수 있다. 이러한 경우 테스트 장비에서 프로브 포인트를 잡기 위한 트레이닝 과정에 어려움이 존재하게 된다.
이에 따라, 본 발명의 실시예의 경우 리드 데이터 RD_DATA<0>의 로직 레벨을 변경하여 출력 데이터 OUT의 패스 또는 패일 여부를 판단할 수 있으므로, 패스 상태에서도 출력 데이터 OUT를 토글링 시켜서 테스트 장비에서 프로브 포인트를 트레이닝할 수도 있다.
예를 들어, 라이트 데이터 WT_DATA가 "0"으로 입력되는 경우를 가정한다. 그러면, 정상적인 라이트 동작이 이루어진 경우에 압축부(210)에 입력되는 리드 데이터 RD_DATA<0:3>가 모두 "0"이 된다.
압축부(210)는 리드 데이터 RD_DATA<0:3>가 모두 같은 로직 레벨인 경우 압축 데이터 COM를 "1"로 출력한다. 이때, 데이터 테스트부(220)는 리드 데이터 RD_DATA<0>가 "0"이 되므로 압축 데이터 COM와 로직 레벨이 다르다. 이에 따라, 데이터 테스트부(220)의 출력 데이터 OUT가 "0"이 된다.
이후에, 라이트 데이터 WT_DATA를 "1"로 변경시키는 경우를 가정한다. 그러면, 정상적인 라이트 동작이 이루어진 경우라면 압축부(210)에 입력되는 리드 데이터 RD_DATA<0:3>가 모두 "1"이 된다.
압축부(210)는 리드 데이터 RD_DATA<0:3>가 모두 같은 로직 레벨인 경우 압축 데이터 COM를 로직 "1"로 출력한다. 이때, 데이터 테스트부(220)는 리드 데이터 RD_DATA<0>가 "1"가 되므로 압축 데이터 COM와 로직 레벨이 같다. 이에 따라, 데이터 테스트부(220)의 출력 데이터 OUT가 "1"로 변경된다.
위와 같이, 데이터 테스트부(220)는 첫 번째 리드 데이터 RD_DATA<0>의 로직 레벨이 변경되는 것에 대응하여 출력 데이터 OUT의 로직 레벨이 바뀌는 경우 불량 셀이 없는 경우라고 판단한다.
그런데, 메모리 셀 어레이(100)에 데이터가 제대로 라이트 되지 않는 경우가 발생할 수 있다. 즉, 라이트 데이터 WT_DATA를 "1"로 변경하였음에도 불구하고, 데이터 패일이 발생하게 되면 메모리 셀 어레이(100)에 데이터 "1"이 제대로 저장되지 않는다.
이에 따라, 압축부(210)는 메모리 셀 어레이(100)에 이전에 저장된 리드 데이터 RD_DATA<0:3>를 모두 "0"으로 리드하게 된다. 그러면, 리드 데이터 RD_DATA<0:3>의 로직 값이 모두 동일하므로 배타적 노아게이트 XNOR1의 출력이 "1"이 된다. 그리고, 배타적 노아게이트 XNOR2의 입력은 압축 데이터 COM가 "1"이 되고, 첫 번째 리드 데이터 RD_DATA<0>가 "0"이 되므로, 출력 데이터 OUT가 "0"이 된다.
즉, 라이트 데이터 WT_DATA가 "1"로 입력되어 리드 데이터 RD_DATA<0>의 로직 레벨이 변경되었음에도 불구하고, 출력 데이터 OUT가 "0"으로 그대로 출력되므로 메모리 셀 어레이(100)에 라이트 동작이 제대로 이루어지지 않았다고 판단한다.
본 발명의 실시예에서 입력 데이터가 동일한 경우 출력 데이터 OUT가 "1"로 출력되고 입력 데이터가 서로 다른 경우 출력 데이터 OUT가 "0"으로 출력되는 것을 그 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라, 압축부(210)의 출력 로직 레벨과 데이터 테스트부(220)의 출력 로직 레벨은 그 반대의 경우가 될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 복수의 리드 데이터를 비교하여 압축 데이터를 출력하는 압축부; 및
    상기 압축 데이터와 상기 복수의 리드 데이터 중 어느 하나의 제 1리드 데이터를 조합하여 출력 데이터를 출력하는 데이터 테스트부를 포함하고,
    상기 제 1리드 데이터의 로직 레벨에 대응하여 상기 출력 데이터의 로직 레벨 변화를 검출하여 데이터 패일 여부를 판단하는 것을 특징으로 하는 데이터 패일 검출 회로.
  2. 제 1항에 있어서, 상기 압축부는
    상기 복수의 리드 데이터가 모두 동일 데이터인 경우 상기 압축 데이터를 "1"로 출력하고, 상기 복수의 리드 데이터 중 적어도 어느 하나가 다른 데이터인 경우 상기 압축 데이터를 "0"으로 출력하는 것을 특징으로 하는 데이터 패일 검출 회로.
  3. 제 1항에 있어서, 상기 압축부는
    상기 복수의 리드 데이터를 낸드연산하는 낸드게이트;
    상기 복수의 리드 데이터를 노아연산하는 노아게이트; 및
    상기 낸드게이트와 상기 노아게이트의 출력을 배타적 노아 연산하여 상기 압축 데이터를 출력하는 제 1배타적 노아게이트를 포함하는 것을 특징으로 하는 데이터 패일 검출 회로.
  4. 제 1항에 있어서, 상기 데이터 테스트부는
    상기 압축 데이터와 상기 제 1리드 데이터를 배타적 노아 연산하여 상기 출력 데이터를 출력하는 제 2배타적 노아게이트를 포함하는 것을 특징으로 하는 데이터 패일 검출 회로.
  5. 제 1항에 있어서, 상기 데이터 테스트부는
    상기 제 1리드 데이터와 상기 압축 데이터가 동일 데이터인 경우 상기 출력 데이터를 "1"로 출력하고, 상기 제 1리드 데이터와 상기 압축 데이터가 다른 데이터인 경우 상기 출력 데이터를 "0"으로 출력하는 것을 특징으로 하는 데이터 패일 검출 회로.
  6. 라이트 데이터가 복수의 메모리 셀에 저장되고, 상기 복수의 메모리 셀로부터 리드 된 복수의 리드 데이터가 출력되는 메모리 셀 어레이; 및
    상기 복수의 리드 데이터의 로직 레벨이 동일한지의 여부에 대응하여 압축 데이터의 로직 레벨을 제어하고, 상기 복수의 리드 데이터 중 어느 하나의 제 1리드 데이터와 상기 압축 데이터를 비교하여 데이터 패일 여부를 검출하기 위한 출력 데이터를 출력하는 데이터 패일 검출부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 메모리 셀 어레이는
    상기 복수의 메모리 셀에 동일한 데이터가 저장되는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 라이트 데이터의 로직 레벨 변화에 대응하여 상기 출력 데이터가 서로 다른 로직 레벨로 변하는 경우 데이터 패스로 판단되고, 상기 라이트 데이터의 로직 레벨 변화에 대응하여 상기 출력 데이터가 동일한 로직 레벨로 출력되는 경우 데이터 패일로 판단되는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서, 상기 데이터 패일 검출부는
    상기 복수의 리드 데이터를 비교하여 상기 압축 데이터를 출력하는 압축부; 및
    상기 압축 데이터와 상기 제 1리드 데이터를 조합하여 상기 출력 데이터를 출력하는 데이터 테스트부를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서, 상기 압축부는
    상기 복수의 리드 데이터가 모두 동일 데이터인 경우 상기 압축 데이터를 "1"로 출력하고, 상기 복수의 리드 데이터 중 적어도 어느 하나가 다른 데이터인 경우 상기 압축 데이터를 "0"으로 출력하는 것을 특징으로 하는 반도체 장치.
  11. 제 9항에 있어서, 상기 압축부는
    상기 복수의 리드 데이터를 낸드연산하는 낸드게이트;
    상기 복수의 리드 데이터를 노아연산하는 노아게이트; 및
    상기 낸드게이트와 상기 노아게이트의 출력을 배타적 노아 연산하여 상기 압축 데이터를 출력하는 제 1배타적 노아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 9항에 있어서, 상기 데이터 테스트부는
    상기 압축 데이터와 상기 제 1리드 데이터를 배타적 노아 연산하여 상기 출력 데이터를 출력하는 제 2배타적 노아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 9항에 있어서, 상기 데이터 테스트부는
    상기 제 1리드 데이터와 상기 압축 데이터가 동일 데이터인 경우 상기 출력 데이터를 "1"로 출력하고, 상기 제 1리드 데이터와 상기 압축 데이터가 다른 데이터인 경우 상기 출력 데이터를 "0"으로 출력하는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
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