KR100897285B1 - 멀티칩 및 그것의 리페어 방법 - Google Patents

멀티칩 및 그것의 리페어 방법 Download PDF

Info

Publication number
KR100897285B1
KR100897285B1 KR1020060097304A KR20060097304A KR100897285B1 KR 100897285 B1 KR100897285 B1 KR 100897285B1 KR 1020060097304 A KR1020060097304 A KR 1020060097304A KR 20060097304 A KR20060097304 A KR 20060097304A KR 100897285 B1 KR100897285 B1 KR 100897285B1
Authority
KR
South Korea
Prior art keywords
repair
memory
memory chip
redundancy
chip
Prior art date
Application number
KR1020060097304A
Other languages
English (en)
Other versions
KR20080031078A (ko
Inventor
정진국
김병윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060097304A priority Critical patent/KR100897285B1/ko
Priority to US11/904,187 priority patent/US7706198B2/en
Publication of KR20080031078A publication Critical patent/KR20080031078A/ko
Application granted granted Critical
Publication of KR100897285B1 publication Critical patent/KR100897285B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명에 따른 복수의 메모리 칩을 포함하고, 상기 복수의 메모리 칩은 리던던시 셀에 대한 정보를 저장하고 있는 멀티칩의 리페어 방법은: (a) 상기 복수의 메모리 칩 중에서 어느 하나의 메모리 칩을 테스트하는 단계; (b) 상기 메모리 칩이 불량일 때, 상기 저장된 리던던시 셀의 정보에 의해 상기 메모리 칩이 리페어가 가능한지를 확인하는 단계; 및 (c) 상기 메모리 칩이 리페어 가능할 때, 상기 메모리 칩을 리페어하는 단계를 포함한다.
Figure R1020060097304
멀티칩, 테스트, 리페어

Description

멀티칩 및 그것의 리페어 방법{Multichip and Repairing Method therof}
도 1은 본 발명에 따른 리페어가 가능한 멀티칩에 대한 실시예를 보여주고 있다.
도 2는 본 발명에 따른 메모리 칩의 메모리 코어를 보여주고 있다.
도 3은 본 발명에 따른 멀티칩의 메모리 칩들에 대한 리페어 방법을 보여주는 실시예이다.
도 4은 본 발명의 퓨즈박스의 또 다른 실시예를 보여주고 있다.
도 5는 도 4에 도시된 메모리칩들로 이루어진 멀티칩에서 메모리칩들의 리페어 방법을 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
휴대용 단말기: 1 테스터: 2
메모리칩: 100,200,300 테스트 콘트롤러: 20
메모리 셀: 122 리던던시 셀: 124
메모리 코어: 120,220,320 퓨즈 박스: 140,240,340
퓨즈 제어 블럭: 160,260,360
제 1 퓨즈 박스: 142 제 2 퓨즈 박스: 144
본 발명은 멀티칩에 관한 것으로, 좀 더 구체적으로 리페어가 가능한 멀티칩 및 그것의 리페어 방법에 관한 것이다.
근래에 스마트 폰, PDA 혹은 네비게이션 응용제품들은 저전력 기능 구현을 위하여 SiP, MCP 혹은 POP 기술을 적용한 멀티칩들을 이용하고 있다. 이러한 멀티칩들은 단품 제어칩과 단품 메모리 등의 2개 이상의 칩들을 스택 공정을 통하여 쌓아 올린 것이다. 이때 각각의 단품 칩들은 양품으로 선별된 것들이다. 그러나 멀티칩은 스택 공정을 거치면서 각 칩들간의 인터페이스 상에서 일부 셀들이 타이밍, 로드 혹은 저항 등에 대하여 불량이 발생할 수 있다.
종래의 멀티칩은 스택공정을 거친 후 발생한 불량에 대한 리페어 기능이 없다. 이는 메모리 가격, 로직 칩 가격, 스택 공정비용, 테스트 비용 등을 고려할 때 커다란 경제적 손실이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 수율 향상 및 비용절감의 효과를 얻기 위하여 리페어 기능을 제공하는 멀티칩 및 그것의 리페어 방법을 제공하는데 있다.
본 발명에 따른 복수의 메모리 칩을 포함하고, 상기 복수의 메모리 칩은 단품 상태에서 리페어하고 남은 리던던시 셀에 대한 정보를 저장하고 있는 멀티칩의 리페어 방법은: (a) 상기 복수의 메모리 칩 중에서 어느 하나의 메모리 칩을 테스트하는 단계; (b) 상기 메모리 칩이 불량일 때, 상기 저장된 리던던시 셀의 정보에 의해 상기 메모리 칩이 리페어가 가능한지를 확인하는 단계; 및 (c) 상기 메모리 칩이 리페어 가능할 때, 상기 메모리 칩을 리페어하는 단계를 포함한다.
실시예에 있어서, 상기 (b) 단계에서 상기 메모리 칩이 리페어가 불가능하다면, 상기 멀티칩을 불량 처리하는 단계를 포함한다.
실시예에 있어서, 상기 멀티칩은 상기 (a) 단계에서 상기 메모리 칩이 불량이 아니라면, 상기 복수의 메모리 칩 중에서 다음 메모리 칩에 대하여 상기 (a) 내지 상기 (c) 단계를 반복하도록 제어하는 테스트 콘트롤러를 포함한다.
실시예에 있어서, 상기 복수의 메모리 칩이 모두 불량이 아니라면, 상기 멀티칩을 양품 처리하는 단계를 포함한다.
실시예에 있어서, 상기 테스트 콘트롤러는 상기 (c) 단계 이후, 상기 메모리 칩을 다시 상기(a) 내지 상기 (c) 단계를 반복하도록 한다.
실시예에 있어서, 상기 복수의 메모리 칩은, 리페어 신호에 응답하여 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환하는 리던던시 회로; 및 상기 리던던시 셀의 정보를 저장하고, 상기 리던던시 회로를 제어하는 상기 리페어 신호를 생성하는 리던던시 제어회로를 포함한다.
실시예에 있어서, 상기 리던던시 회로는 퓨즈들을 포함하되, 상기 퓨즈들을 커팅하여 상기 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환한다.
실시예에 있어서, 상기 퓨즈들을 커팅하기 위하여 이퓨즈(EFUSE) 방식을 이용한다.
실시예에 있어서, 상기 리던던시 제어회로는 상기 메모리 칩을 단품 상태에서 리페어하고 남은 리던던시 셀의 개수에 대한 정보를 저장하고 있으며, 상기 남은 리던던시 셀의 개수에 따라 상기 메모리 칩의 리페어 가능 여부를 결정한다.
실시예에 있어서, 상기 멀티칩은 상기 (a) 단계에서 상기 메모리 칩이 불량이 아니라면, 상기 복수의 메모리 칩 중에서 다음 메모리 칩에 대하여 상기 (a) 내지 상기 (c) 단계를 반복하도록 제어하는 단계를 포함하되, 상기 제어는 외부의 테스트 장비가 한다.
실시예에 있어서, 상기 복수의 메모리 칩이 모두 불량이 아니라면, 상기 멀티칩을 양품 처리하는 단계를 포함한다.
실시예에 있어서, 상기 외부의 테스트 장비는 상기 (c) 단계 이후, 상기 메모리 칩을 다시 상기(a) 내지 상기 (c) 단계를 반복하도록 한다.
실시예에 있어서, 상기 복수의 메모리 칩은, 리페어 신호에 응답하여 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환하는 리던던시 회로; 및 상기 리던던시 셀의 정보를 저장하고, 상기 리던던시 회로를 제어하는 상기 리페어 신호를 생성하는 리던던시 제어회로를 포함한다.
실시예에 있어서, 상기 리던던시 회로는 퓨즈들을 포함하되, 상기 퓨즈들을 커팅하여 상기 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환한다.
실시예에 있어서, 상기 퓨즈들을 커팅하기 위하여 이퓨즈(EFUSE) 방식을 이용하는 멀티칩의 리페어 방법.
실시예에 있어서, 상기 리던던시 제어회로는 상기 메모리 칩을 단품 상태에서 리페어하고 남은 리던던시 셀의 개수에 대한 정보를 저장하고 있으며, 상기 남은 리던던시 셀의 개수에 따라 상기 메모리 칩의 리페어 가능 여부를 결정한다.
실시예에 있어서, 상기 복수의 메모리 칩은, 리페어 신호에 응답하여 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환하는 리던던시 회로; 및 상기 리던던시 회로를 제어하는 상기 리페어 신호를 생성하는 리던던시 제어회로를 포함하되, 상기 리던던시 회로는 제 1 리페어 신호에 응답하여 단품 상태의 상기 메모리 칩을 리페어 하는데 이용되는 제 1 퓨즈 박스; 및 제 2 리페어 신호에 응답하여 멀티칩 상태의 메모리 칩을 리페어 하는데 이용되는 제 2 퓨즈 박스를 포함한다.
실시예에 있어서, 상기 리던던시 제어회로는 상기 외부의 테스트 장비에서 제공된 리페어 명령에 따라 상기 메모리 칩의 리페어가 단품 상태의 리페어인지 혹은 멀티칩 상태의 리페어인지를 확인하고, 상기 제 1 리페어 신호를 생성하여 상기 제 1 퓨즈 박스에 전달하거나 혹은 상기 제 2 리페어 신호를 생성하여 상기 제 2 퓨즈 박스에 전달한다.
본 발명에 따른 또 다른 복수의 메모리 칩을 포함하는 멀티칩의 리페어 방법은: (a) 상기 복수의 메모리 칩 중에서 어느 하나의 메모리 칩을 테스트하는 단계; 및 (b) 상기 메모리 칩이 불량일 때 상기 메모리 칩을 리페어하는 단계를 포함하는 단계를 포함하고, 상기 각각의 메모리 칩은, 리페어 신호에 응답하여 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환하는 리던던시 회로; 및 상기 리던던시 회로를 제어하는 상기 리페어 신호를 생성하는 리던던시 제어회로를 포함하되, 상기 리던던시 회로는 제 1 리페어 신호에 응답하여 단품 상태의 상기 메모리 칩을 리페어 하는데 이용되는 제 1 퓨즈 박스; 및 제 2 리페어 신호에 응답하여 멀티칩 상태의 메모리 칩을 리페어 하는데 이용되는 제 2 퓨즈 박스를 포함한다.
실시예에 있어서, 상기 리던던시 제어회로는 상기 테스트 콘트롤러에서 제공된 리페어 명령에 따라 상기 메모리 칩의 리페어가 단품 상태의 리페어인지 혹은 멀티칩 상태의 리페어인지를 확인하고, 상기 제 1 리페어 신호를 생성하여 상기 제 1 퓨즈 박스에 전달하거나 혹은 상기 제 2 리페어 신호를 생성하여 상기 제 2 퓨즈 박스에 전달한다.
본 발명에 따른 멀티칩은: 복수의 메모리 칩; 및 상기 복수의 메모리칩을 패키지 레벨에서 테스트할 때 상기 복수의 메모리 칩을 제어하는 테스트 콘트롤러를 포함하되, 각각의 메모리 칩은, 복수의 메모리 셀 및 복수의 리던던시 셀을 가지는 메모리 코어; 리페어 신호에 응답하여 상기 복수의 메모리 셀 중에서 불량이 발생한 메모리 셀을 상기 복수의 리던던시 셀로 치환하기 위한 리던던시 회로; 및 단품 상태에서 리페어하는데 사용된 상기 리던던시 셀의 개수를 저장하며, 리페어 명령에 응답하여 상기 리페어 신호를 생성하는 리던던시 제어 회로를 포함하되, 상기 테스트 콘트롤러는 상기 리던던시 제어 회로에 저장된 상기 리던던시 셀의 개수를 파악하여 상기 리페어 명령을 생성하여 상기 리던던시 제어회로에 전달한다.
실시예에 있어서, 상기 리던던시 회로는 퓨즈 컷팅을 통하여 상기 복수의 메모리 셀 중에서 불량 메모리 셀의 어드레스를 상기 리던던시 메모리 셀의 어드레스로 치환한다.
실시예에 있어서, 상기 퓨즈 컷팅은 이퓨즈(EFUSE) 방식을 이용한다.
본 발명에 따른 멀티칩은: 복수의 메모리 칩을 포함하되, 각각의 메모리 칩은, 복수의 메모리 셀 및 복수의 리던던시 셀을 가지는 메모리 코어; 제 1 리페어 신호에 응답하여 단품 상태의 상기 메모리 칩의 불량 메모리 셀을 상기 리던던시 셀로 치환하는 제 1 퓨즈 박스; 제 2 리페어 신호에 응답하여 멀티칩 상태의 상기 메모리 칩의 불량 메모리 셀을 상기 리던던시 셀로 치환하는 제 2 퓨즈 박스; 및 단품 상태에서 상기 메모리 칩을 리페어할 때 상기 제 1 리페어 신호를 생성하여 상기 제 1 퓨즈 박스에 전달하고, 멀티칩 패키지 상태에서 상기 메모리 칩을 리페어할 때 상기 제 2 리페어 신호를 생성하여 상기 제 2 퓨즈 박스에 전달하는 퓨즈박스 제어회로를 포함한다.
본 발명에 따른 또 다른 멀티칩은: 복수의 메모리 칩을 포함하고, 각각의 메모리 칩은, 복수의 메모리 셀 및 복수의 리던던시 셀을 가지는 메모리 코어; 리페어 신호에 응답하여 단품 상태의 상기 메모리 칩의 불량 메모리 셀을 상기 리던던시 셀로 치환하는 퓨즈 박스; 단품 상태에서 상기 메모리 칩을 리페어할 때 사용된 리던던시 셀의 개수를 저장해 두고, 멀티칩 패키지 상태에서 상기 메모리 칩을 리페어할 때 상기 저장된 리던던시 셀의 개수로 상기 메모리 칩의 리페어 가능 여부를 확인하여 상기 리페어 신호를 생성하여 상기 퓨즈 박스에 전달하는 퓨즈박스 제어회로를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 리페어가 가능한 멀티칩(1)에 대한 실시예를 보여주고 있다. 도 1을 참조하면, 멀티칩(1)은 테스트 콘트롤러(10) 및 메모리 칩들(20)을 포함하고 있다.
테스트 콘트롤러(10)는 테스터(2)로부터 테스트 신호를 전달받아 각각의 메모리칩들(20)의 테스트를 제어한다. 테스트 콘트롤러(10)는 테스터(2)가 멀티칩(1)의 메모리 칩들(20)을 차례로 테스트하도록 제어한다. 테스트 콘트롤러(10)는 또한 각각의 메모리 칩들(20)을 테스트하고, 리페어 가능 여부를 확인한 후, 불량 메모리 칩에 대한 리페어도 제어한다. 테스트 콘트롤러(10)는 각각의 메모리 칩들(100,200,300)을 차례로 테스트하고 리페어를 실시한 후, 모든 메모리 칩들(100,200,300)에 대하여 불량이 없다고 확인되면, 멀티칩(1)의 양품임을 나타내는 신호를 생성하여 테스터(2)에 전달한다.
메모리 칩들(20)은 복수의 메모리 칩(100,200,300)을 스택 구조로 쌓아 놓은 구조이다. 메모리 칩들(20)은 메모리 코어들(120,220,320), 퓨즈 박스들(140,240,340) 및 퓨즈 제어 로직들(160,260,360)을 각각 포함하고 있다. 여기서 각각의 메모리 칩들(100,200,300)은 단품 테스트에서 양품으로 판정을 받은 것들이다. 그러나 이러한 메모리 칩들(100,200,300)이 단품 테스트에서 양품이라고 판정을 받았지만, 스택 공정을 거치면서 불량이 날 수 있다.
메모리 코어들(120,220,320)은 복수의 메모리 셀과 복수의 리던던시 셀을 포함하고 있다. 도 2는 본 발명의 메모리 칩(100)의 메모리 코어(120)을 보여주고 있다. 도 2를 참조하면, 메모리 코어(1200)는 복수의 메모리 셀(122) 및 복수의 리던던시 셀(124)을 포함하고 있다.
퓨즈 박스들(140,240,340)은 불량 판정을 받은 메모리 셀의 어드레스를 리던던시 셀의 어드레스로 치환해 주는 퓨즈 컷팅 프로그래밍에 사용된다. 이러한 퓨즈 컷팅 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워 버리는 방식, 레이저 빔으로 접합부를 단락시키는 방식, EPPROM 메모리셀로 프로그램하는 방식 등이 있다.
퓨즈 제어 로직들(160,260,360)은 불량 메모리 셀의 어드레스를 리던던시의 셀의 어드레스로 치환하기 위한 리페어 신호(RS)를 생성하여 퓨즈 박스들(140,240,340)에 전달한다. 퓨즈 박스들(140,240,340)은 리페어 신호(RS)에 응답하여 퓨즈를 컷팅하여 불량 메모리 셀의 어드레스는 리던던시 셀의 어드레스로 치환시킨다.
멀티칩(1)의 메모리 칩들(100,200,300)을 테스트하고 불량셀을 발견할 경우, 퓨즈 제어 로직들(160,260,360)은 메모리 칩들(100,200,300)의 리페어가 가능한지 확인한 후 리페어 신호(RS)을 퓨즈 박스들(140,240,340)에 전달한다.
퓨즈 제어 로직들(160,260,360)은 단품 테스트를 거친 메모리 칩들(100,200,300)에 남아있는 리던던시 개수를 파악하기 위한 카운터(도시되어 있지 않음)을 포함하고 있다. 카운터는 메모리 단품 테스트 후 리페어하면서 사용된 리던던시 셀의 개수를 카운트하여 저장하고 있다. 퓨즈 제어 로직들(160,260,360)은 카운터에 저장된 사용된 리던던시 셀의 개수를 파악하여, 멀티칩(1)의 메모리 칩들(100,200,300)의 불량 메모리 셀의 리페어 가능 여부를 결정하게 된다. 퓨즈 제어 로직들(160,260,360)은 메모리 칩들(100,200,300)의 리페어가 가능하지 않다고 판단되면, 해당 메모리 칩을 불량처리 하는 신호를 생성하여 테스트 콘트롤러(20) 전달한다.
본 발명의 멀티칩(1)은 퓨즈 제어 로직들(160,260,360)을 구비하고 있어, 멀티칩(1)의 메모리 칩들(100,200,300)을 테스트하여 리페어를 할 수 있게 한다.
도 3은 본 발명에 따른 멀티칩(1)의 메모리 칩들(100,200,300)에 대한 리페어 방법을 보여주는 실시예이다.
S100 단계에서는 멀티칩(1)이 불량처리되는 과정을 보여주고 있다. S200단계에서는 멀티칩(1)의 메모리 칩들(100,200,300)을 리페어하는 과정을 보여주고 있다. S300 단계에서는 멀티칩(1)이 양품처리되는 과정을 보여주고 있다.
S100 단계의 불량처리되는 과정은 다음과 같이 진행된다.
S110 단계에서는 멀티칩(1)의 메모리 칩들(20)중에서 테스트하게 될 칩을 선택하게 된다. 테스트 콘트롤러(20)는 테스터(2)로부터 전달된 테스트 신호에 응답하여 메모리 칩들(20)을 테스트한다. 여기서는 설명의 편의를 위하여, i=0일 때, 메모리 칩(100)을 테스트하고, i=1일 때 메모리 칩(200)을 테스트한다고 가정하겠다.
S120 단계에서는 선택된 메모리 칩(100)에 대하여 테스트를 실시하게 된다. 여기서 테스트는 자체적으로 리페어 기능을 가진 테스트이다. 테스트는 BIRA(Built In Self Repair) 테스트일 수 있다. BIRA 테스트는 로우, 칼럼 리던던시를 가진 메모리 칩에 대해 테스트 및 리던던시 분석을 수행하고 결함이 있는 메모리 칩에 대해 리페어 정보를 출력하고 퓨즈 컷팅을 통한 리페어를 할 수 있다.
S130 단계에서는 테스트된 메모리 칩(100)이 불량인가를 확인한다.
S140 단계에서는 메모리 칩(100)에 불량 메모리 셀이 있을 때, 메모리 칩(100)의 리페어가 가능한지를 확인한다. 퓨즈 제어 로직(160)은 단품 테스트에서 사용된 리던던시 셀의 개수를 이용하여 남아있는 리던던시 셀을 파악하고, 불량 메모리 셀의 개수와 비교하여 리페어가 가능여부를 확인한다. 리페어가 가능한다면, 퓨즈 제어 로직(160)은 리페어 신호(RS)를 생성하여, 퓨즈 블럭(140)에 전달한다. 리페어가 가능하지 않다면, 퓨즈 제어 로직(160)은 메모리 칩(100)이 불량임을 나타내는 신호를 생성하여 테스트 콘트롤러(20)에 전달한다.
S150 단계에서는 테스트 콘트롤러(20)에 전달된 메모리 칩(100)에 대한 불량임을 나타내는 신호를 전달받아 멀티칩(1)이 불량임을 결정한다.
S200 단계의 리페어되는 과정은 다음과 같다. S210 단계에서는 리페어가 가능한 반도체 칩(100)을 리페어하게 된다. 퓨즈 박스(140)는 S140단계에서 퓨즈 제어 로직(160)으로부터 전달된 리페어 신호(RS)에 응답하여, 해당 불량 메모리 셀의 어드레스를 리던던시 셀의 어드레스로 치환하도록 퓨즈 컷팅을 실시한다. 따라서 불량 셀을 포함하고 있던 메모리 칩(100)을 리페어하게 된다. 리페어된 메모리 칩(100)은 리페어가 제대로 되었는지 확인하기 위하여 테스트를 실시하기 위해 S120단계로 되돌아간다.
S300 단계의 양품처리 과정은 다음과 같다.
S310 단계에서는 메모리 칩(100)이 불량이 없을 때, 모든 메모리 칩들(100,200,300)이 불량이 없는가를 판단한다. 메모리 칩(100)은 모든 메모리 칩이 아니기 때문에 다음 메모리 칩(200)을 테스트해야 한다.
S320 단계에서는 i를 하나 추가하여, 다음 메모리 칩(200)이 테스트를 실시하게 한다. 테스트 콘트롤러(20)는 메모리 칩(100)이 불량이 없는 것을 확인한 후, 다음 메모리 칩(200)을 테스트하기 위하여 제어 신호를 메모리 칩(200)에 전달한다. 테스트 콘트롤러(20)는 메모리 칩(200)에 대하여 메모리 칩(100)을 테스트하고 리페어 하였던 동일한 과정을 실시하게 된다.
S330 단계에서는 멀티칩(1)의 모든 메모리 칩들(100,200,300)들이 불량이 없음이 확인되면, 멀티칩(1)을 양품처리한다.
도 4는 본 발명의 퓨즈박스(140) 및 퓨즈 제어 블럭(160)의 또 다른 실시예를 보여주고 있다.
도 4를 참조하면, 퓨즈 박스(140)는 제 1 퓨즈 박스(142)와 제 2 퓨즈 박스(144)를 포함하고 있다. 제 1 퓨즈 박스(142)는 단품 상태에서 메모리 칩(100)을 테스트하고 리페어하는데 사용되는 퓨즈들을 포함하고 있다. 제 2 퓨즈 박스(144)는 멀티칩 상태에서 메모리 칩(100)을 테스트하고 리페어하는데 사용되는 퓨즈들을 포함하고 있다.
퓨즈 제어 블럭(160)은 단품 테스트일 때, 리페어 신호(SRS)를 생성하여 제 1 퓨즈 박스(142)에 전달한다. 한편, 멀티칩 상태에서 메모리 칩(100)을 테스트를 할 때, 퓨즈 제어 블럭(160)은 테스트 콘트롤러(20)로부터 테스트 신호를 전달받아 리페어 신호(MRS)를 생성하여 제 2 퓨즈 박스(144)에 전달한다.
도 4에서 메모리칩(100)의 구성에 대하여 설명하였다. 한편 멀티칩(1)의 내의 다른 메모리칩들(200,300)도 도 4의 메모리칩(100)과 동일한 구성을 가지고 있다.
도 5는 도 4에 도시된 메모리칩들로 이루어진 멀티칩(1)에서 메모리칩들(100,200,300)의 리페어 방법을 보여주고 있다. 도 5를 참조하면, 메모칩들(100,200,300)의 리페어 방법은 S400의 불량처리 과정과 S500의 양품처리 과정을 포함하고 있다.
S400의 불량처리 과정은 다음과 같다.
S410 단계에서는 테스터(2)의 테스트 신호에 응답하여, 테스트 콘트롤러(20)는 메모리칩들(100,200,300)중 메모리칩(100)을 선택한다.
S420 단계에서는 S410 단계에서 선택된 메모리칩(100)에 대한 테스트를 실시한다. 테스트 콘트롤러(20)는 테스트 신호에 응답하여, 메모리칩(100)을에 대한 테스트를 실시한다.
S430 단계에서는 메모리칩(100)이 불량인가를 확인한다. 테스트 콘트롤러(20)는 S420 단계에서 테스트한 메모리칩(100)에 불량셀이 있는가를 체크한다. 불량셀이 있다면, 리페어 명령을 생성하여 퓨즈 제어 블럭(160)에 전달한다.
S440 단계에서는 불량셀이 존재하는 메모리칩(100)에 대한 리페어를 실시한다. 퓨즈 제어 블럭(160)는 테스트 콘트롤러(20)로부터 전달된 리페어 명령을 입력받아, 리페어 신호(MRS)를 생성하여 퓨즈 박스(140)내의 제 2 퓨즈 박스(144)에 전달한다. 여기서 제 2 퓨즈 박스(144)는 멀티칩용 퓨즈 박스이다. 제 2 퓨즈 박스(144)는 리페어 신호(MRS)에 응답하여, 불량 메모리 셀의 어드레스를 리던던시 메모리 셀 어드레스로 치환하도록 퓨즈 컷팅이 실시된다.
S450 단계에서는 S440단계에서 리페어된 메모리칩(100)에 대한 테스트를 재실시하여 불량인가를 확인한다.
S460 단계에서는 메모리칩(100)의 불량이 리페어가 가능한가를 확인한다. 테스트 콘트롤러(20)는 리페어된 메모리칩(100)의 불량을 확인하면, 테스트 신호를 퓨즈 제어 블럭(160)에 전달한다. 퓨즈 제어 블럭(160)은 테스트 신호에 응답하여, 리던던시 셀의 개수와 불량셀의 개수를 비교하여 리페어가 가능한지를 결정한다. 리페어가 가능하면, 퓨즈 제어 블럭(160)는 리페어 신호(MRS)를 퓨즈박스(140)의 제 2 퓨즈박스(144)에 전달하여 S440 단계를 다시 실시한다. 리페어가 불가능하면, 퓨즈 제어 블럭(160)은 메모리칩(100)의 불량을 결정하는 신호를 생성하여 테스트 콘트롤러(20)에 전달한다.
S470 단계에서는 리페어가 불가능한 메모리칩(100)에 대한 불량처리를 결정한다. 테스트 콘트롤러(20)는 퓨즈 제어 블럭(160)으로부터 전달된 불량신호에 응답하여 멀티칩(1)의 불량을 결정하는 신호를 생성하여 테스터(2)에 전달한다.
S500 단계의 양품처리 과정은 다음과 같다.
S510 단계에서는 불량이 아닌 메모리칩들(100,200,300)들이 모든 메모리칩인가를 판단한다. 테스트 콘트롤러(20)는 S430 단계와 S460 단계의 메모리칩(100)이 모든 메모리칩인가를 확인한다. 모든 메모리칩이 아니라면, 다음 메모리칩(200)을 테스트하기 위하여, 메모리칩(200)에 테스트 신호를 전달한다.
S520 단계에서는 테스트 콘트롤러(20)가 다음 메모리칩(200)을 테스트하기 위하여 i를 하나 증가시켜 S420 단계의 메모리칩(200)을 테스트하게 된다.
S530 단계에서는 모든 메모리칩이라면, 테스트 콘트롤러(20)는 멀티칩(1)이 양품임을 결정하는 신호를 생성하여 테스터(2)에 전달한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 멀티칩은 메모리칩에 퓨즈 박스와 그것을 제어하는 퓨즈 제어 블럭을 구비하여, 멀티칩 상태에서 메모리칩을 리페어를 할 수 있게 된다.

Claims (25)

  1. 멀티칩의 리페어 방법에 있어서:
    복수의 메모리 칩들 각각을 순차적으로 테스트하는 단계;
    상기 테스트 결과로써 불량 메모리 칩의 리페어 가능 여부를 판별하는 단계; 및
    리페어 가능한 상기 불량 메모리 칩에 대하여 리페어하는 단계를 포함하되,
    상기 복수의 메모리 칩들 각각은,
    단품 상태의 리페어 동작시 사용된 리던던시 셀의 개수를 저장하고, 저장된 리던던시 셀의 개수에 따라 상기 불량 메모리 칩의 리페어 가능 여부를 판별하는 제어 로직을 포함하는 리페어 방법.
  2. 제 1 항에 있어서,
    상기 멀티칩은 상기 복수의 메모리 칩들에 대한 테스트 및 리페어를 전반적으로 제어하는 테스트 제어기를 포함하는 리페어 방법.
  3. 제 2 항에 있어서,
    상기 복수의 메모리 칩들 중 적어도 하나가 리페어 가능하지 않을 때 상기 멀티칩을 불량 처리하는 것을 특징으로 하는 리페어 방법.
  4. 제 2 항에 있어서,
    상기 복수의 메모리 칩들 각각은 리페어 동작시 불량 메모리 셀에 대응하는 어드레스를 리던던시 셀에 대응하는 어드레스로 치환하는 리던던시 회로를 포함하는 리페어 방법.
  5. 제 4 항에 있어서,
    상기 리던던시 회로는 단품 상태의 메모리 칩의 리페어 동작을 수행하는 것을 특징으로 하는 리페어 방법.
  6. 제 5 항에 있어서,
    상기 리던던시 회로는 리페어 신호에 응답하여 멀티칩 상태의 상기 불량 메모리칩의 리페어 동작을 수행하되,
    상기 리페어 신호는 상기 멀티칩 상태의 상기 불량 메모리 칩이 리페어 가능하다고 판별될 경우에 상기 제어 로직으로부터 발생되는 것을 특징으로 하는 리페어 방법.
  7. 제 6 항에 있어서,
    상기 리페어 동작은 퓨즈 컷팅을 통하여 수행되는 것을 특징으로 하는 리페어 방법.
  8. 단품 상태의 리페어 동작시 사용된 리던던시 셀의 개수를 저장하는 복수의 메모리 칩들; 및
    패키지 레벨 테스트시 상기 복수의 메모리 칩들 각각을 순차적으로 테스트하고, 상기 테스트 결과로써 발생된 불량 메모리 칩을 리페어하도록 제어하는 테스트 제어기를 포함하되,
    상기 복수의 메모리 칩들 각각은,
    단품 상태의 리페어 동작시 사용된 리던던시 셀의 개수를 저장하고, 저장된 리던던시 셀의 개수에 따라 상기 불량 메모리 칩의 리페어 가능 여부를 판별하는 제어 로직을 포함하는 멀티칩.
  9. 제 8 항에 있어서,
    상기 복수의 메모리 칩들 각각은,
    리페어 동작시 불량 메모리 셀에 대응하는 어드레스를 리던던시 셀에 대응하는 어드레스로 치환하는 리던던시 회로를 포함하는 멀티칩.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 불량 메모리 칩에 저장된 리던던시 셀의 개수에 따라 남아 있는 리던던시 셀의 개수와 상기 테스트 결과로써 상기 불량 메모리 칩의 불량 메모리 셀의 개수를 비교하여 상기 불량 메모리 칩의 리페어 가능 여부를 판별하고 그 결과에 따라 리페어 신호를 생성하는 멀티칩.
  11. 제 10 항에 있어서,
    상기 불량 메모리 칩의 리던던시 회로는 상기 리페어 신호에 응답하여 리페어 동작을 수행하는 것을 특징으로 하는 멀티칩.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020060097304A 2006-10-02 2006-10-02 멀티칩 및 그것의 리페어 방법 KR100897285B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060097304A KR100897285B1 (ko) 2006-10-02 2006-10-02 멀티칩 및 그것의 리페어 방법
US11/904,187 US7706198B2 (en) 2006-10-02 2007-09-26 Multi-chip and repairing method based on remaining redundancy cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060097304A KR100897285B1 (ko) 2006-10-02 2006-10-02 멀티칩 및 그것의 리페어 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020080034171A Division KR20080045097A (ko) 2008-04-14 2008-04-14 멀티 칩 및 그것의 리페어 방법

Publications (2)

Publication Number Publication Date
KR20080031078A KR20080031078A (ko) 2008-04-08
KR100897285B1 true KR100897285B1 (ko) 2009-05-14

Family

ID=39260993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060097304A KR100897285B1 (ko) 2006-10-02 2006-10-02 멀티칩 및 그것의 리페어 방법

Country Status (2)

Country Link
US (1) US7706198B2 (ko)
KR (1) KR100897285B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8839053B2 (en) * 2010-05-27 2014-09-16 Microsoft Corporation Error correcting pointers for non-volatile storage
US9032244B2 (en) 2012-11-16 2015-05-12 Microsoft Technology Licensing, Llc Memory segment remapping to address fragmentation
KR20150006167A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 시스템 및 그 리페어 방법
KR20160121230A (ko) * 2015-04-10 2016-10-19 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 리페어 시스템 및 장치 특성 관리 방법
CN111415700B (zh) * 2020-04-24 2022-05-06 西安紫光国芯半导体有限公司 一种修复方法、装置及计算机存储介质
EP3992972B1 (en) 2020-09-01 2024-09-04 Changxin Memory Technologies, Inc. Method and apparatus for determining failed bit repair scheme, and chip
CN114121129B (zh) * 2020-09-01 2023-09-12 长鑫存储技术有限公司 失效位元修补方案的确定方法、装置及芯片
KR102408165B1 (ko) * 2021-10-01 2022-06-13 (주)케이테크놀로지 반도체 디바이스 테스터의 구제 해석 장치, 구제 해석 방법 및 반도체 디바이스 테스터

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950011968B1 (ko) * 1990-09-20 1995-10-12 가부시끼가이샤 도시바 용장 회로부 메모리 ic의 시험 장치
KR0181204B1 (ko) * 1995-08-31 1999-04-15 김광호 반도체 메모리장치의 셀프 리페어 회로
KR20010067326A (ko) * 1999-12-17 2001-07-12 아끼구사 나오유끼 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스
KR20020038298A (ko) * 2000-11-17 2002-05-23 양우드워드 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
KR20030057299A (ko) * 2001-12-28 2003-07-04 삼성전자주식회사 반도체 메모리 장치의 포스트 리페어 회로 및 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US6141768A (en) * 1998-03-12 2000-10-31 Winbond Electronics Corp. Self-corrective memory system and method
US6795942B1 (en) * 2000-07-06 2004-09-21 Lsi Logic Corporation Built-in redundancy analysis for memories with row and column repair
US7237154B1 (en) * 2001-06-29 2007-06-26 Virage Logic Corporation Apparatus and method to generate a repair signature
JP3644913B2 (ja) * 2001-07-23 2005-05-11 松下電器産業株式会社 半導体装置
KR100443508B1 (ko) 2001-12-21 2004-08-09 주식회사 하이닉스반도체 반도체 메모리 모듈
KR20040065776A (ko) 2003-01-16 2004-07-23 삼성전자주식회사 부분구제 멀티칩 반도체 장치 및 부분구제방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950011968B1 (ko) * 1990-09-20 1995-10-12 가부시끼가이샤 도시바 용장 회로부 메모리 ic의 시험 장치
KR0181204B1 (ko) * 1995-08-31 1999-04-15 김광호 반도체 메모리장치의 셀프 리페어 회로
KR20010067326A (ko) * 1999-12-17 2001-07-12 아끼구사 나오유끼 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스
KR20020038298A (ko) * 2000-11-17 2002-05-23 양우드워드 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
KR20030057299A (ko) * 2001-12-28 2003-07-04 삼성전자주식회사 반도체 메모리 장치의 포스트 리페어 회로 및 방법

Also Published As

Publication number Publication date
US20080080275A1 (en) 2008-04-03
KR20080031078A (ko) 2008-04-08
US7706198B2 (en) 2010-04-27

Similar Documents

Publication Publication Date Title
KR100897285B1 (ko) 멀티칩 및 그것의 리페어 방법
US6845477B2 (en) Semiconductor test device for conducting an operation test in parallel on many chips in a wafer test and semiconductor test method
CN106205730B (zh) 智能自修复器件和方法
US6343366B1 (en) BIST circuit for LSI memory
CN102237146B (zh) 半导体存储装置的修复电路和修复方法
US7512001B2 (en) Semiconductor memory device, test system including the same and repair method of semiconductor memory device
CN104464819A (zh) 自修复器件
JPWO2007032184A1 (ja) 半導体装置、半導体チップ、チップ間配線のテスト方法、および、チップ間配線切り替え方法
US6812557B2 (en) Stacked type semiconductor device
US20120257462A1 (en) Repair method and integrated circuit using the same
CN117198371A (zh) 一种三维芯片、修复方法及电子设备
KR101877939B1 (ko) 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법
CN103000226B (zh) 通过随机存取存储器芯片地址引脚检测缺陷的测试方法
US8683276B2 (en) Apparatus and method for repairing an integrated circuit
KR20040002441A (ko) 반도체 장치, 반도체 패키지 및 반도체 장치의 시험 방법
US8511564B2 (en) System including semiconductor devices and controller and method for operating the same
KR100944325B1 (ko) 리페어 퓨즈 장치
KR20080045097A (ko) 멀티 칩 및 그것의 리페어 방법
US6754865B2 (en) Integrated circuit
US20050086564A1 (en) Multi-chip module and method for testing
US7075836B2 (en) Semiconductor memory having testable redundant memory cells
US20080175079A1 (en) Test scheme for fuse circuit
CN1776820B (zh) 可改变数据输出模式的存储装置
JP5038788B2 (ja) 半導体装置
US7225358B2 (en) Semiconductor integrated circuit device having operation test function

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080414

Effective date: 20090130

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee