CN1776820B - 可改变数据输出模式的存储装置 - Google Patents

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Abstract

在此公开了一种能够改变数据输出模式的存储装置。根据本发明，在内部修改被输入到以8位输出模式设计的电路的地址，以便在16位输出模式下操作，并且在8位输出模式下执行测试操作。如此，可以在一个测试设备中测试两种输出模式的电路。因此，可以提高测试效率，并节约成本。

Description

可改变数据输出模式的存储装置
技术领域
本发明涉及一种能够改变数据输出模式的存储装置，特别涉及一种能够改变数据输出模式的存储装置，其中可以以8位输出模式测试以16位输出模式设计的闪存。
背景技术
通常，存储装置包括单元阵列(array)和冗余阵列。如果出现失效的列，则用包括在冗余阵列中的正常列来代替它。
图1是具有冗余单元阵列的传统存储装置的简化方框图。
参照图1，存储装置包括单元阵列110、冗余阵列120、感测放大器130、地址缓冲器140、失效位检测器150和I/O多路复用器160。
单元阵列110具有多个存储单元。根据输入地址信号选择连接到对应的字线和位线的存储单元。单元阵列110划分为16个区块(block)。从根据地址信号而分别自这16个区块选择的单元中输出16个数据位。在32位的情况中，单元阵列110可划分为32个区块，其中，输出32个数据位。在下文中，将作为实例来描述输出16个数据位的情况。
冗余阵列120包括多个修复单元。该阵列根据地址信号输出修复数据RDL，其将代替从包括在单元阵列110中的失效单元输出的数据位。
例如，如果输入了地址信号，则从单元阵列110输出16个数据位(即DL0至DL15)，并且从冗余阵列120输出修复数据RDL。
数据位DL0至DL15和RDL被输入到I/O多路复用器160。I/O多路复用器160将数据位DL0到DL15和RDL通过I/O线IO[15:0]传递到焊盘(pad)PAD。I/O多路复用器160还根据失效位检测器150的失效位信号RIO[3:0]来确定所接收的地址中的哪些数据位DL0到DL15出错，并输出代替出错的数据位的修复数据RDL。
如果从地址缓冲器140接收到地址信号A[n:0]，则失效位检测器150确定在对应地址中是否选择了失效单元，并随后输出失效位信号RIO[3:0]到I/O多路复用器160，该失效位信号RIO[3:0]指示哪些数据位DL0到DL15出错。
下面将描述关于失效位检测器150的操作的更多细节。
图2是示出图1所示的失效位检测器的简化电路图。
参照图2，失效位检测器包括地址比较器151和失效位信号生成器152。地址比较器151和失效位信号生成器152补足(complement)(即，匹配)包括在图1的冗余阵列120中的列位线的数目。
地址比较器151包括开关，该开关包含串联连接的晶体管和保险丝。开关可以以并联的方式成对地连接，以形成一对较大的开关单元。多个开关单元以串联的方式连接在电源电压端子和接地电压端子之间。
将更详细地描述地址比较器151。晶体管与保险丝串联连接的第一开关Ta1和Fa1以及第二开关Tb1和Fb1连接在第一节点N0(输出节点)和第二节点N1之间，从而形成一个开关单元。晶体管与保险丝串联连接的第三开关(未示出)和第四开关(未示出)以并联的方式连接在第二节点N1和第三节点(未示出)之间，从而形成随后的开关单元。开关反复以并联的方式成对地连接在各个节点之间。第(2n-1)开关Tan和Fan、以及第(2n)开关Tbn和Fbn以并联的方式连接在最后的第(n-1)节点Nn-1和第(n+1)节点Nn+1之间，从而形成最后的开关单元。应当了解：所提供的开关单元的数目与地址信号的位的数目相匹配。
同时，为了使地址比较器151启用(enable)信号RENb和REN，根据使能信号RENb操作的开关元件PT1可布置在电源电压端子和第一节点N0之间。根据使能信号REN操作的开关元件NT1可布置在接地电压端子和第(n+1)节点Nn+1之间。
可根据在其上选择了失效单元的地址信息来有选择地切断包括在地址比较器151中的多个保险丝Fa1到Fan、Fb1到Fbn(保险丝的切断状态未示出)。因此，存储用于选择失效单元的地址。应当了解：仅切断包括在每个开关单元中的两个保险丝之一，而不是同时切断两个保险丝或将其连接在一起。
另外，将地址信号A[n:0]和反相(inverted)地址信号Ab[n:0]输入到地址比较器151中。地址信号A[n:0]分别被划分为位，并分别被输入到包括在第一、第三、第五、......、第(2n-3)和第(2n-1)开关中的晶体管Ta1到Tan的栅极。反相地址信号Ab[n:0]分别被划分为位，并分别被输入到包括在第二、第四、第六、......、第(2n-2)和第(2n)开关中的晶体管Tb1到Tbn的栅极。
如果所接收的地址信号A[n:0]与所存储的地址相符，则地址比较器151输出修复使能信号RIOEN和RIOENb。例如，如果在地址信号A[n:0]输入为‘11...110’时选择了失效单元，则仅事先切断对应于该地址信号中的低位(即，0)的保险丝Fa1、Fb2到Fbn。此操作存储失效地址。在存储了失效地址之后，如果地址信号A[n:0]输入为‘11...110’，其中对应于该地址信号中的高位(即，1)的保险丝Fb1、Fa2到Fan是连接的，则串联连接到这些保险丝Fb1、Fa2到Fan的晶体管Tb1、Ta2到Tan全部导通。如果出现这种匹配(即，地址信号与失效地址匹配)，则第一节点N0(输出端子)电连接到接地电压端子，并且第一和第二修复使能信号RIOEN和RIOENb经由第一节点N0分别输出为高(即，1)和低(即，0)。
当产生了第一和第二修复使能信号RIOEN和RIOENb时，失效位信号生成器152输出指示哪些位出错的失效位信号RIO[3:0]。
失效位信号生成器152包括：开关晶体管PT2，其连接到电源电压端子，并根据第二修复使能信号RIOENb操作；第一开关Tc1和Fc1，连接在开关晶体管P1(未示出)和第一输出端子之间；第二开关Td1和Fd1，连接在接地电压端子和第一输出端子之间；第三开关Tc2和Fc2，连接在开关晶体管P1和第二输出端子之间；第四开关Td2和Fd2，连接在接地电压端子和第二输出端子之间；第五开关Tc3和Fc3，连接在开关晶体管P1和第三输出端子之间；第六开关Td3和Fd3，连接在接地电压端子和第三输出端子之间；第七开关Tc4和Fc4，连接在开关晶体管P1和第四输出端子之间；以及第八开关Td4和Fd4，连接在接地电压端子和第四输出端子之间。
对应于输出数据由16位组成的情况，实现四个输出端子。如果输出数据输出为32位，则可提供另一输出端子和两个额外的开关。
失效位信号生成器152的开关可具有其中晶体管与保险丝串联连接的结构。此外，晶体管Tc1到Tc4、Td1到Td4根据第一修复使能信号RIOEN操作。
根据哪些对应于失效单元的位出错，有选择地切断包括在失效位信号生成器152中的多个保险丝Fc1到Fc4、Fd1到Fd4(保险丝的切断状态未示出)。因此，存储关于哪一位‘失效’(即，出错)的信息。
当接收到修复使能信号RIOEN和RIOENb时，失效位信号生成器152输出通知哪一位出错的失效位信号RIO[3:0]。例如，如果第一位‘失效’，则切断保险丝Fd1、Fc2、Fc3和Fc4，使得失效位信号RIO[3:0]输出为‘0001’。此操作存储了与失效位有关的信息(即，失效位的位置)。
当存储了关于失效位的信息时，随着输入修复使能信号RIOEN和RIOENb，全部晶体管Tc1到Tc4、Td1到Td4均导通。电源电压或接地电压经由未切断的保险丝传递到输出端子，并且失效位信号RIO[3:0]输出为‘0001’。
图1的I/O多路复用器160将源自冗余阵列120的修复数据RDL输出到焊盘PAD，从而根据失效位信号RIO[3:0]代替出错的数据。
图3是示出图1所示的I/O多路复用器的简化电路图。
参照图3，I/O多路复用器160中包括8个选择器161到168。16个数据位DL0到DL15分别成对地充当选择器161到168的输入。在以上示例中，如果电路以8位输出模式操作，则仅从单元阵列110输出16个数据位DL0到DL15中的8个。选择器161到168根据位于地址信号A[n:0]中的、用来选择8位输出模式的地址信号(例如，称为“地址位An”)而操作。在8位输出模式的情况中，选择器161到168分别只使用两条可能的数据I/O线中的一条(例如，IO0到IO7)。
如此，将地址信号A[n:0]的地址位An用于8位输出模式中。因此，在图2的地址比较器151中，对应于地址位An的保险丝如Fan和Fbn必须被适当地切断。
在16位输出模式中，由于16个数据位DL0到DL15都用作到I/O多路复用器的输入，因此不使用地址位An来表示8位输出模式，并且对应于地址位An的保险丝如Fan和Fbn是连接的(即，未被切断)，使得可以忽略地址位An。然而，如果电路是以16位输出模式设计的，并且保险丝Fan到Fbn均为连接的，则该电路不能以8位输出模式操作。因此，在8位输出模式的环境下，不能正常执行测试。
因此，必须另外提供能够以16位输出模式执行测试的设备。
发明内容
因此，考虑到以上问题而产生了本发明，并且本发明的一个目的是提供一种能够改变数据输出模式的存储装置，其中，在内部修改被输入到以8位输出模式设计的电路中的地址，以便以16位输出模式操作，并且以8位输出模式执行测试操作，由此可在一个测试设备中测试两种输出模式电路，从而使测试效率提高且成本降低。
为达到以上目的，在本发明的实施例中，存储装置包括地址比较器，在该地址比较器中在8位输出模式的基础上存储了用来选择失效单元的失效地址，其中，地址比较器比较地址信号和失效地址，并且如果地址信号与失效地址彼此一致，则产生修复使能信号。该存储装置还包括：地址信号控制器，其在8位输出模式下将地址信号传递到地址比较器，并根据输出模式判决(decision)信号和8位强制(forced)判决信号而将地址信号中仅在8位输出模式下使用的地址位作为高电平(level)传递，使得在16位输出模式下不对它们进行比较；和失效位信号生成器，其根据修复使能信号产生失效位信号，该失效位信号指示失效单元的失效数据对应输出数据的哪一位，其中。尽管在8位输出模式的基础上存储关于失效地址的信息，但存储装置可根据输出模式判决信号和8位强制判决信号而以8位输出模式或16位输出模式进行操作。
在上述实施例中，地址比较器包括多个保险丝，其中，有选择地切断这些保险丝，从而存储失效地址。地址比较器包括：第一开关元件，其连接在电源电压端子和第一节点(输出节点)之间，并根据第一使能信号而操作；和第二开关元件，其连接到接地电压端子，并根据第二使能信号而操作。该地址比较器还包括多个开关单元，所述开关单元包含成对串联连接的晶体管和保险丝，这样的对以并联的方式连接，其中所述多个开关单元串联连接在第一开关元件和第二开关元件之间。开关单元的保险丝根据失效地址而被有选择地切断，并且地址信号的位被分别输入到开关单元的晶体管。在一个实施例中，开关单元的每个晶体管包括NMOS晶体管。第一开关元件包括PMOS晶体管，而第二开关元件包括NMOS晶体管。
地址信号控制器包括：第一NAND门，其配置为对输出模式判决信号和反相8位强制判决信号执行NAND运算；第二NAND门，其配置为对第一NAND门的输出信号和用来表示8位输出模式的地址位执行NAND运算。在8位输出模式下，第二NAND门仅产生将地址位反相(即将其从1设置为0)的输出。在16位输出模式下，第二NAND门产生被设置为高(例如，1)的输出位。该地址信号控制器还包括：反相器，其配置为将第一NAND门的输出信号反相；和NOR元件，其配置为对第二NAND门的输入地址位信号和反相器的输出信号执行NOR运算，从而在8位输出模式下将地址位信息传递到地址比较器，而在16位输出模式下将输出位设置为高。
失效位信号生成器包括：开关元件，其连接在电源电压端子和第一节点之间，并根据修复使能信号操作，其中第一到第四开关连接在第一节点和第一到第四输出端子之间，而第五到第八开关连接在接地电压端子和第一到第四输出端子之间，每个开关具有对应于各个保险丝(其根据输出数据的哪些位出错而被有选择地切断)的结构和修复使能信号的反相信号被输入其中的晶体管，其中，这些组件以串联的方式连接。开关元件可包括PMOS晶体管，而所述晶体管可包括NMOS晶体管。
存储装置还可包括失效位信号控制器，其配置为输出与16位输出模式相关的最高有效位，并且如果输出模式是8位输出模式，则根据8位强制判决信号而将失效位信号设置为低(例如，0)。失效位信号控制器包括传送器(transmitter)，其在8位强制判决信号被设置为16位输出模式时传送最高有效位。连接在传送器的输出端子和接地电压端子之间的开关元件根据8位强制判决信号而在8位输出模式中将最高有效位输出为低。该开关元件可包括NMOS晶体管。
此外，存储装置还可包括I/O多路复用器，其根据由地址信号控制器产生的地址位来将输出数据输出为16位或8位，并输出冗余阵列的修复数据而不是对应于失效位信号的失效数据。
在本发明的另一实施例中，存储装置包括：包含多个单元的单元阵列，其配置为根据地址信号输出数据；包括多个修复单元的冗余阵列，其配置为输出将替换出错的输出数据的修复数据；以及失效位检测器，在该失效位检测器中在8位输出模式的基础上存储用于选择失效单元的失效地址，其中，失效位检测器根据输出模式判决信号和8位强制判决信号而在8位输出模式下比较地址信号与失效地址。存储装置将位于地址信号中的用来表示16位输出模式的地址位与失效地址相比较，从而输出指示哪些位出错的失效位信号。该存储装置还包括I/O多路复用器，其被配置为根据失效位信号输出修复数据而不是出错的输出数据，其在8位输出模式下输出8个数据位，而在16位输出模式下输出16个数据位，其中，尽管基于8位输出模式存储关于失效地址的信息，但存储装置根据输出模式判决信号和8位强制判决信号而以8位输出模式或16位输出模式进行操作。
在以上实施例中，失效位检测器包括地址比较器，在该地址比较器中在8位输出模式的基础上存储失效地址，其中，地址比较器比较地址信号和失效地址，并且如果地址信号和失效地址彼此一致，则产生修复使能信号。失效位检测器还包括地址信号控制器，其在8位输出模式下将地址信号传递给地址比较器，并根据输出模式判决信号和8位强制判决信号，将地址信号中仅在8位输出模式下使用的地址位作为高电平传递，使得在16位输出模式下不对这些位进行比较；以及失效位信号生成器，其根据修复使能信号产生失效位信号，该失效位信号指示失效单元的失效数据对应输出数据的哪一位。
提供地址比较器、地址信号控制器和失效位信号生成器，以补足(即，匹配)冗余阵列的列数目。
地址比较器包括多个保险丝，其中有选择地切断保险丝，使得适当地存储失效地址。
地址比较器包括：第一开关元件，其连接在电源电压端子和第一节点(输出节点)之间，并根据第一使能信号操作；以及第二开关元件，其连接到接地电压端子，并根据第二使能信号操作。该地址比较器还包括多个开关单元，该开关单元包括成对地串联连接的晶体管和保险丝，这样的对以并联的方式连接，其中所述多个开关单元串联连接在第一开关元件和第二开关元件之间。开关单元的保险丝根据失效地址而被有选择地切断，并且地址信号的位被分别输入到开关单元的晶体管。开关单元的每个晶体管可包括NMOS晶体管。第一开关元件可包括PMOS晶体管，而第二开关元件可包括NMOS晶体管。
地址信号控制器包括：第一NAND门，用于对输出模式判决信号和反相8位强制判决信号执行NAND运算；第二NAND门，用于对第一NAND门的输出信号和地址位执行NAND运算，从而在8位输出模式下将地址位反相，而在16位输出模式下将地址位作为高电平输出；反相器，用于将第一NAND门的输出信号反相；以及NOR元件，用于对第二NAND门的输出信号和反相器的输出信号执行NOR运算，从而在8位输出模式下输出地址位，而在16位输出模式下将地址位输出为高。
失效位信号生成器包括：开关元件，其连接在电源电压端子和第一节点之间，并根据修复使能信号操作；第一到第四开关，每个都连接在第一节点和第一到第四输出端子之间；以及第五到第八开关，每个都连接在接地电压端子和第一到第四输出端子之间，其中每个开关具有对应于各个保险丝(其根据输出数据的哪些位出错而被有选择地切断)的结构和修复使能信号的反相信号被输入到其中的晶体管，其中，这些组件以串联的方式连接。开关元件可包括PMOS晶体管，而所述晶体管可包括NMOS晶体管。
存储装置还可包括失效位信号控制器，其配置为输出与16位输出模式相关的最高有效位，并且如果输出模式为8位输出模式，则根据8位强制判决信号而将失效位信号设置为低(例如，0)。失效位信号控制器包括传送对应于8位强制判决信号的最高有效位的传送器。连接在传送器的输出端子和接地电压端子之间的开关元件根据8位强制判决信号而在8位输出模式中将最高有效位输出为低。该开关元件可包括NMOS晶体管。
附图说明
图1是具有冗余单元阵列的传统存储装置的简化方框图；
图2是示出图1所示的失效位检测器的简化电路图；
图3是示出图1所示的I/O多路复用器的简化电路图；以及
图4是示出根据本发明实施例的失效位信号生成器的简化电路图。
具体实施方式
将参照附图描述根据本发明的若干实施例。应当了解：出于本领域普通技术人员能够理解本发明的目的而提供这些实施例，并且本发明的各种形式的修改和本发明的范围不受在此描述的实施例限制。
根据本发明实施例的能够改变数据输出模式的存储装置包括：单元阵列、冗余阵列、感测放大器、地址缓冲器、失效位检测器和I/O多路复用器。根据本发明的该失效位检测器具有与图1示出的失效位检测器150的结构和操作不同的结构和操作。
图4是示出根据本发明实施例的失效位信号生成器的简化电路图。
参照图4，失效位检测器包括地址信号控制器251、地址比较器252、失效位信号生成器253和失效位信号控制器254。这些组件对应(即，匹配)包括在冗余阵列中的列的数目。
地址信号控制器251包括：第一NAND门NAND1，其配置为对输出模式判决信号BYTE和反相8位强制判决信号/FORCEx8执行NAND运算；和第二NAND门NAND2，其配置为对第一NAND门NAND1的输出信号和用于指定8位输出模式的地址位An执行NAND运算，其中NAND2的输出是AAnb。地址信号控制器251还包括将第一NAND门NAND1的输出信号反相的反相器I3，其中NOR元件NOR1和I4对第二NAND门NAND2的输入信号An和反相器I3的输出信号执行NOR运算，以产生输出位AAn。
地址信号控制器251在逻辑上将不可用于16位输出模式但可用于8位输出模式的地址位AAn与输出模式判决信号BYTE和8位强制判决信号FORCEx8组合，以输出新地址位AAn和AAnb。换言之，地址信号控制器251输出地址位AAn和反相地址位AAnb，以表明系统处于8位输出模式还是16位输出模式。在8位输出模式下，输出位AAn和AAnb对应地址位An。在16位输出模式下，位AAn和AAnb被输出为高(例如，1)。
地址信号A0到An-1、AAn、A0b到An-1b以及AAnb被输入到地址比较器252。如果地址信号A0到An-1、AAn、A0b到An-1b以及AAnb与失效地址一致，则地址比较器252根据保险丝Fa1到Fan以及Fb1到Fbn的切断状态产生修复使能信号RIOEN和RIOENb。当此发生时，根据8位输出模式切断保险丝Fa1到Fan以及Fb1到Fbn，而不管输出模式是什么。
地址比较器251的结构和操作与图2所示的地址比较器151的结构和操作相同。因此，将省略对其的描述。
失效位信号生成器253根据修复使能信号RIOEN和RIOENb输出失效位信号RIO[3:0]，其指示哪些位出错。失效位信号生成器253的结构和操作与图2所示的失效位信号生成器152的结构和操作相同。因此，将省略对其的描述。
失效位信号控制器254包括传送器T1和I5，其根据8位强制判决信号FORCEx8来传送与16位输出模式有关的失效位信号RIO[3:0]的最高有效位RIO[3]。开关元件NT2连接在传送器T1和I5的输出端子与接地电压端子之间，根据8位强制判决信号FORCEx8而在8位输出模式中将最高有效位RIO[3]设置为低(例如，0)。可使用NMOS晶体管来实现开关元件N2。
上述失效位信号控制器254在16位输出模式下将最高有效位RRIO[3]作为最高有效位RIO[3]输出，而在8位输出模式下将最高有效位RRIO[3]设置为低。
I/O多路复用器(图1中的160)输出冗余阵列的修复数据RDL而不是输出出错的数据，该RDL数据对应失效位信号RIO[2:0]和RRIO[3]。该I/O多路复用器还根据地址位An的状态而将源自单元阵列的校正后的输出数据输出为8位或16位。
现在将对于特定输出模式来描述根据本发明实施例的上述存储装置的操作。
8位输出模式
对应于在8位输出模式的基础上表示的失效地址，有选择地切断包括在地址比较器252中的保险丝Fa1到Fan、Fb1到Fbn，而不考虑选择了哪种输出模式。有选择地切断保险丝存储了失效地址。
地址信号A[n:0]中的地址信号A[n-1:0]被直接输入到地址比较器252。用来表示8位输出模式的地址位An被输入到地址信号控制器251。
地址信号控制器25 1根据输出模式判决信号BYTE和8位强制判决信号FORCEx8进行操作。在8位输出模式下，输出模式判决信号BYTE被输入为低(例如，0)。当此发生时，输出模式判决信号BYTE包括固定(fix)为任选保险丝(未示出)的切断状态的信号。在本发明的一个实施例中，在完成封装之后不能改变输出模式判决信号BYTE。换言之，如果输出模式判决信号BYTE被输入为低，则电路在8位输出模式下操作，而不考虑8位强制判决信号FORCEx8。因此，当地址位An被设置高时，地址信号控制器251将地址位AAn输出为高而将地址位AAnb输出为低。另一方面，如果地址位An被设置为低，则地址信号控制器251将地址位AAn输出为低而将地址位AAnb输出为高。
地址比较器252将地址信号A0到An-1、AAn和失效地址相比较。如果地址信号和失效地址彼此一致，则第一节点N0(输出端子)和接地电压端子变为通过由地址信号A0到An-1、AAn、A0b到An-1b以及AAnb有选择地导通的晶体管和未切断的保险丝电连接，使得分别以预定电平产生修复使能信号RIOEN和RIOENb(即，RIOENb为低或0，而RIOEN为高或1)。
失效位信号生成器253根据修复使能信号RIOEN和RIOENb产生失效位信号RIO[3:0]，并识别输出数据的哪些位出错。
在此情况中，失效位信号RIO[3:0]的最高有效位RIO[3]由失效位信号控制器254控制。失效位信号控制器254输出最高有效位RRIO[3]，并根据8位强制判决信号FORCEx8而将此位RRIO[3]设置为低，其中FORCEx8被设置为高以表示8位输出模式。在该系统中，最高有效位RRIO[3]被设置为低，这是因为该数据被输出为8位(即，只需要3位来代表8位)。
I/O多路复用器(图1中的160)输出冗余阵列的修复数据RDL，而不是输出出错的数据，该修复数据对应失效位信号RIO[2:0]和RRIO[3]。根据从地址信号控制器251输出的地址位AAn，I/O多路复用器(图1中的160)仅输出自单元阵列输出的16个可用数据位DL0到DL15中的8位(即，DL0到DL7)。
16位输出模式
在本发明的一个实施例中，16位输出模式将基于8位输出模式设计(切断保险丝)的电路设置为在16位输出模式下操作。
因此，对应于在8位输出模式的基础上表示的失效地址，有选择地切断包括在地址比较器252中的保险丝Fa1到Fan、Fb1到Fbn，而不考虑选择了哪种输出模式。以这一方式，存储了失效地址。
在本发明的一个实施例中，地址信号A[n:0]中的一些地址信号A[n-1:0]被直接输入到地址比较器252。用来表示8位输出模式的地址位An被输入到地址信号控制器251。
地址信号控制器251根据输出模式判决信号BYTE和8位强制判决信号FORCEx8进行操作。如果输出模式判决信号BYTE被设置为高，则电路根据8位强制判决信号FORCEx8而在强制8位输出模式或16位输出模式下操作。在8位强制判决信号FORCEx8被设置为低时，电路在16位输出模式下操作。因此，地址信号控制器251将位AAn和AAnb均输出为高，而不考虑地址位An的状态。
被逻辑地组合的地址位AAn和AAnb分别被输入到包括在地址比较器252的开关单元中的晶体管Tan和Tbn。地址位AAn和AAnb均被设置为高，并且第(n+1)节点Nn与第n节点Nn-1无条件地彼此电连接。换言之，由于无论地址位An如何，地址位AAn和AAnb都被输入为高，因此忽略保险丝Fan和Fbn的切断状态。因而，在16位输出模式的基础上比较地址信号A0到An-1和失效地址。
地址比较器252比较地址信号A0到An-1、AAn和失效地址。如果地址信号A0到An-1、AAn与失效地址彼此一致，则第一节点N0(输出端子)和接地电压端子变为通过被地址信号A0到An-1、AAn、A0b到An-1b、AAnb有选择地导通的晶体管和未切断的保险丝电连接，使得分别以预定电平产生修复使能信号RIOEN和RIOENb(即，RIOENb为低或0，而RIOEN为高或1)。
失效位信号生成器253根据修复使能信号RIOEN和RIOENb来产生失效位信号RIO[3:0]，并识别输出数据的哪些位出错。
在一个实施例中，失效位信号RIO[3:0]的最高有效位RIO[3]由失效位信号控制器254控制。失效位信号控制器254获取最高有效位RIO[3]，并根据8位强制判决信号FORCEx8将其作为最高有效位RRIO[3]输出，其中FORCEx8被设置为低，以表示16位输出模式。
I/O多路复用器(图1中的160)输出冗余阵列的修复数据RDL，而不是输出出错的数据，该修复数据对应失效位信号RIO[2:0]和RRIO[3]。此外，I/O多路复用器(图1中的160)根据从地址信号控制器251产生的地址位AAn来输出自单元阵列输出的所有16个数据位DL0到DL15。
强制8位输出模式
强制8位输出模式是允许在8位输出模式下检测以16位输出模式操作的电路的模式。
在此特定实施例中，尽管输出模式判决信号BYTE被输入为高以指示16位输出模式，但在FORCEx8被设置为高时，8位强制判决信号FORCEx8优先于输出模式判决信号BYTE。因此，电路以16位输出模式操作，并且可以在8位输出模式下进行测试。在一个实施例中，由于通过任选的保险丝来决定输出模式判决信号BYTE，因此在完成封装后不能改变它。相应地，可使用8位强制判决信号FORCEx8来改变输出模式。
对应于在8位输出模式基础上表示的失效地址，有选择地切断包括在地址比较器252中的保险丝Fa1到Fan、Fb1到Fbn，而不考虑选择了哪种输出模式。对保险丝的选择性切断存储了失效地址。
地址信号A[n:0]中的某些地址信号A[n-1:0]被直接输入到地址比较器252。用来表示8位输出模式的地址位An被输入到地址信号控制器251。
地址信号控制器25 1根据输出模式判决信号BYTE和8位强制判决信号FORCEx8进行操作。在16位输出模式下，将输出模式判决信号BYTE输入为高。然而，8位强制判决信号FORCEx8可优先于输出判决信号BYTE。当FORCEx8被设置为高时，电路在8位输出模式下操作。因此，如果地址位An为高，则地址信号控制器251将地址位AAn输出为高，而将地址位AAnb输出为低。另一方面，如果地址位An为低，则地址信号控制器251将地址位AAn输出为低，而将地址位AAnb输出为高。
被逻辑组合的地址位AAn和AAnb被分别输入到包括在地址比较器252的开关单元中的晶体管Tan和Tbn。尽管输出模式为16位输出模式，但是当在8位输出模式下操作时，地址位AAn和AAnb被设置为与地址位An和Anb的电平相同的电平。
地址比较器252比较地址信号A0到An-1、AAn和失效地址。如果地址信号A0到An-1、AAn和失效地址彼此一致，则第一节点N0(输出端子)与接地电压端子变为通过被地址信号A0到An-1、AAn、A0b到An-1b、AAnb有选择地导通的晶体管以及未切断的保险丝电连接，使得分别以预定电平产生修复使能信号RIOEN和RIOENb(即，RIOENb为低或0，而RIOEN为高或1)。
失效位信号生成器253根据修复使能信号RIOEN和RIOENb输出失效位信号RIO[3:0]，并识别输出数据的哪些位出错。
在一个实施例中，失效位信号RIO[3:0]的最高有效位RIO[3]由失效位信号控制器254控制。失效位信号控制器254输出最高有效位RRIO[3]，并根据8位强制判决信号FORCEx8将这一位设置为低，其中FORCEx8被设置为高，以表示8位输出模式。在该系统中，最高有效位RRIO[3]被设置为低，这是因为该数据被输出为8位(即，只需3位来表示8位)。
I/O多路复用器(图1中的160)输出冗余阵列的修复数据RDL，而不是输出出错的数据，该修复数据对应失效位信号RIO[2:0]和RRIO[3]。此外，根据从地址信号控制器251产生的地址位AAn，I/O多路复用器(图1中的160)仅输出自单元阵列输出的16个数据位DL0到DL15中的8个数据位(例如DL0到DL7)。
如此，可以使用8位强制判决信号FORCEx8来使在16位输出模式下操作的电路在8位输出模式下操作。
如上所述，根据本发明，在内部修改被输入到按8位输出模式设计的电路的地址，以便按照16位输出模式操作，并且在8位输出模式下执行测试操作。如此，可以在一个测试设备中测试两种输出模式的电路。因而，可以提高测试效率，并节约成本。
尽管参照优选实施例进行了以上描述，但是应当理解：在不脱离本发明和所附权利要求的范围的精神和范围的情况下，本领域普通技术人员可以对本发明进行改变和修改。

Claims (23)

1.一种存储装置，包括：
地址比较器，其中在8位输出模式的基础上存储用来选择失效单元的失效地址，其中，该地址比较器比较地址信号和失效地址，并且如果地址信号和失效地址彼此一致，则产生修复使能信号，其中将所述地址信号中除仅在8位输出模式下使用的地址位外的地址信号直接输入到该地址比较器；
地址信号控制器，根据输出模式判决信号和8位强制判决信号而将地址信号中仅在8位输出模式下使用的地址位作为给定逻辑值传递，使得在16位输出模式下不通过该地址比较器比较所传递的地址位；
失效位信号生成器，其根据修复使能信号产生失效位信号，该失效位信号指示失效单元的失效数据对应输出数据的哪一位；以及
失效位信号控制器，其被配置为当在16位输出模式下时获取失效位信号的最高有效位，并产生输出，其中当为8位输出模式设置了8位强制判决信号时，将最高有效位的输出设置为低电平，
其中，尽管在8位输出模式的基础上存储关于失效地址的信息，但存储装置配置为根据输出模式判决信号和8位强制判决信号而以8位输出模式或16位输出模式操作。
2.如权利要求1所述的存储装置，其中，地址比较器包括多个保险丝，其中有选择地切断这些保险丝，从而存储失效地址，其中所述给定逻辑值为高。
3.如权利要求1所述的存储装置，其中，地址比较器包括：
第一开关元件，其连接在电源电压端予和作为输出节点的第一节点之间，并被配置为根据第一使能信号操作；
第二开关元件，其连接到接地电压端子，并被配置为根据第二使能信号操作；以及
多个开关单元，在每一个开关单元中一对开关组件以并联的方式连接，在所述开关组件中晶体管和保险丝串联连接，所述多个开关单元串联连接在第一开关元件和第二开关元件之间，
其中根据失效地址而有选择地切断保险丝，并且地址信号的位被分别输入到包括在开关单元中的晶体管，
其中所述给定逻辑值为高。
4.如权利要求3所述的存储装置，其中，开关组件的晶体管包括NMOS晶体管。
5.如权利要求3所述的存储装置，其中，第一开关元件包括PMOS晶体管，而第二开关元件包括NMOS晶体管。
6.如权利要求1所述的存储装置，其中，地址信号控制器包括：
第一NAND门，被配置为对输出模式判决信号和反相8位强制判决信号执行NAND运算；
第二NAND门，被配置为对第一NAND门的输出信号和将地址信号中仅在8位输出模式下使用作为给定逻辑值的所传递的地址位之一执行NAND运算，从而在8位输出模式下将该所传递的地址位反相，而在16位输出模式下以给定逻辑值输出该所传递的地址位之一；
反相器，被配置为将第一NAND门的输出信号反相；以及
NOR元件，被配置为对输入到第二NAND门的所传递的地址位的信号和反相器的输出信号执行NOR运算，在8位输出模式下，NOR元件的输出传递全部地址位信息，而在16位输出模式下该NOR元件的输出被设置为高。
7.如权利要求1所述的存储装置，其中，失效位信号生成器包括：
开关元件，其连接在电源电压端子和第一节点之间，并根据修复使能信号操作；
第一开关组件，其连接在第一节点和第一输出端子之间；
第二开关组件，其连接在第一节点和第二输出端子之间；
第三开关组件，其连接在第一节点和第三输出端子之间；
第四开关组件，其连接在第一节点和第四输出端子之间；
第五开关组件，其连接在接地电压端子和第一输出端子之间；
第六开关组件，其连接在接地电压端子和第二输出端子之间；
第七开关组件，其连接在接地电压端子和第三输出端子之间；以及
第八开关组件，其连接在接地电压端子和第四输出端子之间，
其中每个开关组件具有这样的结构，在该结构中，根据输出数据的哪些位对应失效数据而有选择地切断保险丝，并且每个开关组件包括接收修复使能信号的反相信号的晶体管，
其中开关元件、第一到第四开关组件和第五到第八开关组件以串联的方式连接。
8.如权利要求7所述的存储装置，其中，开关元件是PMOS晶体管，并且开关组件的每个晶体管都包括NMOS晶体管。
9.如权利要求1所述的存储装置，其中，失效位信号控制器包括：
传送器，根据8位强制判决信号传送失效位信号的最高有效位；以及
开关元件，其连接在传送器的输出端子和接地电压端子之间，并根据8位强制判决信号而在8位输出模式下将最高有效位输出为低。
10.如权利要求9所述的存储装置，其中，开关元件是NMOS晶体管。
11.如权利要求1所述的存储装置，还包括I/O多路复用器，其根据由地址信号控制器产生的地址位而将输出数据输出为16位或8位，并根据失效位信号输出冗余阵列的修复数据，而不是输出失效数据。
12.一种存储装置，包括：
单元阵列，包括多个单元，被配置为根据地址信号输出数据；
冗余阵列，包括多个修复单元，被配置为根据地址信号输出修复数据，该修复数据将替换从单元阵列的失效单元输出的失效数据；
失效位检测器，在该失效位检测器中根据第一输出模式而存储用来选择失效单元的失效地址，其中，该失效位检测器根据输出模式判决信号和m位强制判决信号而在第一输出模式下比较地址信号和失效地址，并比较位于地址信号中的用来表示第二输出模式的地址位和失效地址，从而输出指示哪些位出错的失效位信号；以及
I/O多路复用器，被配置为根据失效位信号输出修复数据而不是失效数据，并在第一输出模式下输出m个数据位，而在第二输出模式下输出n个数据位，
其中根据第一输出模式存储关于失效地址的信息，并且存储装置被配置为根据输出模式判决信号和m位强制判决信号而在第一输出模式或第二输出模式下操作，
其中，失效位检测器包括：
地址比较器，在该地址比较器中根据第一输出模式存储失效地址，其中该地址比较器比较地址信号和失效地址，并且如果地址信号和失效地址彼此一致，则产生修复使能信号，和其中将所述地址信号中除仅在第一输出模式下使用的地址位外的地址信号直接输入到该地址比较器；
地址信号控制器，其根据输出模式判决信号和m位强制判决信号，传递地址信号中仅在第一输出模式下使用的地址位，使得在第二输出模式下不通过该地址比较器比较该所传递的地址位；以及
失效位信号生成器，其使用修复使能信号来产生失效位信号，该失效位信号指示输出数据中的哪些位对应失效单元的失效数据。
13.如权利要求12所述的存储装置，其中，第一输出模式是8位输出模式，而第二输出模式是16位输出模式，其中提供地址比较器、地址信号控制器和失效位信号生成器，以便与冗余阵列的列数目相匹配。
14.如权利要求12所述的存储装置，其中，地址比较器包括多个保险丝，其中有选择地切断这些保险丝，从而存储失效地址。
15.如权利要求12所述的存储装置，其中，地址比较器包括：
第一开关元件，其连接在电源电压端子和作为输出节点的第一节点之间，并根据第一使能信号操作；
第二开关元件，其连接到接地电压端子，并根据第二使能信号操作；以及
多个开关单元，在每一个开关单元中第一开关和第二开关以并联的方式连接，在所述第一开关和第二开关中晶体管和保险丝串联连接，所述多个开关单元串联连接在第一开关元件和第二开关元件之间，
其中根据失效地址而有选择地切断保险丝，并且地址信号的位被分别输入到开关单元的晶体管。
16.如权利要求15所述的存储装置，其中，开关单元的每个晶体管都是NMOS晶体管。
17.如权利要求15所述的存储装置，其中，第一开关元件包括PMOS晶体管，而第二开关元件包括NMOS晶体管。
18.如权利要求12所述的存储装置，其中，地址信号控制器包括：
第一NAND门，被配置为对输出模式判决信号和反相8位强制判决信号执行NAND运算；
第二NAND门，被配置为对第一NAND门的输出信号和用来表示第一输出模式的所传递的地址位执行NAND运算，从而在第一输出模式下将该所传递的地址位反相，而在第二输出模式下将该所传递的地址位输出为高；
反相器，被配置为将第一NAND门的输出信号反相；以及
NOR元件，被配置为对输入到第二NAND门的所传递的地址位的信号和反相器的输出信号执行NOR运算，在第一输出模式下该NOR元件的输出将地址位信息直接传递给地址比较器，而在第二输出模式下该NOR元件的输出被设置为高。
19.如权利要求12所述的存储装置，其中，失效位信号生成器包括：
开关元件，其连接在电源电压端子和第一节点之间，并根据修复使能信号操作；
第一开关，其连接在第一节点和第一输出端子之间；
第二开关，其连接在第一节点和第二输出端子之间；
第三开关，其连接在第一节点和第三输出端子之间；
第四开关，其连接在第一节点和第四输出端子之间；
第五开关，其连接在接地电压端子和第一输出端子之间；
第六开关，其连接在接地电压端子和第二输出端子之间；
第七开关，其连接在接地电压端子和第三输出端子之间；以及
第八开关，其连接在接地电压端子和第四输出端子之间，
其中每个开关具有这样的结构，在该结构中，根据输出数据的哪些位出错而有选择地切断保险丝，并且每个开关包括接收修复使能信号的反相信号的晶体管，
其中开关元件、第一到第四开关和第五到第八开关以串联的方式连接。
20.如权利要求19所述的存储装置，其中，开关元件包括PMOS晶体管，而开关的晶体管包括NMOS晶体管。
21.如权利要求12所述的存储装置，还包括失效位信号控制器，其被配置为当在第二输出模式时输出该失效位信号的最高有效位，其中当为第一输出模式设置了m位强制判决信号时将该最高有效位设置为低。
22.如权利要求21所述的存储装置，其中，失效位信号控制器包括：
传送器，根据m位强制判决信号传送失效位信号的最高有效位；以及
开关元件，其连接在传送器的输出端子和接地电压端子之间，并根据m位强制判决信号而在第一输出模式下将最高有效位输出为低。
23.如权利要求22所述的存储装置，其中，开关元件是NMOS晶体管。
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