KR20040065776A

KR20040065776A - 부분구제 멀티칩 반도체 장치 및 부분구제방법

Info

Publication number: KR20040065776A
Application number: KR1020030002942A
Authority: KR
Inventors: 김철수; 장성진
Original assignee: 삼성전자주식회사
Priority date: 2003-01-16
Filing date: 2003-01-16
Publication date: 2004-07-23

Abstract

본 발명은 부분구제 멀티칩 반도체 장치 및 부분구제 방법을 개시한다. 본 발명의 반도체 장치는 복수의 반도체 칩들이 한 패키지 내에 적층 실장된다. 각 반도체 칩들 각가은 구제회로를 포함한다. 구제회로는 불량 칩은 디스에이블시키고 정상 칩은 인에이블시키도록 전기 퓨즈 프로그램된다. 따라서, 본 발명에서는 멀티칩 반도체 메모리 장치에서 일부 메모리 칩의 불량이 발생하더라도 나머지 정상 메모리 칩들만을 부분 구제하여 메모리 용량이 감소된 멀티칩 반도체 메모리 장치를 출하함으로써 생산수율을 향상시킬 수 있다.

Description

부분구제 멀티칩 반도체 장치 및 부분구제방법 {Partial Rescue Multi-Chip Semiconductor Device and Method for partially rescuing thereof}

본 발명은 멀티칩 반도체 장치 및 부분구제방법에 관한 것으로서, 특히 복수의 반도체 칩들이 실장된 반도체장치에서 불량 칩을 디스에이블시킴으로써 나머지 정상적인 반도체 칩만으로 구성된 반도체 장치로 구제할 수 있는 장치 및 방법에 관한 것이다.

최근 컴퓨터, 휴대폰, 스마트 칩카드 등 분야에서 영상 데이터의 처리량이 증가됨에 따라 요구되는 메모리 용량이 급속히 증가하고 있다. 예컨대, 컴퓨터 분야에서는 CPU의 처리속도가 수 GHz로 고속화되어 감에 따라 그래픽 보드의 비디오 램도 대용량의 SGRAM이 요구되고 있다. 또한, 휴대폰 분야에서도 표시장치의 컬러화에 의해 컬러 영상 데이터를 처리하고 무선 웹서비스를 통한 개인 통신 데이터 량이 증가함에 대용량의 메모리가 요구되고 있다. 특히 휴대폰 분야 및 스마트 칩카드 분야에서는 한정된 실장 공간 때문에 초소형 대용량의 부품을 요구한다.

이와 같은 기술적 추세에 따라 저용량의 메모리 칩들을 하나의 패키지에 실장하여 대용량을 실현한 멀티칩 메모리 장치들이 소개되고 있다.

컴퓨터 분야에서는 미국특허 5,946, 257호에 개시된 바와 같이 하나의 보드에 다수의 메모리 칩들을 실장한 메모리 모듈(SIMM : Single Inline Memory Module)타입이 주로 메인메모리나 그래픽 메모리 등에 사용되고 있다.

스마트 칩카드나 휴대폰 분야에서는 한국공개특허 2001-98740호, 일본공개특허 평7-130949호에 개시된 바와 같이 적층 실장된 멀티칩 패키지(MCP : Multi Chip Package)이 사용된다.

멀티칩 패키지(MCP) 타입의 경우에 패키지 후 테스트과정에서 복수의 반도체 칩들 중 어느 하나가 결함으로 불량 처리될 경우에 전체적인 동작 기능이 마비되므로 패키지 전체가 불량품으로 처리됨으로써 생산수율이 떨어지는 문제점이 있었다.

따라서, 반도체 메이커 측에서는 경제적인 이유로 불량 패키지 내의 일부 정상 칩들을 활용할 수 있는 기술을 개발하고자 하는 노력을 하고 있다.

미국특허 5,946,257호에서는 멀티칩 패키지에서 일부 정상칩을 구제하는 기술을 소개하고 있다. 상기 특허에서는 복구 프로그램에 의해 셀어레이에 공급되는 전력을 직접 제어하는 기술을 소개하고 있다.

본 발명의 목적은 종래 기술의 문제점을 해결하기 위하여 멀티칩 반도체 장치에서 내부에 실장된 복수의 반도체 칩들 중 동작결함을 가지는 불량 칩을 디스에이블시킴으로써 나머지 정상적인 반도체 칩으로만 구성된 반도체 장치로 구제할 수있는 부분 구제 멀티칩 반도체 장치 및 그 부분구제방법을 제공하는 데 있다.

또한, 본 발명에서는 불량칩을 딥파워다운모드로 세팅함으로써 멀티칩 반도체 장치를 부분구제하여 정상적으로 사용시 불량칩으로 인한 전력소모를 극소화시킬 수 있다.

따라서, 본 발명은 일부 반도체 칩의 불량으로 불량처리된 멀티칩 반도체 장치를 부분 구제하여 동작가능한 반도체 장치로 사용 가능하게 함으로써 생산수율을 향상시킬 수 있다.

도 1은 적층형 멀티칩 반도체 장치의 개념도.

도 2는 본 발명에 의한 멀티칩용 반도체 메모리 소자의 블록도.

도 3은 도 2의 구제회로의 바람직한 일 실시예의 회로 구성도.

도 4는 도 3의 전기 퓨즈회로의 바람직한 일 실시예의 회로도.

도 5는 본 발명에 의한 부분구제방법을 설명하기 위한 플로챠트.

*도면의 주요 부분에 대한 부호의 간단한 설명*

10 : 멀티칩 패키지 12 : 상부 다이

14 : 하부 다이 102 : 어드레스 입력회로

104 : 로우 디코더 106 : 컬럼 디코더

108 : 메모리셀어레이 110 : 센스증폭기

112 : 독출회로부 114 : 출력버퍼

116 : 입력버퍼 118 : 기입회로부

120 : DDL 122 : 데이터 스트로브 신호 발생부

124 : 제어회로 126 : 모드레지스터

130 : 구제회로 132 : 제1선택회로

134 : 제2선택회로 TG1~TG4 : 전송게이트

G1, G2 : 인버터 EF1, EF2 : 전기퓨즈회로

T1~T3 : 단자 F ; 퓨즈

PM1~PM2 : 피모스트랜지스터 NM1~NM4 : 엔모스트랜지스터

N1~N3 : 노드

상기 목적을 달성하기 위하여 본 발명의 장치는 복수의 반도체 칩들이 한 패키지 내에 실장되고, 상기 각 반도체 칩들 중 불량 칩은 디스에이블시키고 정상 칩은 인에이블시키는 구제회로를 구비하여, 상기 인에이블된 일부 정상칩들로만 동작하는 것을 특징으로 한다.

본 발명에서 구제회로는 외부로부터 제공되는 어드레스신호와 불량칩 세트신호를 선택적으로 어드레스 버퍼에 연결하기 위한 제1선택회로와, 외부로부터 제공되는 상기 어드레스신호와 패스칩 세트신호를 선택적으로 상기 어드레스 버퍼에 연결하기 위한 제2선택회로를 포함한다.

여기서, 어드레스신호는 상기 복수의 반도칩들을 선택하기 위한 칩선택 어드레스신호를 사용하는 것이 바람직하다.

본 발명에서 제1선택회로는 상기 불량칩 세트신호가 입력되는 제1단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제1전송게이트와, 상기 어드레스신호가입력되는 제2단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제2전송게이트와, 정상동작시에는 상기 어드레스신호가 상기 어드레스 버퍼에 전송되고, 불량칩 세팅시에는 상기 불량칩 세트신호가 상기 어드레스 버퍼에 전송되도록 전기적으로 퓨즈 프로그램되어 상기 제1 및 제2전송게이트들이 서로 교호로 동작되도록 제1선택제어신호를 발생하는 제1전기퓨즈회로를 포함한다.

본 발명의 제2선택회로는 상기 칩선택 어드레스신호가 입력되는 제2단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제3전송게이트와, 상기 정상칩 세트신호가 입력되는 제3단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제4전송게이트와, 정상 동작시에는 상기 칩선택 어드레스신호가 상기 어드레스 버퍼에 전송되고, 불량칩 세팅시에는 상기 정상칩 세트신호가 상기 어드레스 버퍼에 전송되도록 전기적으로 퓨즈 프로그램되어 상기 제3 및 제4전송게이트들이 서로 교호로 동작되도록 제2선택제어신호를 발생하는 제2전기퓨즈회로를 포함한다.

또한, 본 발명의 방법은 복수의 반도체칩들을 하나의 패키지에 실장한 멀티칩 반도체 장치의 구제방법에 있어서, 상기 반도체 장치의 각 반도체칩들의 양/불량을 테스트하고, 상기 테스트결과 불량칩이 존재한 경우에는 정상칩과 불량칩을 퓨즈 프로그램하고, 상기 프로그램 결과 구제된 반도체 장치를 부분구제 멀티칩 반도체 장치로 양품 처리하는 것을 특징으로 한다.

본 발명에서 퓨즈 프로그램단계는 불량칩의 경우에는 칩선택용 어드레스신호를 입력하는 어드레스버퍼에 제2전원전압이 공급되도록 퓨즈 프로그램하여 딥파워다운모드로 동작되도록 세팅하고, 정상칩의 경우에는 상기 칩선택용 어드레스신호를 입력하는 어드레스버퍼에 제1전원전압이 공급되도록 퓨즈 프로그램하여 칩선택 어드레스신호를 돈케어(don't care)처리하도록 세팅한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

본 발명의 실시예는 2개의 DDR SGRAM을 하나의 패키지로 적층 실장한 멀티칩 패키지 장치를 제공한다.

먼저 도1을 참조하면, 멀티칩패키지(10)는 상부 다이(12)과 하부 다이(14)가 적층되어 하나로 패키지된다. 상부 다이(12)와 하부 다이(14)는 동일한 DDR SGRAM(Double Data Rate Synchronous Graphic Random access Memory)(100)으로 각각 구성된다,

도 2는, 본 발명의 일 실시예에 따른 DDR SGRAM의 블록도를 도시한 것이다. DDR SDRAM(100)은 어드레스 입력회로(102), 로우디코더(104), 컬럼디코더(106), 메모리셀 어레이(108), 센스증폭기(110), 독출회로(112), 출력버퍼(114), 입력버퍼(116), 기입회로(118), DLL(Delay Locked Loop)(120), 데이터 스트로브신호 발생회로(122), 제어회로(124), 구제회로(130)를 포함한다. 제어회로(124)는 모드레지스터(126)를 포함한다.

어드레스 입력회로(102)는 어드레스 단자(ADDR)와 연결되어 외부 어드레스신호를 로우 액티브 명령과 함께 클록신호에 동기하여 어드레스 버퍼를 통해 어드레스 레지스터에 저장한다. 어드레스신호의 최상위 비트는 칩선택 어드레스신호로 사용된다. 로우 어드레스는 1 또는 2 비트 이상의 메모리 뱅크 어드레스를 포함한다. 나머지 비트들은 모두 로우 어드레스로 사용된다. 컬럼 어드레스는 리드/라이트 명령과 함께 클록신호에 동기하여 어드레스 레지스터에 입력한다. 입력된 컬럼어드레스는 모드레지스터세트 사이클에서는 제어회로(124)의 모드 레지스터(126)에 입력되어 레지스터값을 세팅한다.

로우디코더(104)는 어드레스 입력회로(102)로부터 제공된 로우 어드레스를 디코딩하여 메모리셀 어레이(108)의 대응하는 워드라인를 선택한다.

컬럼디코더(106)는 어드레스 입력회로(102)로부터 제공된 컬럼 어드레스를 디코딩하여 메모리셀 어레이(108)의 대응하는 컬럼을 선택한다.

독출회로(112)는 센스증폭기로부터 제공된 데이터신호를 클록신호에 동기하여 멀티플렉싱하고, 멀티플렉싱된 데이터신호를 출력버퍼(114)에 제공한다.

기입회로(118)는 입력버퍼(116)로부터 제공된 데이터신호를 기입 레지스터에 저장하고, 저장된 데이터신호를 클록신호에 동기하여 메모리셀 어레이(108)에 제공한다.

DLL(120)은 제어회로(124)를 통해 입력된 외부클록신호(CK, CKB)를 제공받아 내부클록신호를 발생한다.

데이터 스트로브신호 발생회로(122)는 내부클록신호를 입력하여 데이터 스트로브신호(DQS)를 발생한다.

제어회로(124)는 외부클록신호(CK, CKB), 클록인에이블신호(CKE), 칩선택신호(CS), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS),기입인에이블신호(WE)를 입력하고, 이들 신호들의 조합에 의한 명령을 디코딩하여 내부제어신호를 발생한다.

구제회로(130)는 칩선택 어드레스신호(Ai)와 전원전압(VCC)와 접지전압(GND)을 입력하고 제어회로(124)로부터 제공된 내부제어신호에 응답하여 어드레스 입력회로(102)의 어드레스 버퍼에 선택된 신호를 출력한다.

도 3을 참조하면, 구제회로(130)는 제1선택회로(132)와 제2선택회로(134)를 포함한다.

제1선택회로(132)는 제1전송게이트(TG1), 제2전송게이트(TG2), 인버터(G1), 제1전기퓨즈회로(EF1)를 포함한다. 제1전송게이트(TG1)는 불량칩 세트신호, 즉 접지전압(GND)이 입력되는 제1단자(T1)와 어드레스 버퍼(AiBUF)의 입력단 사이에 연결된다. 제2전송게이트(TG2)는 어드레스신호(Ai)가 입력되는 제2단자(T2)와 상기 어드레스 버퍼(AiBUF)의 입력단 사이에 연결된다. 제1전송게이트(TG1)의 반전제어단자와 제2전송게이트(TG2)의 제어단자에는 전기퓨즈회로(EF1)의 선택제어신호(SOP1)가 인가되고, 제1전송게이트(TG1)의 제어단자 및 제2 전송게이트(TG2)의 반전제어단자에는 제1전기퓨즈회로(EF1)의 선택제어신호(SOP1)가 인버터(G1)를 통해서 인가된다.

제1전기퓨즈회로(EF1)는 내부제어신호인 초기화신호(VCCHB)와 퓨즈 프로그램신호(VOP1)를 입력하여 선택제어신호(SOP1)를 발생한다.

제1전기퓨즈회로(EF1)는 정상 동작시에는 어드레스신호(Ai)가 어드레스 버퍼(AiBUF)에 전송되고, 불량칩 세팅시에는 불량칩 세트신호, 즉 접지전압(GND)이어드레스 버퍼(AiBUF)에 전송되도록 전기적으로 퓨즈 프로그램되어 제1 및 제2전송게이트들(TG1, TG2)이 서로 교호로 동작되도록 제1선택제어신호(SOP1)를 발생한다.

제2선택회로(134)는 제3전송게이트(TG3), 제4전송게이트(TG4), 인버터(G2), 제2전기퓨즈회로(EF2)를 포함한다. 제3전송게이트(TG3)는 어드레스신호(Ai)가 입력되는 제2단자(T2)와 어드레스 버퍼(AiBUF)의 입력단 사이에 연결된다. 제4전송게이트(TG4)는 정상칩 세트신호, 즉 전원전압(VCC)이 입력되는 제3단자(T3)와 어드레스 버퍼(AiBUF)의 입력단 사이에 연결된다. 제3전송게이트(TG3)의 반전제어단자와 제4전송게이트(TG4)의 제어단자에는 전기퓨즈회로(EF2)의 선택제어신호(SOP2)가 인가되고, 제3전송게이트(TG3)의 제어단자 및 제4 전송게이트(TG4)의 반전제어단자에는 제2전기퓨즈회로(EF2)의 선택제어신호(SOP2)가 인버터(G2)를 통해서 인가된다.

제2전기퓨즈회로(EF2)는 내부제어신호인 초기화신호(VCCHB)와 퓨즈 프로그램신호(VOP2)를 입력하여 선택제어신호(SOP2)를 발생한다.

제2전기퓨즈회로(EF2)는 정상동작시에는 어드레스신호(Ai)가 어드레스 버퍼(AiBUF)에 전송되고, 정상칩 세팅시에는 정상칩 세트신호, 즉 전원전압(VCC)이 어드레스 버퍼(AiBUF)에 전송되도록 전기적으로 퓨즈 프로그램되어 제3 및 제4전송게이트들(TG3, TG4)이 서로 교호로 동작되도록 제2선택제어신호(SOP2)를 발생한다.

제1 및 제2전기퓨즈회로(EF1, EF2) 각각은 퓨즈(F), PMOS트랜지스터들(PM1~PM2), NMOS트랜지스터들(NM1~NM4)을 포함한다.

퓨즈(F)는 제1전원전압(VCC)과 제1노드(N1) 사이에 연결되고 과전류에 의해용단된다. PMOS트랜지스터(PM1)는 드레인이 제2노드(N2)에 연결되고, 소오스가 제1전원전압(VCC)에 결합되고 게이트가 제3노드(N3)에 연결된다. PMOS 트랜지스터(PM2)는 드레인이 제3노드(N3)에 연결되고, 소오스가 상기 제1노드(N1)에 연결되고 게이트가 제2노드(N2)에 연결된다.

NMOS 트랜지스터(NM1)는 드레인이 제1노드(N1)에 연결되고, 소오스가 접지전압(GND)에 결합되고 게이트가 퓨즈 프로그램신호(VOP)에 결합되고, 턴온시 퓨즈(F)에 과전류를 흐르게 하여 퓨즈(F)가 용단(녹아서 끊어짐)되도록 한다. NMOS 트랜지스터(NM2)는 드레인이 제2노드(N2)에 연결되고, 소오스가 접지전압(GND)에 결합되고 게이트가 초기화신호(VCCHB)에 결합된다. NMOS 트랜지스터(NM3)는 드레인이 상기 제2노드(N2)에 연결되고, 소오스가 접지전압(GND)에 결합되고 게이트가 제3노드(N3)에 결합된다. NMOS 트랜지스터(NM4)는 드레인이 제3노드(N3)에 연결되고, 소오스가 상기 접지전압(GND)에 결합되고 게이트가 제2노드(N2)에 결합된다.

전기퓨즈회로는 초기 전원 투입시 초기화신호(VCCHB)에 의해 NM1이 일시적으로 턴온되므로 PM2가 턴온되고 NM4는 턴오프되므로 퓨즈(F)가 연결된 상태에서는 SOP가 하이상태로 초기화된다. 이에 PM1은 턴오프되고, NM3가 턴온되므로 이후에 NM1이 턴오프되더라도 SOP는 하이상태로 래치되게 된다.

VOP가 하이상태로 인가되면, 퓨즈(F)에 과전류가 흘러서 퓨즈(F)가 용단되므로, 퓨즈(F)가 끊어진 상태에서는 노드(N3)는 로우상태로 되고, 이에 PM1이 턴온되고 NM3는 턴오프되므로 노드(N2)는 하이상태로 유지된다. 따라서, SOP는 로우상태로 래치된다.

SOP가 하이상태인 경우에는 정상동작상태이고, 로우상태인 경우에는 부분구제동작상태이다.

도 5를 참조하면, 패키지 공정이 완료된 멀티칩패키지를 테스트 장비에 로딩하고 테스트를 시작한다(S10). 테스트결과 정상인지를 체크하고(S12) 정상이면, 양품처리한다(S14).

S12단계에서 정상이 아니면, 일부 칩 불량인지 아니면 치유 불가능할 정도로 치명적인 불량인지를 체크한다(S16). 치명적인 불량인 경우에는 멀티칩패키지를 불량처리한다(S18).

S16단계에서 일부 칩불량인 경유에는 멀티칩패키지를 부분 구제하기 위하여 부분구제명령을 입력한다(S20). 부분구제명령은 칩 내부의 모드 레지스터에 전달되고 제어회로에서 디코딩되어 퓨즈 프로그램 제어신호(VOP1, VOP2)를 발생한다. 발생된 퓨즈 프로그램신호(VOP1, VOP2)는 구제회로(130)에 제공되어 전기퓨즈회로(EF1, EF2)를 프로그램한다.

즉, 불량칩의 경우에는 구제회로(130)에 VOP1만 제공되어 제1선택회로(132)의 퓨즈(F)만 프로그램된다. 따라서, SOP1 신호가 로우상태로 출력되고, SOP2는 하이상태로 출력된다. 그러므로, 제1선택회로(132)에서는 TG2는 턴오프되고 TG1이 턴온되어 어드레스버퍼(AiBUF)에 접지전압(GND)이 인가된다. 제2선택회로(134)에서는 TG4가 턴오프되고 TG3이 턴온되어 Ai신호가 통과되지만 접지전압(GND)에 의해 어드레스버퍼(AiBUF)는 접지전압(GND)을 버퍼링하게 된다. 버퍼링된 접지전압에 의해 불량칩은 딥파워다운모드(DPDM : Deep Power Down Mode)로 세팅된다. DPDM은 SGRAM의 DC 전원을 모두 오프시키고 데이터입출력버퍼들을 모두 전원 오프상태로 유지하고 다만 모드 레지스터 관련 극히 일부 회로들만 남기고는 거의 파워 다운상태와 유사하게 전력소모를 최소화하는 상태로 유지한다.

한편, 정상칩의 경우에는 구제회로(130)에 VOP2만 제공되어 제2선택회로(134)의 퓨즈(F)만 프로그램된다. 따라서, SOP2 신호가 로우상태로 출력되고, SOP1는 하이상태로 출력된다. 그러므로, 제1선택회로(132)에서는 TG1는 턴오프되고 TG2가 턴온되어 어드레스버퍼(AiBUF)에 어드레스신호(Ai)가 인가된다. 제2선택회로(134)에서는 TG3가 턴오프되고 TG4이 턴온되어 전원전압(VCC)가 통과되어 전원전압(VCC)에 의해 어드레스버퍼(AiBUF)는 전원전압(VCC)을 버퍼링하게 된다. 버퍼링된 전원전압에 의해 정상칩은 어드레스신호(Ai)에 대해서 돈케어(Don`t-care)상태로 된다. 따라서, 정상칩(Ai)에 상관없이 항상 정상적인 동작을 수행하게 된다. 이와 같은 퓨즈 프로그램에 의해 멀티칩패키지는 부분규제 멀티칩패키지(PR-MCP : Partial Rescue Multi-Chip Package) 양품으로 처리된다(S24).

예컨대, 8M*16 DDR SGRAM 칩 두개를 포함하는 16M*16 MCP에서 하나의 칩이 결함으로 처리된 경우에 부분구제에 의해 8M*16 MCP로 용량이 반으로 감소된 제품사양으로 양산처리된다. 또는 8M*16 DDR SGRAM 칩 두개를 포함하는 8M*32 MCP에서는 동일한 방식으로 구제되어 8M*16 MCP로 양산처리된다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

예컨대, 2칩 MCP에서 4칩 MCP, 8칩 MCP 등으로 동일 방법에 의해 확장이 가능하고 SIMM이나 DIMM(Dual In-line Memory Module)에서도 적용 가능하다.

상술한 바와 같이 따라서, 본 발명에서는 멀티칩 반도체 메모리 장치에서 일부 메모리 칩의 불량이 발생하더라도 나머지 정상 메모리 칩들만을 부분 구제하여 메모리 용량이 감소된 멀티칩 반도체 메모리 장치를 출하함으로써 생산수율을 향상시킬 수 있다.

Claims

복수의 반도체 칩들이 한 패키지 내에 실장되고,

상기 각 반도체 칩들 중 불량 칩은 디스에이블시키고 정상 칩은 인에이블시키는 구제회로를 구비하여,

상기 인에이블된 일부 정상칩들로만 동작하는 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제1항에 있어서, 상기 구제회로는

외부로부터 제공되는 어드레스신호와 불량칩 세트신호를 선택적으로 어드레스 버퍼에 연결하기 위한 제1선택회로; 및

외부로부터 제공되는 상기 어드레스신호와 패스칩 세트신호를 선택적으로 상기 어드레스 버퍼에 연결하기 위한 제2선택회로를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제2항에 있어서, 상기 어드레스신호는 상기 복수의 반도칩들을 선택하기 위한 칩선택용 어드레스신호인 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제2항에 있어서, 상기 제1선택회로는

상기 불량칩 세트신호가 입력되는 제1단자와 상기 어드레스 버퍼의 입력단사이에 연결된 제1전송게이트;

상기 어드레스신호가 입력되는 제2단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제2전송게이트; 및

정상동작시에는 상기 어드레스신호가 상기 어드레스 버퍼에 전송되고, 불량칩 세팅시에는 상기 불량칩 세트신호가 상기 어드레스 버퍼에 전송되도록 전기적으로 퓨즈 프로그램되어 상기 제1 및 제2전송게이트들이 서로 교호로 동작되도록 제1선택제어신호를 발생하는 제1전기퓨즈회로를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제4항에 있어서, 상기 제2선택회로는

상기 칩선택 어드레스신호가 입력되는 제2단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제3전송게이트; 및

상기 정상칩 세트신호가 입력되는 제3단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제4전송게이트;

정상동작시에는 상기 칩선택 어드레스신호가 상기 어드레스 버퍼에 전송되고, 불량칩 세팅시에는 상기 정상칩 세트신호가 상기 어드레스 버퍼에 전송되도록 전기적으로 퓨즈 프로그램되어 상기 제3 및 제4전송게이트들이 서로 교호로 동작되도록 제2선택제어신호를 발생하는 제2전기퓨즈회로를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제5항에 있어서, 상기 각 전기퓨즈회로는

제1전원전압과 제1노드 사이에 연결되고 과전류에 의해 용단되는 퓨즈;

드레인이 제2노드에 연결되고, 소오스가 상기 제1전원전압에 결합되고 게이트가 제2노드에 결합된 제1MOS트랜지스터;

드레인이 제3노드에 연결되고, 소오스가 상기 제1노드에 결합되고 게이트가 상기 제2노드에 결합된 제2MOS트랜지스터;

드레인이 상기 제1노드에 연결되고, 소오스가 제2전원전압에 결합되고 게이트가 퓨즈 프로그램신호에 결합되고, 턴온시 상기 퓨즈에 과전류를 흐르게 하는 제3MOS트랜지스터;

드레인이 상기 제2노드에 연결되고, 소오스가 상기 제2전원전압에 결합되고 게이트가 초기화신호에 결합된 제4MOS트랜지스터;

드레인이 상기 제2노드에 연결되고, 소오스가 상기 제2전원전압에 결합되고 게이트가 상기 제3노드에 결합된 제5MOS트랜지스터; 및

드레인이 상기 제3노드에 연결되고, 소오스가 상기 제2전원전압에 결합되고 게이트가 상기 제2노드에 결합된 제6MOS트랜지스터를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체장치.
복수의 반도체칩들을 하나의 패키지에 실장한 멀티칩 반도체 장치의 구제방법에 있어서,

상기 반도체 장치의 각 반도체칩들의 양/불량을 테스트하는 단계;

상기 테스트결과 불량칩이 존재한 경우에는 정상칩과 불량칩을 퓨즈 프로그램하는 단계; 및

상기 프로그램 결과 구제된 반도체 장치를 부분구제 멀티칩 반도체 장치로 양품처리하는 단계를 구비하는 것을 특징으로 하는 멀티칩 반도체 장치의 부분구제방법.
제8항에 있어서, 상기 퓨즈 프로그램단계는

불량칩의 경우에는 칩선택용 어드레스신호를 입력하는 어드레스버퍼에 제2전원전압이 공급되도록 퓨즈 프로그램하여 딥파워다운모드로 동작되도록 세팅하고,

정상칩의 경우에는 상기 칩선택용 어드레스신호를 입력하는 어드레스버퍼에 제1전원전압이 공급되도록 퓨즈 프로그램하여 칩선택용 어드레스신호를 돈케어(don't care)상태로 유지하도록 세팅하는 것을 특징으로 하는 부분구제방법.
복수의 반도체 칩들을 적층 실장한 멀티칩 반도체장치에 있어서,

상기 각 반도체칩은

칩선택 어드레스신호 입력단자와 어드레스 버퍼의 사이에 연결되고, 불량칩 프로그램시에는 불량칩이 딥파워다운모드로 세팅되도록 상기 어드레스 버퍼에 상기 칩선택 어드레스신호 대신에 접지전압이 공급되도록 선택하는 제1선택회로; 및

상기 칩선택 어드레스신호 입력단자와 상기 어드레스 버퍼의 사이에 연결되고, 불량칩 프로그램시에는 정상칩이 칩선택 어드레스신호를 돈케어상태로 유지하기 위하여 상기 어드레스 버퍼에 상기 칩선택 어드레스신호 대신에 전원전압이 공급되도록 선택하는 제2선택회로를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제9항에 있어서, 상기 제1선택회로는

상기 접지전압이 입력되는 제1단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제1전송게이트;

상기 칩선택 어드레스신호가 입력되는 제2단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제2전송게이트; 및

정상동작시에는 상기 어드레스신호가 상기 어드레스 버퍼에 전송되고, 불량칩 세팅시에는 상기 접지전압이 상기 어드레스 버퍼에 전송되도록 전기적으로 퓨즈 프로그램되어 상기 제1 및 제2전송게이트들이 서로 교호로 동작되도록 제1선택제어신호를 발생하는 제1전기퓨즈회로를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제10항에 있어서, 상기 제2선택회로는

상기 칩선택 어드레스신호가 입력되는 제2단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제3전송게이트; 및

상기 전원전압이 입력되는 제3단자와 상기 어드레스 버퍼의 입력단 사이에 연결된 제4전송게이트;

정상동작시에는 상기 칩선택 어드레스신호가 상기 어드레스 버퍼에 전송되고, 불량칩 세팅시에는 상기 정상칩 세트신호가 상기 어드레스 버퍼에 전송되도록 전기적으로 퓨즈 프로그램되어 상기 제3 및 제4전송게이트들이 서로 교호로 동작되도록 제2선택제어신호를 발생하는 제2전기퓨즈회로를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
제11항에 있어서, 상기 각 전기퓨즈회로는

제1전원전압과 제1노드 사이에 연결되고 과전류에 의해 용단되는 퓨즈;

드레인이 제2노드에 연결되고, 소오스가 상기 제1전원전압에 결합되고 게이트가 제2노드에 결합된 제1MOS트랜지스터;

드레인이 제3노드에 연결되고, 소오스가 상기 제1노드에 결합되고 게이트가 상기 제2노드에 결합된 제2MOS트랜지스터;

드레인이 상기 제1노드에 연결되고, 소오스가 제2전원전압에 결합되고 게이트가 퓨즈 프로그램신호에 결합되고, 턴온시 상기 퓨즈에 과전류를 흐르게 하는 제3MOS트랜지스터;

드레인이 상기 제2노드에 연결되고, 소오스가 상기 제2전원전압에 결합되고 게이트가 초기화신호에 결합된 제4MOS트랜지스터;

드레인이 상기 제2노드에 연결되고, 소오스가 상기 제2전원전압에 결합되고 게이트가 상기 제3노드에 결합된 제5MOS트랜지스터; 및

드레인이 상기 제3노드에 연결되고, 소오스가 상기 제2전원전압에 결합되고게이트가 상기 제2노드에 결합된 제6MOS트랜지스터를 구비한 것을 특징으로 하는 부분구제 멀티칩 반도체장치.
제9항에 있어서, 상기 각 반도체칩은 더블 데이터 레이트 동기형 그래픽 랜덤 액세스 메모리(DDR SGRAM) 칩인 것을 특징으로 하는 부분구제 멀티칩 반도체 장치.
DRAM 회로가 형성된 하부 다이와 상기 DRAM 회로와 동일한 회로가 형성된 상부 다이를 적층 실장한 멀티칩 반도체 메모리장치에 있어서,

상기 하부 다이와 상부 다이는 각각 구제회로를 포함하고,

테스트 결과 불량 다이로 판정된 다이의 구제회로는 퓨즈 프로그램되어 딥파워다운모드로 세팅되고,

상기 테스트 결과 양품 다이로 판정된 다이의 구제회로는 다이 선택 어드레스신호에 대해 돈케어하여 정상동작모드로 세팅되는 것을 특징으로 하는 부분구제 멀티칩 반도체 메모리장치.
DRAM 회로가 형성된 하부 다이와 상기 DRAM 회로와 동일한 회로가 형성된 상부 다이를 적층 실장한 멀티칩 반도체 메모리장치의 부분구제방법에 있어서,

상기 멀티칩 반도체 메모리 장치의 각 다이들의 양품/불량 여부를 측정하는 단계;

상기 테스트 결과 불량 다이로 판정된 다이의 구제회로는 퓨즈 프로그램되어 딥파워다운모드로 세팅하는 단계; 및

상기 테스트 결과 양품 다이로 판정된 다이의 구제회로는 칩선택 어드레스신호에 대해 돈케어하여 정상동작모드로 세팅하는 것을 특징으로 하는 멀티칩 반도체 메모리장치의 부분구제방법.