CN103744012B - 并行测试装置及测试方法 - Google Patents

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Abstract

本发明提供一种基于Credence KalosI存储器测试平台的并行测试装置及测试方法，装置包括：384个芯片，平均分成64子组芯片，每一芯片具有电源接口、地接口、时钟接口和IO接口各一个；内置于每一芯片中的一内建自测试模块中均具有多种自测试图形，且每一芯片的各接口均与内置的内建自测试模块相连；一KalosI存储器测试平台具有16块测试主板，每一测试主板具有48个测试通道和4个电源通道；每一电源通道分别与一子组芯片中的每一电源接口相连，每一测试通道分别依次与一芯片的时钟接口或IO接口相连，每一芯片中的地接口均与地相连，以使KalosI存储器测试平台可以实现384个芯片的并行测试。

Description

并行测试装置及测试方法
技术领域
本发明属于半导体测试技术领域，尤其涉及一种并行测试装置及测试方法。
背景技术
目前，一种基于科利登(Credence)公司生产的KalosI存储器测试平台虽具有768(16X48)个测试端，但是却只能执行64/128/256个芯片的并行测试，而无法执行更多芯片的并行处理，导致所述的KalosI存储器测试平台的测试端存在闲置的问题，无法进一步提高测试芯片的数目，延长了测试时间，并增加了测试费用。
发明内容
本发明的目的是提供一种并行测试装置及相应的测试方法，以使基于科利登公司生产的KalosI存储器测试平台可以实现384个芯片的并行测试。
为解决上述问题，本发明提供了一种并行测试装置，包括：
384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；
384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连；
一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；
其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连。
进一步的，每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果。
进一步的，每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态。
进一步的，所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。
进一步的，所述的并行测试装置还包括：每一所述芯片或部分所述芯片具有冗余扇区，具有所述冗余扇区的每一芯片中的内建自测试模块还用于自动判断并记录失效点的数量和地址。
进一步的，每一所述芯片包括四个探针垫，每一所述芯片中的电源接口、地接口、IO接口和时钟接口分别连接一所述探针垫。
为了达到本发明的另一方面，还提供一种并行测试装置的测试方法，包括如下步骤：
提供一种如权利要求1所述的并行测试装置；
每一所述芯片的电源接口、地接口、时钟接口和IO接口分别接收设备电源、地电压、时钟信号和控制信号，以启动每一所述芯片；
每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果；
所述KalosI存储器测试平台将接收到的测试结果与预设的测试结果相比，以确定不能正常工作的芯片。
进一步的，每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态。
进一步的，所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。
进一步的，所述的并行测试装置的测试方法还包括：每一所述芯片或部分所述芯片具有冗余扇区时，具有冗余扇区的每一芯片中的内建自测试模块根据自动判断并记录失效点的数量和地址做冗余修补。
进一步的，所述并行测试装置的测试方法还包括：每一所述芯片包括四个探针垫，每一所述芯片中的电源接口、地接口、时钟接口和IO接口分别连接一所述探针垫，通过所述的探针垫对并行测试装置进行封装测试。
由上述技术方案可见，本发明公开了一种并行测试装置及测试方法，所述并行测试装置包括：384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连；一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连，由于每一所述内建自测试模块MBIST仅需通过时钟接口和IO接口测试一芯片，KalosI存储器测试平台的768个测试通道与对应的384个芯片连接后，KalosI存储器测试平台即可并行测试384个芯片而同时获得工作正常与否的芯片的地址，从而提高了测试芯片的数目，减少了测试时间，降低了测试费用。
此外，在本发明的并行测试装置中，所述KalosI存储器测试平台将接收到的测试结果与预设的测试结果相比，当芯片工作不正常时，由于所述内建自测试模块可以自动判断并且记录失效点的数量和地址，如果失效点小于冗余的扇区(sector)数量，则具有冗余扇区的芯片可以自动输出冗余扇区的地址，以便后期可以做冗余修补。
另外，本发明的并行测试装置中，每一所述芯片中的电源接口、地接口和时钟接口、IO接口分别连接一探针垫，因此每一所述芯片均只通过四个探针垫进行封装即可测试，由于每一所述芯片的封装引脚数目减少，当进行封装测试时，可减少由于封装引脚多所带来的封装测试损伤的风险。
附图说明
图1为本发明一实施例中的并行测试装置的框架示意图；
图2为图1中的并行测试装置中的一个测试主板所连接的芯片的结构示意图；
图3为本发明一实施例中的并行测试装置的测试方法的流程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
以图3所示的流程示意图为例，结合图1和图2，对本发明提供的一种并行测试装置的测试方法进行详细描述。所述并行测试装置的测试方法包括如下步骤：
在步骤1中，参见图1，提供一种并行测试装置100，所述并行测试装置包括384个芯片、384个存储器内建自测试系统MBIST(Memory Built In Self Test)以及一KalosI存储器测试平台。具体分析如下：
所述的384个芯片平均分成64子组芯片，分别以G1、G2、G3、……、G63、G64表示，所述的每一子组芯片中分别具有6个芯片，分别为芯片1至芯片6，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口。
为了实现仅用两个测试通道测试一芯片，本发明提供了一种所述的内建自测试模块MBIST：每一所述内建自测试模块MBIST内置于一所述芯片中，每一所述内建自测试模块MBIST中具有多种自测试图形，所述的自测试图形用于对芯片进行测试，例如所述的自测试图形可以为自动写入棋盘格或自动判断棋盘格或其他棋盘格类型等，在本实施例中所列举的棋盘格，仅用于说明但不限于棋盘格类型，每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块MBIST连接，每一所述内建自测试模块MBIST可调用一所述的自测试图形后并执行，所执行的自测试图形的测试结果通过与其连接的IO接口输出。
其中，每一所述IO接口为特殊的IO输入输出接口，所述特殊的IO接口需要实现数字信号的输入和输出，电压的输入和输出(电压范围需要从0V～13.5V)，电流的输入和输出，具体而言，每一所述内建自测试模块可以控制特殊的IO接口是数字信号输入状态，数字信号输出状态，模拟低电压(0V～5V)输入状态，模拟低电压(0V～5V)输出状态，模拟高电压(5V～13.5V)输入状态，模拟高电压(5V～13.5V)输出状态，模拟电流输入状态还是模拟电流输出状态，可见，每一所述芯片的IO接口输出的自测试图形的测试结果可为模拟量或数字信号的输入/输出状态。
所述KalosI存储器测试平台具有16块测试主板，所述的16块测试主板分别为Test1、Test2、Test3、……、Test15、Test16，每一所述测试主板具有48个测试通道和4个电源通道。
以每4个子组芯片为单位，将所述的64子组芯片又分为16个大组，现以所述的4个子组芯片G1、G2、G3和G4作为一个大组而所对应的所述测试主板Test1为例进行说明，参见图2，在所述4个子组芯片G1、G2、G3和G4形成的大组中，每一芯片的时钟接口或IO接口与所述测试主板Test1上的一所述测试通道相连。在本发明的最佳实施例中，在此所述大组中的每一芯片的时钟接口或IO接口与所述测试主板Test1上的测试通道为顺次相连，但在本实施例中，仅用于说明但不限于连接顺序。此外，在本发明的最佳实施例中，在此所述大组中的每一芯片的时钟接口可接不同的时钟信号CLK，以避免时钟信号延迟导致的干扰。
然后，所述大组中的4个子组芯片中，G1子组芯片中的所有芯片的电源接口、G2子组芯片中的所有芯片的电源接口、G3子组芯片中的所有芯片的电源接口和G4子组芯片中的所有芯片的电源接口，分别与所述测试主板Test1上的一所述电源通道连接，每一所述电源通道作为与其连接的子组芯片的设备电源DPS(Device Power Supply，DSP)，即分别为DPS1、DPS2、DPS3和DPS4，通过所述设备电源DPS解决芯片因瞬间断电引发的不工作问题，每一所述芯片中的地接口均与地GND相连。
在步骤2中，每一所述芯片通过各自的电源接口、地接口、时钟接口和IO接口，分别接收到设备电源、地电压、时钟信号CLK和控制信号后启动。
在步骤3中，每一所述芯片内置的内建自测试模块在各自的时钟信号CLK的控制下调用一相同或不同的自测试图形时，在所述KalosI存储器测试平台中，与每一所述IO接口连接的测试通道中均具有一预设的测试结果，所述预设的测试结果为与其连接的IO接口对应的芯片所调用的自测试图形的理论输出结果。之后，每一所述芯片内置的内建自测试模块在各自的时钟信号CLK的控制下，执行其调用的自测试图形后并输出测试结果。
在步骤4中，所述KalosI存储器测试平台将接收到的测试结果与预设的测试结果相比，如相同时，表示内置于芯片中的自测试图形的测试结果为通过，则与所述KalosI存储器测试平台中预设的测试结果相同的测试通道所连接的芯片工作正常，如不同时，表示内置于芯片中的自测试图形的测试结果为失效，就可自动判断与所述KalosI存储器测试平台中预设的测试结果不同的测试通道所连接的芯片工作不正常。
由于每一所述内建自测试模块MBIST仅需通过时钟接口和IO接口测试一芯片，KalosI存储器测试平台的768个测试通道与对应的384个芯片连接后，KalosI存储器测试平台即可并行测试384个芯片而同时获得工作正常与否的芯片的地址，从而提高了测试芯片的数目，减少了测试时间，降低了测试费用。
进一步的，每一所述芯片或部分所述芯片中具有冗余扇区时，当芯片工作不正常时，由于所述内建自测试模块可以自动判断并且记录失效点的数量和地址，如果失效点小于冗余的扇区(sector)数量，则具有冗余扇区的芯片可以自动输出冗余扇区的地址，以便后期可以做冗余修补。
另外，本发明的并行测试装置的测试方法中，每一所述芯片中的电源接口、地接口、时钟接口和IO接口分别连接一探针垫(PIN)，因此每一所述芯片均只通过四个探针垫进行封装即可测试，由于每一所述芯片的封装引脚数目减少，当进行封装测试时，可减少由于封装引脚多所带来的封装测试损伤的风险。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种并行测试装置，其特征在于，包括：
384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；
384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连，每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态；
一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；
其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连。
2.如权利要求1所述的并行测试装置，其特征在于：每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果。
3.如权利要求1所述的并行测试装置，其特征在于：所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。
4.如权利要求1所述的并行测试装置，其特征在于，还包括：每一所述芯片或部分所述芯片具有冗余扇区，具有所述冗余扇区的每一芯片中的内建自测试模块还用于自动判断并记录失效点的数量和地址。
5.如权利要求1所述的并行测试装置，其特征在于：每一所述芯片包括四个探针垫，每一所述芯片中的电源接口、地接口、IO接口和时钟接口分别连接一所述探针垫。
6.一种并行测试装置的测试方法，其特征在于，包括如下步骤：
提供一种如权利要求1所述的并行测试装置；
每一所述芯片的电源接口、地接口、时钟接口和IO接口分别接收设备电源、地电压、时钟信号和控制信号，以启动每一所述芯片；
每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果；
所述KalosI存储器测试平台将接收到的测试结果与预设的测试结果相比，以确定不能正常工作的芯片。
7.如权利要求6所述的并行测试装置的测试方法，其特征在于：每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态。
8.如权利要求7所述的并行测试装置的测试方法，其特征在于：所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。
9.如权利要求6所述的并行测试装置的测试方法，其特征在于，还包括：每一所芯片或部分所述芯片具有冗余扇区时，其内建自测试模块根据自动判断并记录的失效点的数量和地址做冗余修补。
10.如权利要求6所述的并行测试装置的测试方法，其特征在于，还包括：每一所述芯片包括四个探针垫，每一所述芯片中的电源接口、地接口、时钟接口和IO接口分别连接一所述探针垫，通过所述的探针垫对并行测试装置进行封装测试。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108020772A (zh) * 2017-11-09 2018-05-11 晶晨半导体(上海)股份有限公司 一种测试方法
CN111044883A (zh) * 2019-12-30 2020-04-21 深圳佰维存储科技股份有限公司 Ddr测试系统和ddr测试方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6631340B2 (en) * 2001-10-15 2003-10-07 Advantest Corp. Application specific event based semiconductor memory test system
JP2006012234A (ja) * 2004-06-23 2006-01-12 Toshiba Corp メモリテスト回路およびメモリテスト方法
CN102360064A (zh) * 2011-08-01 2012-02-22 上海宏力半导体制造有限公司 芯片的测试系统
CN102750989A (zh) * 2012-07-26 2012-10-24 上海宏力半导体制造有限公司 存储器内建自测方法以及存储器错误检查方法
CN102967821A (zh) * 2012-12-14 2013-03-13 上海华岭集成电路技术股份有限公司 使用测试机数字通道作为芯片电源的系统及方法
CN103366823B (zh) * 2013-06-18 2017-05-17 苏州雄立科技有限公司 一种三态内容可寻址存储器的测试电路及其方法
CN103345944B (zh) * 2013-06-26 2017-02-08 上海华虹宏力半导体制造有限公司 存储器及通过测试机台对存储器进行测试的方法

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