CN103811468A

CN103811468A - 一种可寻址测试芯片及其测试方法

Info

Publication number: CN103811468A
Application number: CN201310686448.9A
Authority: CN
Inventors: 赵阳; 欧阳旭; 郑勇军; 潘伟伟
Original assignee: Semitronix Corp
Current assignee: Semitronix Corp
Priority date: 2013-12-10
Filing date: 2013-12-10
Publication date: 2014-05-21

Abstract

本发明公开了一种可寻址测试芯片及其测试方法，测试芯片包括可寻址电路、若干个测试框架和若干个测试结构组，测试结构组摆放在测试框架中间。可寻址电路包括周围地址译码电路和若干个开关电路，周围地址译码电路包括行地址译码电路、列地址译码电路和管脚选择译码电路；行地址译码电路、列地址译码电路和管脚选择译码电路的输入端都与PAD集合相连，输出端都连接到开关电路；开关电路还通过若干条信号线连接到PAD信号位；开关电路通过测试框架连接测试结构组。测试时，行地址信号和列地址信号选择测试框架，管脚选择信号选择引脚，测试信号对测试结构进行检测。本发明借助于管脚选择电路，可以测试具有多个引脚的测试结构组。

Description

一种可寻址测试芯片及其测试方法

技术领域

本发明涉及半导体制造技术领域，尤其是涉及一种用于测试半导体生产工艺是否存在缺陷的可寻址测试芯片及其测试方法。

背景技术

传统半导体制造通过短程测试芯片来测试获取生产工艺的缺陷率和成品率，根据在晶圆内放置位置的不同，可分为两类：独立测试芯片和放置在划片槽内的测试芯片。独立测试芯片面积较大，需要占据一个芯片的位置，这样就相当于半导体制造厂商需要支付这一部分面积掩模的制造费用。划片槽是晶圆上为切割芯片时预留的空间，将测试芯片放置于划片槽，可以不占据芯片的位置，这使半导体制造厂商就不需要承担昂贵的掩模费用，节省了大量的成本。

但是短程测试芯片需要将测试单元单独的连接到PAD（焊盘）上，每个测试结构需要两个或多个PAD，这造成了短程测试芯片的面积利用率很低。基于这个考虑，普通可寻址测试芯片通过引入类似于静态记忆体芯片的地址译码电路，大大减少了PAD的数量，相对提高了测试芯片的面积利用率。

普通可寻址测试芯片中包括行列地址译码电路、信号选择电路以及测试单元。行译码电路的任务是从测试单元阵列诸多行中选中所需的行，列译码电路的任务是产生列选信号，从选中行所对应的某个测试单元中选出所需要的某个测试结构。信号选择电路由与信号线相连的行通导管和列通导管串联而成的，并分别由行列地址译码电路产生的行列选信号来控制。当行列选信号均为高电平时，对应的行列通导管均导通，信号线上的测试信号就可以单独地进入到选中的测试结构，进行相应的测试。例如，当有m个PAD作为行地址位，n个PAD作为列地址位，4个PAD作为信号线，那么通过(m+n+4)个PAD，可以控制(2^m×2ⁿ)个测试结构。

但由于普通可寻址测试芯片的测试单元中的测试结构采用了平铺式的摆放方式，并且PAD所占据的区域是不允许有测试单元的，使得测试芯片的面积相对较大且利用率很低。对于普通可寻址测试芯片，布局空间实在太小，从而给绕线带来了很大的挑战。

同时，普通可寻址测试芯片的测试单元中的每个测试结构只与两个信号选择电路相连，所以测试结构多为二端via-chain结构。当遇到如combsnake这样的多端测试结构，如需要测量comb1与snake之间的短路情况、comb2与snake之间的短路情况、snake与snake之间的断路情况，按上述方法需要有3个测试框架分别测试，在同一测试框架中无法测试，相应地测试效率低且测试芯片需要进行一定的调整来扩充面积，这使得普通可寻址测试芯片放置于划片槽内很困难。因此，普通可寻址测试芯片要同时进行短路、断路等多种电特性测量是不可能的。

对于管脚较多、层次较多的测试单元，现有的测试电路也无法将测试信号正确导入到测试单元中进行检测。

发明内容

本发明主要是解决现有技术所存在的面积利用率小、无法检测多层、多管脚的典型器件等的技术问题，提供一种具备管脚选择能力、面积利用率高的测试可寻址测试芯片的方法及半导体生产工艺典型器件的测试电路。

本发明针对上述技术问题主要是通过下述技术方案得以解决的：一种可寻址测试芯片的测试方法，将可寻址电路与测试框架连接，测试框架与测试结构组连接，测试信号通过可寻址电路选择目标测试框架和所需测量的测试结构进行测试。

作为优选，可寻址电路与测试框架的伪终端连接，伪终端与测试结构的引脚连接，所述伪终端是测试框架中人为设计的导电块。

作为优选，所述可寻址电路通过行地址译码电路、列地址译码电路和管脚选择译码电路同时输出信号进行选址以选择目标测试框架和所需测量的测试结构，其中测试框架是由行地址译码电路和列地址译码电路选择的，所需的测试结构是由管脚选择译码电路选择的。

作为优选，在对测试结构组的版图设计过程中，分析每一个测试结构对应的引脚和伪终端的连接关系，并根据连接关系通过软件进行绕线；所述的连接关系包含两端连接和四端连接两种类型。

一种可寻址测试芯片，包括可寻址电路、若干个呈阵列排布的测试框架和若干个与测试框架一一对应的测试结构组，所述测试结构组摆放在测试框架中间。

作为优选，所述可寻址电路包括周围地址译码电路和若干个开关电路，所述周围地址译码电路包括行地址译码电路、列地址译码电路和管脚选择译码电路；所述的行地址译码电路的输入端与PAD行地址位相连，输出端由若干条行地址线组成；所述列地址译码电路的输入端与PAD列地址位相连，其输出端由若干条列地址线组成；所有的行地址线和列地址线都与开关电路连接；所述管脚选择译码电路的输入端与PAD管脚选择位相连，输出端通过若干条管脚选择线连接到开关电路；开关电路还通过信号线连接到PAD信号位；开关电路与测试框架连接。

测试时，可寻址电路通过测试框架连接测试结构组，行选择信号通过行地址线选择被测结构所在的行，列选择信号通过列地址线选择被测结构所在的列，行选择信号和列选择信号就确定了被测的测试框架，也就是选中了被测的测试结构组，管脚选择信号通过管脚选择线选择被测结构的引脚，这样被测的测试结构被唯一确定导通，测试信号可以顺利进入测试结构进行检测。

作为优选，所述开关电路包括一个与门和四个MOS管；与门的第一个输入端连接一条行地址线，第二个输入端连接一条管脚选择线，输出端连接第三MOS管和第四MOS管的栅极；第一MOS管的漏极连接一条信号线，源极连接第三MOS管的漏极，栅极连接一条列地址线；第二MOS管的漏极连接另一条信号线，源极连接第四MOS管的漏极，栅极连接另一条列地址线；第三MOS管的源极和第四MOS管的源极相连以后连接到测试框架上。

只有在列地址信号、行地址信号和管脚选择信号都为高电平的情况下，测试信号才能进入管脚，对测试结构进行测试。

作为优选，所述的测试结构组由若干测试结构组成，所述的若干个测试结构重叠摆放，每个测试结构的每个引脚都连接有一个开关电路。测试结构可以是在横向或者纵向上重叠摆放，也可以按照阵列的形式重叠摆放。

通过重叠摆放技术，测试结构组纵向上摆放多个大小相同、层次不同、用于监测半导体生产工艺缺陷的测试结构，对于多层芯片，每个测试结构位于各自设定的层。每个测试结构与若干个开关电路相连(由测试结构引脚个数决定，一般是两个或四个)，因为每个测试结构都需要有一个信号回路，当一个两端测试结构的第一引脚对应的开关电路导通时，其第二引脚对应的开关电路也应该导通，换句话说，一个行选信号、一个列选信号和一个管脚选择信号能唯一地导通一个两端测试结构对应的两个开关电路（或四端测试结构对应的四个开关电路）。同一测试框架中，对于不同的测试结构，会有相同的行选信号和列选信号，而具有不同的管脚选择信号。

本发明的工作原理是:采用了类似静态记忆体芯片的周围地址译码电路和多层次的测试结构。每个测试结构组在不同层次上纵向重叠摆放多个用于监测半导体生产工艺缺陷的测试结构（同一层次上也可以重叠若干个测试结构），周围地址译码电路为每次测试唯一地确定一个测试结构，测试信号通过寻址，进入对应的测试结构进行测量。该寻址方式就是在传输测试信号的信号线与测试结构之间加入开关电路，而周围地址译码电路产生的行选信号、列选信号和管脚选择信号则用于控制该开关电路的导通或关断，当开关电路两输入端连接的行地址线、列地址线和管脚选择线，同时分别有高电平的行选信号、列选信号和管脚选择信号输入通过时，信号选择电路导通，测试信号方能进入测试结构进行测量。测试芯片的顶层排布有若干PAD，周围地址译码电路的输入端以及传输测试信号的信号线都需要连到相应的PAD上，以便测量。

作为优选，所述的行地址译码电路、列地址译码电路和管脚选择译码电路都采用二级译码，包括预译码器和二级译码器，预译码器和二级译码器连接，二级译码器与开关电路连接。。采用二级译码可以减少译码电路中的晶体管的数目以及传输延迟。

作为优选，所述的测试框架包含有若干伪终端，所述的伪终端是测试框架中，人为设计的与开关电路对应的导电块，每个测试结构的每个引脚与对应的开关电路输出端之间串联有一个伪终端，一个伪终端对应一个开关电路，一个引脚对应一个伪终端。采用伪终端能够使测试结构组的设计与测试框架的设计分离，保证了外围测试框架的稳定性，简化了绕线任务。伪终端排布成两列或者环状，测试结构组摆放在伪终端中间。

在设计中，借助于测试框架的存在，可以对每一个测试结构定义与其对应的连接属性，并对测试框架的每个连接脚定义连接属性，通过软件自动生成连接网表，在测试框架中自动绕线，产生测试组件，不需要人工逐一连接测试结构和信号线、地址线，效率高且不容易出错。

本发明带来的实质性效果是，具备管脚选择能力，可以检测一个测试结构组中具备多个、多层测试结构的情况，能够检测复杂的测试结构组，提高了缺陷检测能力，缩减了测试芯片的面积，稳定性高。

附图说明

图1是本发明的一种结构示意图；

图2是本发明的一种开关电路图；

图3是本发明的一种开关电路和测试结构组示意图；

图中：1、PAD集合，2、行地址预译码器，3、行地址二级译码器，4、管脚选择预译码器，5、管脚选择二级译码器，6、列地址预译码器，7、列地址二级译码器，8、信号线，9、测试框架，10、测试结构。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

实施例：本实施例的一种可寻址测试芯片，包括可寻址电路、若干个呈阵列排布的测试框架和若干个与测试框架一一对应的测试结构组，测试结构组摆放在测试框架中间。测试框架形成的阵列在行数和列数上都至少为2。可寻址电路包括周围地址译码电路和若干个开关电路。如图1所示，周围地址译码电路包括行地址译码电路、列地址译码电路和管脚选择译码电路。所有译码电路都采用二级译码结构。行地址译码电路包括行地址预译码器2和行地址二级译码器3，列地址译码电路包括列地址预译码器6和列地址二级译码器7，管脚选择译码电路包括管脚选择预译码器4和管脚选择二级译码器5。行地址预译码器2连接到PAD集合1中的PAD行地址位；列地址预译码器6连接到PAD集合1中的PAD列地址位；管脚选择预译码器4都连接到PAD集合1中的PAD管脚选择位。行地址预译码器2的输出端连接到行地址二级译码器3的输入端，行地址二级译码器3的输出端连接开关电路。列地址预译码器6的输出端连接到行地址二级译码器7的输入端，行地址二级译码器7的输出端连接开关电路。管脚选择预译码器4的输出端连接到管脚选择二级译码器5的输入端，管脚选择二级译码器6的输出端连接开关电路。开关电路还通过若干条信号线8连接到PAD集合1中的PAD信号位。信号线一般为4条。开关电路的输出端连接到测试框架9。

如图2所示，开关电路包括一个与门和四个MOS管；与门的第一个输入端连接一条行地址线，第二个输入端连接一条管脚选择线，输出端连接第三MOS管和第四MOS管的栅极；第一MOS管的漏极连接一条信号线，源极连接第三MOS管的漏极，栅极连接一条列地址线；第二MOS管的漏极连接一条信号线，源极连接第四MOS管的漏极，栅极连接一条列地址线；第三MOS管的源极和第四MOS管的源极相连以后连接到测试框架上。

如图3所示为连接有四个开关电路的测试结构组，测试结构组包括两个二端测试结构10。两个测试结构10在芯片的不同层上纵向重叠。

测试框架包含有若干伪终端，伪终端是测试框架中，人为设计的与开关电路对应的导电块，每个测试结构的每个引脚与对应的开关电路输出端之间串联有一个伪终端，一个伪终端对应一个开关电路，一个引脚对应一个伪终端。测试框架由设计人员根据需要测试的生产工艺来设计。伪终端排布成环状，测试结构组摆放在环的中间。开关电路环绕在测试框架外部（图1中未标出）。

周围地址译码电路产生的行选信号、列选信号和管脚选择信号则用于控制该开关电路的导通或关断，当开关电路两输入端连接的行地址线、列地址线和管脚选择线，同时分别有高电平的行选信号、列选信号和管脚选择信号输入通过时，信号选择电路导通，测试信号方能进入测试结构进行测量。

测试时，可寻址电路与测试框架的伪终端连接，伪终端与测试结构的引脚连接，实现可寻址电路与待测测试结构的连接并测试。即可寻址电路通过行译码电路和列译码电路输出的信号进行第一次选址选择目标测试框架，同时管脚选择译码电路与行译码电路通过相同路径输出信号到达所需测试的测试框架后，进一步进行第二次寻址选择目标测试框架中所需测量的测试结构。

在对测试芯片的版图设计过程中，分析每一个测试结构对应的引脚和伪终端的连接关系，并根据连接关系通过软件进行绕线生成测试框架。连接关系包含两端连接和四端连接两种类型，分别对应两端器件和四端器件。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

尽管本文较多地使用了译码电路、测试框架、测试结构组等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本发明的本质；把它们解释成任何一种附加的限制都是与本发明精神相违背的。

Claims

1.一种可寻址测试芯片的测试方法，其特征在于，可寻址电路与测试框架连接，测试框架与测试结构组连接，测试信号通过可寻址电路选择目标测试框架和所需测量的测试结构进行测试。

2.根据权利要求1所述的一种可寻址芯片测试方法，其特征在于，可寻址电路与测试框架的伪终端连接，伪终端与测试结构的引脚连接，所述伪终端是测试框架中人为设计的导电块。

3.根据权利要求1或2所述的一种可寻址测试芯片的测试方法，其特征在于，所述可寻址电路通过行地址译码电路、列地址译码电路和管脚选择译码电路同时输出信号进行选址以选择目标测试框架和所需测量的测试结构，其中测试框架是由行地址译码电路和列地址译码电路选择的，所需的测试结构是由管脚选择译码电路选择的。

4.根据权利要求1或2所述的一种可寻址测试芯片的测试方法，其特征在于，在对测试结构组的版图设计过程中，分析每一个测试结构对应的引脚和伪终端的连接关系，并根据连接关系通过软件进行绕线；所述的连接关系包含两端连接和四端连接两种类型。

5.一种用于权利要求1所述的测试方法的可寻址测试芯片，其特征在于，包括可寻址电路、若干个呈阵列排布的测试框架和若干个与测试框架一一对应的测试结构组，所述测试结构组摆放在测试框架中间。

6.根据权利要求5所述的一种可寻址测试芯片，其特征在于，所述可寻址电路包括周围地址译码电路和若干个开关电路，所述周围地址译码电路包括行地址译码电路、列地址译码电路和管脚选择译码电路；所述的行地址译码电路的输入端与PAD行地址位相连，输出端由若干条行地址线组成；所述列地址译码电路的输入端与PAD列地址位相连，其输出端由若干条列地址线组成；所有的行地址线和列地址线都与开关电路连接；所述管脚选择译码电路的输入端与PAD管脚选择位相连，输出端通过若干条管脚选择线连接到开关电路；开关电路还通过信号线连接到PAD信号位；开关电路与测试框架连接。

7.根据权利要求6所述的一种可寻址测试芯片，其特征在于，所述开关电路包括一个与门和四个MOS管；与门的第一个输入端连接一条行地址线，第二个输入端连接一条管脚选择线，输出端连接第三MOS管和第四MOS管的栅极；第一MOS管的漏极连接一条信号线，源极连接第三MOS管的漏极，栅极连接一条列地址线；第二MOS管的漏极连接另一条信号线，源极连接第四MOS管的漏极，栅极连接另一条列地址线；第三MOS管的源极和第四MOS管的源极相连以后连接到测试框架上。

8.根据权利要求6或7所述的一种可寻址测试芯片，其特征在于，所述的测试结构组由若干测试结构组成，所述的若干个测试结构重叠摆放，每个测试结构的每个引脚都连接有一个开关电路。

9.根据权利要求6或7所述的一种可寻址测试芯片，其特征在于，所述的行地址译码电路、列地址译码电路和管脚信号译码电路都采用二级译码，包括预译码器和二级译码器，预译码器和二级译码器连接，二级译码器与开关电路连接。

10.根据权利要求8所述的一种可寻址测试芯片，其特征在于，所述的测试框架包含有若干伪终端，所述的伪终端是测试框架中人为设计的与开关电路对应的导电块，每个测试结构的每个引脚与对应的开关电路输出端之间串联有一个伪终端，一个伪终端对应一个开关电路，一个引脚对应一个伪终端。