CN117686889A - 一种可寻址并行测试电路、方法、芯片和系统 - Google Patents

Abstract

本申请涉及一种可寻址并行测试电路、方法、芯片和系统，其中，该电路通过地址电路接收地址焊盘和模式焊盘发送的信号后，生成地址信号和模式信号，并根据地址信号，控制开关电路，进而选中目标待测结构块中进行连通的目标待测结构，进而进行并行测试。根据地址信号和模式信号，控制开关电路，进而确定目标待测结构中进行连通测试的待测对象；通过地址电路生成的地址信号和模式信号，进而确定需要进行连通测试的待测对象，同时同一地址信号对应一个并行组，进而通过测试焊盘对同一并行组中的待测对象同时进行各自不同的测试，进而有利于在提高单位面积内可放结构数量的同时减少每个结构的测试时间。

Description

一种可寻址并行测试电路、方法、芯片和系统

技术领域

本申请涉及集成电路领域，特别是涉及一种可寻址并行测试电路、方法、芯片和系统。

背景技术

集成电路设计的要点主要是低功耗，高性能，小面积。这些都会直接影响设计的成本。特别是在先进工艺中，面积尤为重要，在有限的单位面积内如何放更多的测试结构，增加测试的样本量，对工艺良率的提升有着重要作用。

在集成电路的相关技术中，会做很多测试结构去提高工艺的良率，比如检测线路的健康状况HOL（Health of Line），检测线路的覆盖OVL（Layer Overlay）以及检测制造是否符合设计规则DRV（Design Rule View）等等，由于涉及到工艺中的每一层，这些测试结构往往种类繁多，每一种测试结构的实验设计方法又有很多，需要更多的样本量，因此在测量时，需要提高单位面积内的可放结构数量，但更多的样本量意味着更长的测量时间，进而导致在提高单位面积内的可放结构数量的同时，增加了每个结构的测试时间。

针对相关技术中存在提高单位面积内的可放结构数量的同时，增加了每个结构的测试时间的问题，目前还没有提出有效的解决方案。

发明内容

在本实施例中提供了一种可寻址并行测试电路、方法、芯片和系统，以解决相关技术中在提高单位面积内的可放结构数量的同时，增加了每个结构的测试时间的问题。

第一个方面，在本实施例中提供了一种可寻址并行测试电路，所述电路包括：地址电路、开关电路、多个待测结构块和多个焊盘；

所述待测结构块包括多个待测结构，所述待测结构包括多个待测对象；

所述多个焊盘包括测试焊盘、地址焊盘和模式焊盘；

所述开关电路包括多个开关；

所述地址电路连接所述地址焊盘和所述模式焊盘，基于所述地址焊盘和所述模式焊盘的信号生成地址信号和模式信号；

所述待测结构通过开关电路连接测试焊盘；

通过所述地址信号控制所述开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试；

通过所述地址信号和模式信号控制所述开关电路中开关的开闭，确定所述目标待测结构中连通测试的待测对象。

在其中的一些实施例中，所述待测结构通过开关电路连接测试焊盘，包括：

所述开关的控制端连接所述地址信号和/或所述模式信号，以控制所述开关开闭；

所述开关的两端分别连接所述待测对象及所述测试焊盘；所述开关的两端为除所述控制端外的两端；

所述待测结构通过开关电路连接一对测试焊盘，且进行并行测试的所述多个目标待测结构分别连接到各自的一对测试焊盘。

在其中的一些实施例中，所述待测结构通过开关电路连接测试焊盘，包括：

所述开关电路中的开关包括第一开关和第二开关；

所述待测结构连接的一对测试焊盘包括第一测试焊盘和第二测试焊盘；

所述待测结构是蛇状待测结构，包括串联连接的多个待测对象；第一个待测对象的第一端通过第一开关连接到第一测试焊盘，第二端通过第二开关连接到第二测试焊盘；其他串联的待测对象的第一端分别连接到前一个待测对象的第二端，第二端通过各自的第二开关连接到第二测试焊盘。

在其中的一些实施例中，所述待测结构通过开关电路连接测试焊盘，包括：

所述开关电路中的开关包括第一开关和第二开关；

所述待测结构连接的一对测试焊盘包括第一测试焊盘和第二测试焊盘；

所述待测结构是梳状待测结构，包括并联连接的多个待测对象；所述多个待测对象的第一端都通过第一开关连接到第一测试焊盘，第二端分别通过各自的第二开关连接到第二测试焊盘。

在其中的一些实施例中，所述地址电路包括译码模块和逻辑模块；所述译码模块和所述逻辑模块连接；

所述译码模块连接地址焊盘和模式焊盘，输出地址信号和模式信号；

所述逻辑模块基于所述地址信号和模式信号，输出控制所述开关电路中开关开闭的控制信号。

在其中的一些实施例中，所述地址焊盘包括第一地址焊盘和第二地址焊盘；所述译码模块包括第一译码单元、第二译码单元和第三译码单元；

所述第一译码单元连接第一地址焊盘，并输出第一地址信号；所述第一地址信号用于确定目标待测结构块；

所述第二译码单元连接第二地址焊盘，并输出第二地址信号；所述第二地址信号用于确定目标待测结构；

所述第三译码单元连接模式焊盘，并输出模式信号；所述模式信号用于确定目标待测结构中连通测试的待测对象。

在其中的一些实施例中，所述逻辑模块包括第一逻辑单元和第二逻辑单元；

所述第一逻辑单元基于所述第一地址信号和第二地址信号，输出控制信号控制所述第一开关的开闭；

所述第二逻辑单元基于所述第一地址信号、第二地址信号和模式信号，输出控制信号控制所述第二开关的开闭。

在其中的一些实施例中，所述待测结构块分为多个并行测试组；

同一个并行测试组中的待测结构块共用第一地址信号；

所述待测结构块中的多个待测结构不能共用第二地址信号；

所述待测结构中的多个待测对象不能共用模式信号。

第二个方面，在本实施例中提供了一种可寻址并行测试方法，包括：

基于地址焊盘和模式焊盘的信号生成地址信号和模式信号；

通过所述地址信号控制开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试；

通过所述地址信号和模式信号控制所述开关电路中开关的开闭，确定所述目标待测结构中连通测试的待测对象。

第三个方面，在本实施例中提供了一种可寻址并行测试芯片，设置有如第一个方面任一项所述的可寻址并行测试电路。

第四个方面，在本实施例中提供了一种可寻址并行测试系统，所述系统包括测试设备和如第三个方面所述的可寻址并行测试芯片，所述测试设备通过探针卡与所述可寻址并行测试芯片的多个焊盘连接。

与相关技术相比，在本实施例中提供的一种可寻址并行测试电路、方法和系统，通过地址电路接收地址焊盘和模式焊盘发送的信号后，生成地址信号和模式信号，并根据地址信号，控制开关电路，进而选中目标待测结构块中进行连通的目标待测结构，进而进行并行测试。根据地址信号和模式信号，控制开关电路，进而确定目标待测结构中进行连通测试的待测对象；通过地址电路生成的地址信号和模式信号，进而确定需要进行连通测试的待测对象，同时可实现通过各自对应的测试焊盘对同一并行组中的待测结构同时进行各自不同的测试，进而有利于在提高单位面积内可放结构数量的同时减少每个结构的测试时间。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是本实施例的可寻址并行测试方法的终端的硬件结构框图；

图2是申请本实施例的可寻址并行测试电路的示意图；

图3是本实施例的一种可寻址并行测试方法的流程图；

图4是本具体实施例中蛇状待测结构的示意图；

图5是本具体实施例中梳状待测结构的示意图。

附图标记：1、地址电路；2、开关电路；3、待测结构块；4、焊盘；21、开关；31、待测结构；32、待测对象；41、测试焊盘；42、地址焊盘；43、模式焊盘。

具体实施方式

为更清楚地理解本申请的目的、技术方案和优点，下面结合附图和实施例，对本申请进行了描述和说明。

除另作定义外，本申请所涉及的技术术语或者科学术语应具有本申请所属技术领域具备一般技能的人所理解的一般含义。在本申请中的“一”、“一个”、“一种”、“该”、“这些”等类似的词并不表示数量上的限制，它们可以是单数或者复数。在本申请中所涉及的术语“包括”、“包含”、“具有”及其任何变体，其目的是涵盖不排他的包含；例如，包含一系列步骤或模块（单元）的过程、方法和系统、产品或设备并未限定于列出的步骤或模块（单元），而可包括未列出的步骤或模块（单元），或者可包括这些过程、方法、产品或设备固有的其他步骤或模块（单元）。在本申请中所涉及的“连接”、“相连”、“耦接”等类似的词语并不限定于物理的或机械连接，而可以包括电气连接，无论是直接连接还是间接连接。在本申请中所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。通常情况下，字符“/”表示前后关联的对象是一种“或”的关系。在本申请中所涉及的术语“第一”、“第二”、“第三”等，只是对相似对象进行区分，并不代表针对对象的特定排序。

在本实施例中提供的方法实施例可以在终端、计算机或者类似的运算装置中执行。比如在终端上运行，图1是本实施例的可寻址并行测试方法的终端的硬件结构框图。如图1所示，终端可以包括一个或多个（图1中仅示出一个）处理器102和用于存储数据的存储器104，其中，处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置。上述终端还可以包括用于通信功能的传输设备106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述终端的结构造成限制。例如，终端还可包括比图1中所示更多或者更少的组件，或者具有与图1所示出的不同配置。

存储器104可用于存储计算机程序，例如，应用软件的软件程序以及模块，如在本实施例中的可寻址并行测试方法对应的计算机程序，处理器102通过运行存储在存储器104内的计算机程序，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输设备106用于经由一个网络接收或者发送数据。上述的网络包括终端的通信供应商提供的无线网络。在一个实例中，传输设备106包括一个网络适配器（NetworkInterface Controller，简称为NIC），其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输设备106可以为射频（RadioFrequency，简称为RF）模块，其用于通过无线方式与互联网进行通讯。

现有技术中，采用种类繁多的测试结构提高集成电路中设计工艺的良率，而这些测试结构的设计运行分割很多，同时更多的样本量导致更长的测试时间，因此，在众多的测试项中用最短的时间测出有效的数据对工艺良率的提升也有着重要作用；本申请通过设计一种可寻址并行测试电路，以使尽可能多的测试结构类型可以应用本申请中的测试方式，同时涉及一个高密度的电路模块匹配这些测试结构，该电路模块在单位面积内尽可能多的放入结构数量以及减少每个结构测试时间，进而提高单位面积内可放结构数量以及减少每个结构的测试时间。

在本实施例中提供了一种可寻址并行测试电路，图2是申请本实施例的可寻址并行测试电路的示意图，如图2所示，该电路包括：地址电路1、开关电路2、多个待测结构块3和多个焊盘4；待测结构块3包括多个待测结构31，待测结构31包括多个待测对象32；多个焊盘4包括测试焊盘41、地址焊盘42和模式焊盘43；开关电路2包括多个开关21；地址电路1连接地址焊盘42和模式焊盘43，基于地址焊盘42和模式焊盘43的信号生成地址信号和模式信号；待测结构31通过开关电路2连接测试焊盘41；通过地址信号控制开关电路2中开关21的开闭，选中多个目标待测结构块3中的目标待测结构31连通进行并行测试；通过地址信号和模式信号控制开关电路2中开关21的开闭，确定目标待测结构31中连通测试的待测对象32。

具体地，本申请中的可寻址并行测试电路包括地址电路1、与地址电路1连接的开关电路2、待测结构块3以及多个焊盘4；地址电路1接收地址焊盘42和模式焊盘43发送的信号后，进而生成地址信号和模式信号；其后，通过地址信号以及模式信号，控制开关电路2中开关21的开闭，进而选中目标待测结构块3中的目标待测结构31连通进行并行测试，并确定目标待测结构31中进行连通测试的待测对象32，进而对目标待测结构31进行测试。示例性地，地址电路1可以包括比较器、选择器、译码器以及多路复用器等，进而实现地址的读取、存储、传输和比较等功能，此处地址电路1包括译码器和逻辑电路，译码器广泛应用于各种电子设备和计算机系统中，如计算机的地址解码器、数字显示器的段解码器等。译码器的种类很多，常见的有二进制译码器、2-4译码器、3-8译码器、4-16译码器和显示译码器等。开关电路2主要由开关21器件和相关电路组成。开关21器件是实现电路通断控制的关键元件，可以是机械开关21、继电器、晶体管、场效应管、传输门等。相关电路则根据具体应用需求而设计，可以包括电源电路、控制电路、保护电路等。该可寻址并行测试电路支持多路并行，即地址电路1输出的同一个地址信号可对应多个目标待测结构块3，组成一个并行组，一个并行组的测试结构可同时进行各自不同的测试。

通过上述电路，地址电路1接收地址焊盘42和模式焊盘43发送的信号后，进而生成地址信号和模式信号；并根据地址信号，控制开关电路2，进而选中目标待测结构块3中进行连通的目标待测结构31，进而进行并行测试，并根据地址信号和模式信号控制开关电路2，进而确定目标待测结构31中进行连通测试的待测对象32。有利于在提高单位面积内可放结构数量的同时减少每个结构的测试时间。

在其中的一些实施例中，待测结构31通过开关电路2连接测试焊盘41，包括：开关21的控制端连接地址信号和/或模式信号，以控制开关21开闭；开关21的两端分别连接待测对象32及测试焊盘41；开关21的两端为除控制端外的两端；待测结构31通过开关电路2连接一对测试焊盘41，且进行并行测试的多个目标待测结构31分别连接到各自的一对测试焊盘41。

具体地，开关电路2中包括多个开关21，开关21的控制端连接地址信号和/或模式信号，开关21的另外两端分别连接待测对象32和测试焊盘41；通过地址信号以及模式信号控制开关电路2中开关21的开启和关闭；进而控制多个并行的目标待测结构31中的待测对象32连接测试焊盘41进行测试。其中，待测结构31通过开关电路2连接一对测试焊盘41，进而对待测结构31进行测试；同时，进行并行测试的多个目标待测结构31分别连接各自的测试焊盘41。不同的测试焊盘41对测试不同的目标待测结构31，可以实现对并行测试的多个目标待测结构分别进行不同的测试。

通过上述电路，开关电路2根据地址信号和模式信号确定开关21的开启和关闭，确定进行测试的目标待测结构31。同时不同的一对测试焊盘41对应测试不同的目标待测结构31，进而对同一并行组中的目标待测结构31进行各自不同的测试；通过地址信号、模式信号的共用，有利于提高单位面积内可放结构数量；对多个目标待测结构31进行并行测试，进一步在提高单位面积内可放结构数量的同时减少了每个目标待测结构31的测试时间。

在其中的一些实施例中，待测结构31通过开关电路2连接测试焊盘41，包括：开关电路2中的开关21包括第一开关21和第二开关21；待测结构31连接的一对测试焊盘41包括第一测试焊盘41和第二测试焊盘41；待测结构31是蛇状待测结构31，包括串联连接的多个待测对象32；第一个待测对象32的第一端通过第一开关21连接到第一测试焊盘41，第二端通过第二开关21连接到第二测试焊盘41；其他串联的待测对象32的第一端分别连接到前一个待测对象32的第二端，第二端通过各自的第二开关21连接到第二测试焊盘41。

具体地，当待测结构31为蛇状待测结构31时，待测结构31包括多个串联连接的待测对象32；示例性地，待测对象32由左往右分别为第一个待测对象32、第二个待测对象32等，其中第一个待测对象32的第一端通过第一开关21连接第一测试焊盘41，第一个待测对象32的第二端通过第二开关21连接第二测试焊盘41；第二个待测对象32的第一端连接第一个待测对象32的第二端，第二个待测对象32的第二端通过第二开关21连接第二测试焊盘41；第二个待测对象32右侧的待测对象32以此类推进行连接。通过控制这些第二开关21导通或关闭，进而确定目标待测结构31的测试模式，即连入测试电路的待测对象32的个数。

在其中的一些实施例中，可以根据蛇状待测结构的结构特性，用于设计作为测试断路的测试结构，并根据结构特性排布设置待测对象，根据待测对象断路可能性的大小来排布，从左到右依次按断路可能性由低到高来排布蛇状待测结构中的待测对象。当对所有待测对象都连入测试电路的蛇状待测结构31进行测试时，当测试结果为断路时，则依次从最右边的待测对象开始断开测试，直到测试得到当前的待测结构没有断路的结果，则证明当前连入测试的蛇状待测结构中的待测对象都是不存在断路问题的，而断开未连入测试的待测对象则是可能存在断路问题的（最后一个断开未连入测试的待测对象则必然存在断路问题）。因为待测对象按断路可能性由低到高排布，这样可以减少测试时间。

通过上述电路，当待测结构31为蛇状结构时，连接多个串联的第一个待测对象32的一端通过第一开关21与第一测试焊盘41连接，另一端通过第二开关21与第二测试焊盘41连接；其他待测对象32的第一端依次与前一个待测对象32的第二端连接，其他待测对象32的第二端依次通过第二开关21与第二测试焊盘41连接；通过对蛇状待测结构31的连接设置，进一步提高了对多个待测对象32进行测试的效率。

在其中的一些实施例中，待测结构31通过开关电路2连接测试焊盘41，包括：开关电路2中的开关21包括第一开关21和第二开关21；待测结构31连接的一对测试焊盘41包括第一测试焊盘41和第二测试焊盘41；待测结构31是梳状待测结构31，包括并联连接的多个待测对象32；多个待测对象32的第一端都通过第一开关21连接到第一测试焊盘41，第二端分别通过各自的第二开关21连接到第二测试焊盘41。

具体地，当待测结构31为梳状待测结构31时，待测结构31包括多个并联的待测对象32；示例性地，待测对象32由左往右分别为第一个待测对象32、第二个待测对象32等，其中多个待测对象32的第一端通过第一开关21连接第一测试焊盘41，多个待测对象32的第二端分别通过各自的第二开关21连接第二测试焊盘41。通过控制第二开关21导通或关闭，进而确定目标待测结构31连入测试电路的并联测试对象的个数。

通过上述电路，待测结构31为梳状结构时，多个并联连接的待测对象32的第一端通过同一个第一开关21与第一测试焊盘41连接，第二端通过各自的第二开关21与第二测试焊盘41连接，第一测试焊盘41和第二测试焊盘41组成一对测试焊盘41。通过控制第二开关21的开闭，进而控制待测结构31中进行测试的待测对象32个数，通过对梳状待测结构31与测试焊盘41以及开关21的连接设置，进一步提高了对多个待测对象32进行测试的效率。同时针对多个并联和多个串联连接的待测对象32，分别设置不同的连接方式，进一步提高了控制测试待测对象32的效率，同时对不同待测结构31进行个性化测试，进一步提高了测试结果的准确性。

在其中的一些实施例中，同样可以根据梳状待测结构的结构特性，用于设计作为测试短路的测试结构，并根据结构特性排布设置待测对象，根据待测对象短路可能性的大小来排布，以减少后续测试的时间，这里不再赘述。

在其中的一些实施例中，地址电路1包括译码模块和逻辑模块；译码模块和逻辑模块连接；译码模块连接地址焊盘42和模式焊盘43，输出地址信号和模式信号；逻辑模块基于地址信号和模式信号，输出控制开关电路2中开关21开闭的控制信号。

具体地，地址电路1包括译码模块和逻辑模块；译码模块与逻辑模块连接，译码模块与地址焊盘42和模式焊盘43连接，逻辑模块和开关电路2连接。译码模块连接地址焊盘42和模式焊盘43，并接收地址焊盘42和模式焊盘43发送的信号，并生成地址信号和模式信号。译码模块将地址信号和模式信号输出至逻辑模块，逻辑模块根据地址信号和/或模式信号，输出控制信号，进而控制开关电路2中的开关21进行开启和闭合。示例性地，译码模块可以为译码器，还可以为微处理器和维控制器，还可以为可编程逻辑门阵列以及硬件描述语言，此处选择译码器。逻辑模块通常由数字电路组成，其中包括与门、或门、非门等逻辑门电路。这些门电路可以组合在一起，以实现更复杂的逻辑功能。通过将输入信号通过不同的门电路组合，可以获得所需的逻辑输出，此处选择与门电路。在其中一个可能的实施例中，通过与门、或门以及非门的组合，实现选中目标待测结构块3，对目标待测结构块3中目标待测结构31以及目标待测结构31中目标待测对象32的确定。

通过上述电路，通过结合译码模块和逻辑模块，实现对开关电路2中开关21的开启和闭合控制，进而控制进行测试的待测结构，进一步提高了单位面积内可放结构数量，进一步提高了测试效率。

在其中的一些实施例中，地址焊盘42包括第一地址焊盘和第二地址焊盘；译码模块包括第一译码单元、第二译码单元、第三译码单元；第一译码单元连接第一地址焊盘，并输出第一地址信号；第一地址信号用于从多个待测结构块中确定目标待测结构块3；第二译码单元连接第二地址焊盘，并输出第二地址信号；第二地址信号用于确定目标待测结构块3中的目标待测结构31；第三译码单元连接模式焊盘43，并输出模式信号；模式信号用于确定目标待测结构31中连通测试的待测对象32。

具体地，地址电路连接第一地址焊盘、第二地址焊盘以及模式焊盘，示例性地，共有4个第一地址焊盘、3个第二地址焊盘以及3个模式焊盘。地址电路中的译码模块分别连接第一地址焊盘、第二地址焊盘和模式焊盘，基于第一地址焊盘、第二地址焊盘和模式焊盘的信号对应生成第一地址信号、第二地址信号和模式信号，进而从多个待测结构块中确定目标待测结构块3，从目标待测结构块3中的目标待测结构31，并从目标待测结构31中确定进行连通测试的待测对象32。通过设置连接多个焊盘，进一步提高了单位面积内可放结构数量。

在其中的一些实施例中，逻辑模块包括第一逻辑单元和第二逻辑单元；第一逻辑单元基于第一地址信号和第二地址信号，输出控制信号控制第一开关21的开闭；第二逻辑单元基于第一地址信号、第二地址信号和模式信号，输出控制信号控制第二开关21的开闭。

具体的，第一逻辑单元采用二输入与门，用于输入第一地址信号和第二地址信号，输出控制第一开关21开闭的控制信号；第二逻辑单元采用三输入与门，用于输入第一地址信号、第二地址信号和模式信号，输出控制第二开关21开闭的控制信号。

通过上述电路，通过逻辑模块输出控制信号控制开关电路2中开关21的开闭，进而选中目标待测结构块3，对目标待测结构块3中目标待测结构31以及目标待测结构31中目标待测对象32的确定，进而有利于提高对待测结构31进行测试的效率。

在其中的一些实施例中，待测结构块3分为多个并行测试组；同一个并行测试组中的待测结构块3共用第一地址信号；待测结构块3中的多个待测结构31不能共用第二地址信号；待测结构31中的多个待测对象32不能共用模式信号。

具体地，将待测结构块3划分为多个并行测试组，由于第一地址信号是用于确定目标待测结构块3，第二地址信号用于确定目标待测结构块3中的待测结构31，模式信号用于确定待测结构31中连通测试的目标待测对象32，因此，待测结构块3中的多个待测结构31不能共用第二地址信号；待测结构31中的多个待测对象32不能共用模式信号。通过上述电路，实现待测结构块以及其中待测结构的并行测试，以及实现对待测结构的测试模式的自由选择和控制。

在其中的一些实施例中，多个焊盘4还包括电源焊盘4，用于向可寻址并行测试电路供电。

在本实施例中还提供了一种可寻址并行测试方法。图3是本实施例的一种可寻址并行测试方法的流程图，如图3所示，该流程包括如下步骤：

步骤S310，基于地址焊盘和模式焊盘的信号生成地址信号和模式信号。

步骤S320，通过地址信号控制开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试。

通过地址信号和模式信号控制开关电路中开关的开闭，确定目标待测结构中连通测试的待测对象。

通过上述步骤，通过地址电路接收地址焊盘和模式焊盘发送的信号后，生成地址信号和模式信号，并根据地址信号，控制开关电路，进而选中目标待测结构块，以及选中目标待测结构块中进行测试的目标待测结构，进而进行并行测试。根据地址信号和模式信号，控制开关电路，进而确定目标待测结构中进行连通测试的待测对象；通过地址电路生成的地址信号和模式信号，进而确定需要进行连通测试的待测对象。这里，同一个并行测试组中的待测结构块共用第一地址信号，来实现并行测试组的地址确认，进而通过同一个并行测试组中的待测结构都连接不同的一组测试焊盘，实现对同一并行组中的待测结构同时进行各自不同的测试，进而有利于在提高单位面积内可放结构数量的同时减少每个结构的测试时间。

需要说明的是，在上述流程中或者附图的流程图中示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。

下面通过具体实施例对本实施例进行描述和说明。

一种可寻址的并行测试电路，包括开关电路、地址电路和多个待测结构；其中，地址电路包括行译码器、列译码器、模式译码器、多个二输入与门以及多个三输入与门，地址电路用于输出地址信号和模式信号，以控制开关电路选中目标待测结构连通测试，并控制待测结构的测试模式；行译码器用于选中测试的目标待测结构块即目标block，列译码器用于选中目标block中的目标待测结构DUT，模式译码器用于确定目标待测结构连入测试的待测对象。其中，行译码器、列译码器以及模式译码器组成前述实施例中的译码模块，多个二输入与门和多个三输入与门组成前述实施例中的逻辑模块；行译码器即为前述实施例中的第一译码单元，第一译码单元输出的第一地址信号为行地址信号，列译码器即为前述实施例中的第二译码单元，第二译码单元输出的第二地址信号为列地址信号，模式译码器即为前述实施例中的第三译码单元，第三译码单元输出模式信号；二输入与门即为前述实施例中的第一逻辑单元，三输入与门即为前述实施例中的第二逻辑单元。

本实施例中的可寻址并行测试电路支持多路并行，即行译码器输出的同一个行地址信号可对应多个目标block，这多个目标block是一个并行组的测试结构块，这一个并行组的测试结构块可同时选中其中的目标待测结构进行各自不同的测试。同时，一个block中有多个待测结构，待测结构可以是蛇状结构，也可以是梳状结构，蛇状结构用于测试是否存在断路，梳状结构用于测试是否短路。示例性地，不同结构的待测结构也可以属于同一个并行组。

图4是本具体实施例中蛇状待测结构的示意图。参考图4，蛇状结构的测试结构中，各个测试对象之间是串联连接的，示例性地，此处的测试对象有4个，包括：蛇状测试对象1-snake1、蛇状测试对象2-snake2、蛇状测试对象3-snake3、蛇状测试对象4-snake4等。利用一个二输入与门，输入行译码器输出的行地址信号和列译码器输出的列地址信号，选中该蛇状待测结构测试时，二输入与门输出控制信号到与该目标待测结构的共享引脚-sharepin连接的开关的控制端（栅极），控制该开关导通。示例性地，此处的开关采用晶体管中的NMOS晶体管，该开关另一端连接测试焊盘test1-1。利用三输入与门，输入行译码器输出的行地址信号、列译码器输出的列地址信号和模式译码器输出的模式信号，三输入与门输出控制信号到与待测结构的各个输出引脚-out pin连接的开关的控制端，这些开关的另一端连接测试焊盘test1-2，其中测试焊盘test1-1以及测试焊盘test1-2为一对测试焊盘。图4中是以4个测试对象举例说明，待测结构具有多个输出引脚（out pin），具体为4个输出引脚，开关控制这4个输出引脚out pin1或者out pin2或者out pin3或者out pin4所连接的开关导通，则确定该测试结构连入测试电路的串联测试对象个数为1个（只连入snake1）或者2个（连入串联的snake1和snake2）或者3个（连入串联的snake1、snake2和snake3）或者4个（连入串联的snake1、snake2、snake3和snake4）。示例性地，此处的共享引脚即为前述实施例中待测结构的第一端，输出引脚即为前述实施例中待测结构的第二端。

其中，同一个待测结构块block中的待测结构，共享同一对测试焊盘，比如上述的测试焊盘test1-1和测试焊盘test1-2组成一对测试焊盘，但一个并行测试组中的每个block，都有各自的1对测试焊盘，比如另一个并行测试组中的block中的待测结构连接另一对测试焊盘test2-1和test2-2。通过对并行测试的测试结构设置连接不同的测试焊盘，实现可对并行测试的待测结构按各自的需求进行不同的测试。

图5是本具体实施例中梳状待测结构的示意图。参考图5，梳状结构的测试结构中，各个测试对象之间是并联连接的，图5中设置有4个待测对象，包括：梳状测试对象1-com1、梳状测试对象2-com2、梳状测试对象3-com3、梳状测试对象4-com4等。利用一个二输入与门，输入行译码器输出的行地址信号和列译码器输出的列地址信号，选中该梳状待测结构测试时，二输入与门输出控制信号到与共享引脚share pin连接的开关的控制端，控制该开关导通，该开关另一端连接测试焊盘test1-1。利用一个三输入与门，输入行译码器输出的行地址信号、列译码器输出的列地址信号和模式译码器输出的模式信号，三输入与门输出控制信号到与该已选中的测试结构的各个out pin连接的开关的控制端，这些开关的另一端连接测试焊盘test1-2，控制out pin1或者out pin2或者out pin3或者out pin4所连接的开关导通，则确定该测试结构连入测试电路的并联测试对象个数为1个（只连入com1）或者2个（连入并联的com1和com2）或者3个（连入并联的com1、com2和com3）或者4个（连入并联的com1、com2、com3和com4）。

开关电路，包括多个开关；待测结构的share pin通过开关连接到测试焊盘（比如test1_1），且该开关的控制端与二输入与门的输出端连接，其中二输入与门的两个输入端连接行译码器输出的行地址信号和列译码器输出的列地址信号）；待测结构的每个out pin分别通过开关连接同一个测试焊盘（比如test1_2，且这里每个开关的控制端与三输入与门的输出端连接，其中三输入与门的三个输入端连接行译码器输出的行地址信号、列译码器输出的列地址信号和模式译码器输出的模式信号。

下面提供一个具体的实施例，说明可寻址的并行测试电路中所需的焊盘，如下表1所示：其中，PINROW1-PINROW4：用于选择block，本实施例采用4路并行，即一个并行组中有4个待测结构块，即本实施例最多能测16×4=64个block；本实施例中的行译码器为4-16译码器。PINCOL1-PINCOL3：用于选中已选中block中的地址，每个block中共有8个地址，即每个block中最多可以有8个待测结构（8个DUT）；本实施例中的列译码器为3-8译码器。DUTSEL1-DUTSEL3：用于确定待测结构的连通的引脚，即确定连通待测结构中的哪个outpin，每个DUT中最多可以有8个待测对象（对应8个outpin）；本实施例中的模式译码器为3-8译码器。VDD、GND：用于向线路IP供电，即包括开关电路、地址电路等；WTVDD、WTGND：用于向测试结构的welltie（体电位）供电。TEST1_1、TEST1_2、TEST2_1、TEST2_2、TEST3_1、TEST3_2、TEST4_1、TEST4_2：4组测试焊盘，对应本实施例中的4路并行。剩余的23、24、25是备用焊盘。

表1 焊盘示意图

通过NMOS晶体管用来控制结构是单测模式还是联测模式，梳状待测结构包括联测模式的NMOS开关晶体管。

在其中一个具体的实施例中，当待测结构为蛇状结构时，PINROW和PINCOL经过译码后做与运算控制与共享引脚连接的NMOS晶体管开启，PINCOL和DUTSEL经过译码后做与运算控制与输出引脚连接的多个NMOS打开，示例性地，有八个输出引脚，即有八个NMOS晶体管。当PINCOL译码00000000，DUTSEL译码00000001时，NMOS1至NMOS7均关闭，NMOS8打开；当PINCOL译码00000000，DUTSEL译码00000010时，NMOS1至NMOS6均关闭，NMOS7打开，NMOS8关闭；当PINCOL译码00000000，DUTSEL译码00000100时，NMOS1至NMOS5均关闭，NMOS6打开，NMOS7至NMOS8关闭；当PINCOL译码00000000，DUTSEL译码00001000时，NMOS1至NMOS4均关闭，NMOS5打开，NMOS6至NMOS8关闭。

在其中一个具体的实施例中，当待测结构为梳状结构时，PINROW和PINCOL经过译码后做与运算控制与共享引脚连接的NMOS晶体管开启，PINCOL和DUTSEL经过译码后做与运算控制与输出引脚连接的多个NMOS打开，示例性地，有八个输出引脚，即有八个NMOS晶体管。当PINCOL译码00000000，DUTSEL译码11111111时，NMOS1至NMOS8均打开；当PINCOL译码00000000，DUTSEL译码11111110时，NMOS1至NMOS7均打开，NMOS8关闭；当PINCOL译码00000000，DUTSEL译码11111101时，NMOS1至NMOS6均打开，NMOS7关闭，NMOS8打开；当PINCOL译码00000000，DUTSEL译码11111011时，NMOS1至NMOS5均打开，NMOS6关闭，NMOS7至NMOS8打开。

在本实施例中还提供了一种可寻址并行测试芯片，该芯片中设置有上述的可寻址并行测试电路。

在本实施例中还提供了一种可寻址并行测试系统，该系统包括测试设备和上述实施例中的可寻址并行测试电路，测试设备通过探针卡与测试电路的多个焊盘连接。

应该明白的是，这里描述的具体实施例只是用来解释这个应用，而不是用来对它进行限定。根据本申请提供的实施例，本领域普通技术人员在不进行创造性劳动的情况下得到的所有其它实施例，均属本申请保护范围。

显然，附图只是本申请的一些例子或实施例，对本领域的普通技术人员来说，也可以根据这些附图将本申请适用于其他类似情况，但无需付出创造性劳动。另外，可以理解的是，尽管在此开发过程中所做的工作可能是复杂和漫长的，但是，对于本领域的普通技术人员来说，根据本申请披露的技术内容进行的某些设计、制造或生产等更改仅是常规的技术手段，不应被视为本申请公开的内容不足。

“实施例”一词在本申请中指的是结合实施例描述的具体特征、结构或特性可以包括在本申请的至少一个实施例中。该短语出现在说明书中的各个位置并不一定意味着相同的实施例，也不意味着与其它实施例相互排斥而具有独立性或可供选择。本领域的普通技术人员能够清楚或隐含地理解的是，本申请中描述的实施例在没有冲突的情况下，可以与其它实施例结合。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (11)

1.一种可寻址并行测试电路，其特征在于，所述电路包括：地址电路、开关电路、多个待测结构块和多个焊盘；

所述待测结构块包括多个待测结构，所述待测结构包括多个待测对象；

所述多个焊盘包括测试焊盘、地址焊盘和模式焊盘；

所述开关电路包括多个开关；

所述地址电路连接所述地址焊盘和所述模式焊盘，基于所述地址焊盘和所述模式焊盘的信号生成地址信号和模式信号；

所述待测结构通过开关电路连接测试焊盘；

通过所述地址信号控制所述开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试；

通过所述地址信号和模式信号控制所述开关电路中开关的开闭，确定所述目标待测结构中连通测试的待测对象。

2.根据权利要求1所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：

所述开关的控制端连接所述地址信号和/或所述模式信号，以控制所述开关开闭；

所述开关的两端分别连接所述待测对象及所述测试焊盘；所述开关的两端为除所述控制端外的两端；

所述待测结构通过开关电路连接一对测试焊盘，且进行并行测试的所述多个目标待测结构分别连接到各自的一对测试焊盘。

3.根据权利要求2所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：

所述开关电路中的开关包括第一开关和第二开关；

所述待测结构连接的一对测试焊盘包括第一测试焊盘和第二测试焊盘；

所述待测结构是蛇状待测结构，包括串联连接的多个待测对象；第一个待测对象的第一端通过第一开关连接到第一测试焊盘，第二端通过第二开关连接到第二测试焊盘；其他串联的待测对象的第一端分别连接到前一个待测对象的第二端，第二端通过各自的第二开关连接到第二测试焊盘。

4.根据权利要求2所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：

所述开关电路中的开关包括第一开关和第二开关；

所述待测结构连接的一对测试焊盘包括第一测试焊盘和第二测试焊盘；

所述待测结构是梳状待测结构，包括并联连接的多个待测对象；所述多个待测对象的第一端都通过第一开关连接到第一测试焊盘，第二端分别通过各自的第二开关连接到第二测试焊盘。

5.根据权利要求3所述的可寻址并行测试电路，其特征在于，所述地址电路包括译码模块和逻辑模块；所述译码模块和所述逻辑模块连接；

所述译码模块连接地址焊盘和模式焊盘，输出地址信号和模式信号；

所述逻辑模块基于所述地址信号和模式信号，输出控制所述开关电路中开关开闭的控制信号。

6.根据权利要求5所述的可寻址并行测试电路，其特征在于，所述地址焊盘包括第一地址焊盘和第二地址焊盘；所述译码模块包括第一译码单元、第二译码单元和第三译码单元；

所述第一译码单元连接第一地址焊盘，并输出第一地址信号；所述第一地址信号用于确定目标待测结构块；

所述第二译码单元连接第二地址焊盘，并输出第二地址信号；所述第二地址信号用于确定目标待测结构；

所述第三译码单元连接模式焊盘，并输出模式信号；所述模式信号用于确定目标待测结构中连通测试的待测对象。

7.根据权利要求6所述的可寻址并行测试电路，其特征在于，所述逻辑模块包括第一逻辑单元和第二逻辑单元；

所述第一逻辑单元基于所述第一地址信号和第二地址信号，输出控制信号控制所述第一开关的开闭；

所述第二逻辑单元基于所述第一地址信号、第二地址信号和模式信号，输出控制信号控制所述第二开关的开闭。

8.根据权利要求6所述的可寻址并行测试电路，其特征在于，所述待测结构块分为多个并行测试组；

同一个并行测试组中的待测结构块共用第一地址信号；

所述待测结构块中的多个待测结构不能共用第二地址信号；

所述待测结构中的多个待测对象不能共用模式信号。

9.一种可寻址并行测试方法，其特征在于，包括：

基于地址焊盘和模式焊盘的信号生成地址信号和模式信号；

通过所述地址信号控制开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试；

通过所述地址信号和模式信号控制所述开关电路中开关的开闭，确定所述目标待测结构中连通测试的待测对象。

10.一种可寻址并行测试芯片，其特征在于，设置有权利要求1至权利要求8中任一项所述的可寻址并行测试电路。

11.一种可寻址并行测试系统，其特征在于，所述系统包括测试设备和如权利要求10所述的可寻址并行测试芯片，所述测试设备通过探针卡与所述可寻址并行测试芯片的多个焊盘连接。