WO2013153850A1 - 再構成可能な半導体装置 - Google Patents

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WO2013153850A1
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logic
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佐藤　正幸
幸志 佐藤
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太陽誘電株式会社
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    • G11C8/10—Decoders

Definitions

  • the present invention relates to a reconfigurable semiconductor device.
  • PLDs Programmable Logic Devices
  • FPGA Field-Programmable Gate Array
  • MPLD Memory-based Programmable Logic Device
  • the MPLD connects memory arrays called MLUTs (Multi-Look-Up-Table) to each other.
  • MLUT stores truth value data and configures wiring elements and logic elements.
  • the MPLD realizes almost the same function as the FPGA by arranging the MLUTs in an array and interconnecting them.
  • the MPLD is a device in which the MLUT is used as both a logic element and a wiring element to make the logic area and the wiring area flexible, and an FPGA having a switching circuit dedicated for connection between memory cell units. Different.
  • the MPLD has a memory cell unit, unlike an FPGA having a dedicated switch circuit for each memory cell unit, and can be manufactured by a standard CMOS (Complementary Metal Oxide ⁇ Semiconductor) logic process, so that the cost can be reduced. .
  • CMOS Complementary Metal Oxide ⁇ Semiconductor
  • the applicant proposes an MPLD that can be used as a synchronous memory in a standard manufacturing process of a memory cell unit.
  • a semiconductor device aims to provide a synchronous / asynchronous memory cell unit at low cost by using a memory cell unit having the highest area efficiency in an integrated circuit.
  • a reconfigurable semiconductor device comprising: Comprising a plurality of logic parts constituting an array and connected to each other; Each of the logic units includes a pair of first and second memory cell units, Each of the first and second memory cell units operates as a logical element when writing truth table data configured to output a logical operation of input values specified by a plurality of addresses to a data line.
  • the logic unit further includes a selection unit for selectively outputting an address to the first or second memory cell unit for each pair of the first and second memory cell units according to an operation switching signal.
  • the logic unit has an address decoder for each of the first and second memory cell units that decodes an address input from N address lines (N is an integer of 2 or more) and outputs a word selection signal to the word line. And Each of the first and second memory cell units is connected to the word line and the data line, stores data constituting a truth table, and receives the data according to the word selection signal input from the word line. A plurality of storage elements that input and output the data line, 2.
  • the semiconductor device according to item 1 wherein N address lines of each of the first and second memory cell units are connected to data lines of memory cell units of other N logic units, respectively.
  • the second memory cell unit can reconfigure the same logic circuit as the device under test according to truth table data defining the logic circuit of the device under test, and is stored in the first memory cell unit set. 3.
  • the analog circuit unit includes a plurality of electric circuit units arranged in an array, Each electric circuit unit includes an analog-digital converter, a digital-analog converter, and an operational amplifier.
  • a functional block obtained by dividing an analog circuit to be reconfigured into a plurality of functional blocks is configured by an analog-digital converter, a digital-analog converter, and an operational amplifier of the electrical circuit unit. 4.
  • the semiconductor device according to any one of items 1 to 3, wherein any one of them is connected to each other by an analog switch to constitute the analog circuit to be reconfigured.
  • Item 3 The semiconductor device according to Item 1 or 2, further comprising a memory.
  • the memory stores a circuit description of the analog circuit to be reconfigured, 6.
  • the electrical circuit unit according to any one of items 1 to 5, wherein each electrical circuit unit operates to read the circuit description and reconfigure a circuit in each electrical circuit unit by the analog switch at startup.
  • a semiconductor device can be reconfigured using a memory cell unit having the highest area efficiency in an integrated circuit, and its constituent elements are configured by general-purpose units and manufactured by a standard manufacturing process. Since the memory IP can be used, a synchronous / asynchronous memory cell unit can be provided at low cost.
  • the semiconductor device can be easily used as a tester. Therefore, the use of the semiconductor device is not limited to a test after completion of a DUT (Device Under Test). It can be used to increase efficiency.
  • DUT Device Under Test
  • FIG. 1 is a functional block diagram showing a first embodiment of a semiconductor test apparatus. It is an example of a reconfigurable device. It is an example of the memory cell unit of a reconfigurable device. It is an example which shows the connection of a memory cell unit. It is a figure which shows the test flowchart of the conventional semiconductor test apparatus. It is a figure which shows the test flowchart of the semiconductor test apparatus which concerns on this embodiment. It is a functional block diagram for 2nd Embodiment of a semiconductor test apparatus. It is a figure which shows the example of application using the semiconductor test apparatus of FIG. It is a figure which shows an example of the electric circuit unit which comprises an analog circuit part. It is a figure which shows an example of the electric circuit unit arrange
  • a system LSI Large Scale Integration
  • DUT Device Under Test
  • a test is needed to generate an input signal and compare the output signal with expected values to determine good or defective products.
  • the tester inputs an external input to the packaged DUT and reads an output signal from the IC to determine whether or not it is operating normally.
  • the tester consists of two parts. Operation verification and function test of analog circuit.
  • the operation verification of the analog circuit is performed by supplying an input to the DUT and detecting the signal, and includes a connection test at a device pin, power consumption measurement, input leakage current measurement, and output voltage measurement.
  • the function test is performed when the tester performs the same operation as the logical operation of the DUT and outputs a signal.
  • a “logic tester” is used for the logic device, and a “memory tester” is used for the memory device.
  • the logic tester applies a test pattern to the input terminal of the DUT at an appropriate timing, and judges whether the signal output from the DUT matches or does not match the expected value by the comparator and pattern verifier. To do. As ICs become very highly integrated, the test pattern becomes longer and a so-called logic depth is required to be extremely deep in order to accurately detect a DUT defect. Since the logic tester has an expected value for each test pattern, it requires a memory.
  • the memory tester tests whether all the DUT cells can be correctly selected, information can be written to the selected cells under the conditions specified, and whether the written information can be read with the specified access time. Therefore, the test pattern required for the memory tester is more functional and simple than the logic tester, and does not require a large memory capacity for storing the expected value. Therefore, the memory tester does not require much memory.
  • the tester has a lot of tester hardware necessary for the test, and it aims at the convenience of the test. As devices become more functional and faster, tester hardware becomes more sophisticated and faster, becoming more complex and larger, making testers very expensive (for example, more than 100 million yen per unit). Therefore, the test cost becomes high, and the cost reduction is an issue. And it is difficult to debug the test program on the tester, and the cost is high.
  • the virtual tester technology is a technology for expressing a tester on a computer, debugging a test program together with design data of a device on the computer, and executing a test.
  • To build a virtual tester there is a method of expressing the logical structure and circuit description of the tester on a computer as they are, but because the logical structure and circuit description are large-scale, they could not produce a realistic effect. .
  • high-level description language Verilog, VHDL
  • test is composed of several tens of steps.
  • tester functions implemented in a high-level description language are built sequentially into a reconfigurable device, for example, an FPGA (Field-Programmable Gate Array), and the tester is configured, the FPGA on the board and the devices necessary for the tester are provided.
  • Tests can be performed on small test boards. This is called TOB (TesterTestOn Board) and is realized (Japanese Patent Laid-Open No. 2002-123562).
  • TOB TeesterTestOn Board
  • a test apparatus using an FPGA is less expensive than a conventional expensive tester apparatus (for example, one unit of about 10 million yen).
  • the tester language is basically a control command of the control device, and is defined for each tester manufacturer.
  • user-friendliness is taken into consideration for the convenience of tester users (testing engineers). For example, in order to take into account timing accuracy, it is necessary to control a calibration operation or the like. For this reason, testers do not have a common tester language, and test programs are individually created on the tester.
  • a technique has been proposed in which a commonly used tester language is de facto and used in each tester (Japanese Patent Laid-Open No. 2003-020305).
  • the logic tester requires a random test pattern. This requires a memory capacity for storing the expected output value of the IC for each test pattern.
  • a test apparatus using an FPGA is inexpensive, the part that can be realized by the FPGA in the conventional tester apparatus is only a logical operation of the “function test”, and is an outside for storing an expected value for each test pattern. Additional memory is required. Therefore, the FPGA needs to determine, as a device tester, a match between the output signal from the IC and the expected value held in the external memory. Further, since the density of the FPGA is lower than that of the memory, the necessary scale of the FPGA is increased as the function and speed of the IC are increased, and the FPGA is still expensive.
  • the reconfigurable semiconductor device developed by the applicant can be reconfigured using the most area-efficient memory cell unit in an integrated circuit, and its components are composed of general-purpose units. Since it can be manufactured by a manufacturing process and the memory cell unit can be used as a synchronous memory, it can be applied to all technical fields to which an FPGA is applied. On the other hand, it can be applied to make the tester inexpensive as described above. In the embodiment described below, application to a tester will be mainly described in order to describe the semiconductor device according to this embodiment.
  • FIG. 1 is a functional block diagram showing a first embodiment of a semiconductor test device.
  • the semiconductor test apparatus 100 includes a memory cell unit-based reconfigurable device and an analog circuit unit 200.
  • an MPLD (Memory-based Programmable Logic Device) 20 developed by the present applicant is used as a reconfigurable device based on a memory cell unit. Since the MPLD is composed of a plurality of memory cell units, the cost can be reduced to 1/5, the chip area can be reduced by half, and the power consumption can be reduced by 30% compared to the FPGA. However, since the MPLD module is a memory and is also a logic, the MPLD module can basically represent both a logic tester and a memory tester, thereby improving the mounting efficiency.
  • FIG. 2 is a diagram illustrating an example of a reconfigurable semiconductor device.
  • the MPLD 20 as a reconfigurable semiconductor device configures logic by mutually connecting logic elements (to be described later) that realize both a wiring element and a logic element called MLUT (Multiple Look-Up Table).
  • the MPLD 20 has a configuration in which MLUTs are laid out in an array as shown in FIG. 2 and the MLUTs are interconnected using a pair of address lines LA and data lines LD. It has a plurality of MLUTs 30 composed of memory cell units, and has an MLUT decoder 12 that decodes an address for specifying an MLUT (Multiple Look-Up Table) and specifies an MLUT to be operated.
  • the MPLD 20 stores the data constituting the truth table in the storage element of the MLUT 30 to perform a logical operation that operates as a logical element, a connection element, or a logical element and a connection element ([4] MPLD To explain).
  • the MPLD 20 further performs a memory operation.
  • the memory operation refers to data write WD or read RD to a memory cell unit included in the MLUT 30. Since writing data to the MLUT 30 also rewrites truth table data, the memory operation causes reconstruction of the truth table data.
  • FIG. 3A is an example of a memory cell unit of a reconfigurable device.
  • the memory cell unit is composed of a pair of an asynchronous memory cell unit 40a and a synchronous memory cell unit 40b, and has an F / F 41 synchronized with the clock CLK at the subsequent stage of the synchronous memory cell unit 40b.
  • the asynchronous memory cell unit 40a and the synchronous memory cell unit 40b are provided with address decoders 9a and 9b, respectively, and further an address switching circuit 10 for selecting a memory operation or a logic operation by an operation switching signal.
  • an output data switching circuit 11 is provided that selects read data RD or logic operation data LD in accordance with an operation switching signal.
  • a circuit unit including a memory cell unit constituting the MPLD 20 and its peripheral circuit is referred to as an MLUT.
  • the MLUT By storing data constituting the truth table in the memory cell unit, the MLUT operates as a component of the MPLD that is a reconfigurable device. The technical basis for using the MPLD as a reconfigurable device will be described later.
  • the MLUT does not necessarily require two memory cell units.
  • each MLUT can be used either synchronously or asynchronously, the synchronous memory, the logic element of the sequential circuit, the asynchronous memory, the logic of the combinational logic circuit Elements and various usages are possible.
  • the MPLD is cheaper than the FPGA in terms of chip area and cost, even if such a memory cell unit is used, cost merit can still be exhibited.
  • the logic tester requires a capacity memory for the test pattern, it is significant for the tester to have two memory cell units. In the memory tester, the logic description is a basic logic operation, and the logic expression (logic mounting scale) remains slight, so there is no problem in reducing the logic mounting scale in this proposal.
  • the MLUT 30 when the operation switching signal indicates a logic operation, the MLUT 30 outputs the logic operation data LD according to the logic operation address LA. In addition, when the operation switching signal indicates a memory operation, the MLUT 30 accepts the write data WD or outputs the read data RD according to the memory operation address.
  • the address switching circuit 10 includes n memory operation address signal lines to which a memory operation address is input, n logic operation address input signal lines to which a logic operation address signal is input, and an operation switching signal. Connect the input operation switching signal line.
  • the address switching circuit 10a operates so as to output either the memory operation address or the logic operation address to the n selected address signal lines based on the operation switching signal.
  • the address switching circuit 10a selects the address signal line because the storage element 40 is a one-port type storage element that accepts either a read operation or a write operation.
  • CE Chip Enable
  • CE1 are simultaneously activated to output a logical sum of the synchronous memory output and the asynchronous memory output. By doing so, a combinational circuit and a sequential circuit can be expressed.
  • a predetermined storage operation is performed by alternately activating.
  • a truth value 0 is stored in a synchronization memory
  • a predetermined truth value is stored in an asynchronous memory
  • signal propagation is performed using data in the asynchronous memory.
  • a logic circuit can be configured without a clock delay in the memory.
  • a predetermined truth value is stored in the synchronization memory, and the truth value 0 is set in the asynchronous memory.
  • a sequential circuit for clock operation can be configured. This is efficient because there is no need for special F / F in the sequential circuit configuration.
  • the address decoders 9a and 9b decode the selection address signal received from the n address signal lines supplied from the address switching circuit 10, and output the decode signal to 2 n word lines.
  • the n ⁇ 2 n memory elements of the memory cell unit are arranged at a connection portion of 2 n word lines, n write data lines, and n output data lines.
  • the output data switching circuit 11 When the output data switching circuit 11 receives a signal from the n output data lines, the output data switching circuit 11 outputs the read data to the n read data signal lines or outputs the read data to the logic operation signal according to the input operation switching signal. Operates to output on a line.
  • FIG. 3B is a diagram illustrating an example of connection between memory cell units.
  • the address lines of the MLUT 30 are connected to data lines of other adjacent MLUTs, respectively.
  • the MLUT 30 uses a memory having the same address line width and data line width.
  • a pseudo bidirectional line is defined by pairing each bit of the address line and data line. This bidirectional line is called “AD pair” in MPLD.
  • AD pair a pseudo bidirectional line
  • FIG. 3A shows an example in which an adjacent MLUT is connected by six AD pairs, and one AD pair is connected to an MLUT that is spaced apart.
  • a flip-flop is prepared for the output of the MLUT so that the MLUT can be used as a sequential circuit, and the MLUT can be output in synchronization with the clock.
  • the use of this flip-flop can be switched as will be described later, and when the MLUT is used as the combinational logic circuit, it can be output without going through the flip-flop.
  • FIG. 4A is a diagram showing a test flowchart of a conventional semiconductor test apparatus. Previously, after system design (S101), circuit design (S102), semiconductor wafer fabrication (S103), wafer completion (S104), finished product assembly (S105), product debugging (S105), test specification creation (S106), tester A device test (S108) is performed.
  • S101 system design
  • S102 circuit design
  • S103 semiconductor wafer fabrication
  • S104 wafer completion
  • S105 finished product assembly
  • S105 product debugging
  • S106 test specification creation
  • tester A device test S108
  • FIG. 4B is a diagram showing a test flowchart of the semiconductor test apparatus according to the present embodiment.
  • a test specification can be created at the same time as the circuit design in S201, and the test specification can be tested by the semiconductor test apparatus 100 simultaneously. Thereby, the test can be completed before the semiconductor wafer production (S103) (S202).
  • the semiconductor test apparatus 100 can be tested in product debugging as before.
  • FIG. 5 is a functional block diagram showing the second embodiment of the semiconductor test apparatus.
  • the analog circuit unit 200 may be connected to a pin of a conventional expensive tester outside.
  • a wireless unit 300 performs control and data transfer from a PC external to the apparatus.
  • FIG. 6 is a diagram showing one application example using the semiconductor test apparatus of FIG.
  • a tester 1000 shown in FIG. 6 shows a tester body.
  • the test head 1010 is a place where the device under test is actually mounted on the tester.
  • the test board 1020 is a board for connecting a tester signal to a device under measurement. Necessary parts such as capacitors may be mounted on this board.
  • the contact ring 1030 is a mechanism for connecting the test board and the probe card.
  • the probe card 1040 is a card on which a probe needle that directly contacts a wafer 1050 that is a device to be measured is mounted.
  • the semiconductor test apparatus 100 may be attached to this part.
  • BOST built-out self-test
  • a reconfigurable analog circuit unit has a plurality of electric circuit units arranged in an array, and each electric circuit unit is analog digital
  • a functional block obtained by dividing the analog circuit to be reconfigured into a plurality of functional blocks is composed of the analog digital converter, digital analog converter, and operational amplifier of the electric circuit unit.
  • the analog circuit to be reconfigured is configured by connecting any one of the plurality of electric circuit units having the circuit configuration to each other through an analog switch. Note that the analog circuit portion can be used as a single reconfigurable semiconductor device instead of a component.
  • the analog circuit unit 200 has a plurality of electric circuit units, and can realize the same function as an analog circuit to be reconfigured or an analog circuit of an IC to be a DUT.
  • the logic was implemented in Verilog, but analog had no description and analog function description became an issue.
  • test board verification technology including analog has been a problem because analog simulation (circuit simulation) is slow. To speed up simulation, there is an emulation technology that electrically verifies it.
  • FIG. 7 is a diagram showing an example of an electric circuit unit constituting the analog circuit unit.
  • the analog circuit unit (semiconductor device) 200 includes a plurality of electric circuit units 220 arranged in an array, each of which includes an analog-to-digital converter (DAC: Digital-to-Analog--Converter) and a digital-to-analog converter (ADC: Analog) (not shown).
  • DAC Digital-to-Analog--Converter
  • ADC Analog
  • to Digital Digital
  • iDAC current source DAC
  • OP operational amplifier
  • the electric circuit unit 220 may further include a PLD (Programmable Logic Device) that can configure some logic, and the PLD may switch the switch MUX to switch connection to each pin.
  • the electric circuit unit 220 includes a CPU, an SRAM as a program area, changes the configuration of the DAC, ADC, and operational amplifier OP, and changes the analog amount. Since these have a function that can be connected by an analog switch, they can be configured by control of a CPU or the like.
  • the electric circuit unit may have a flash memory in which a program can be mounted. Note that the analog circuit resource of the electric circuit unit 220 is limited. When only one electric circuit unit 220 is used, resources are limited and a fixed circuit configuration is obtained.
  • the electric circuit unit 220 is configured so that an analog switch is provided between the pin and the resource in the DAC, ADC, and operational amplifier OP.
  • the switching of the analog switch can be controlled by, for example, outputting an analog switch switching signal according to a command set executed by the CPU.
  • FIG. 8 is a diagram showing an example of an electric circuit unit arranged in an array.
  • the analog circuit unit 200 includes a plurality of electric circuit units 220 arranged in an array. Since each electric circuit unit 220 has reconfigurability, the circuit scale of one electric circuit unit is limited so as not to be large, and the plurality of electric circuit units are connected to each other by Kelvin connection. Thus, it is configured to realize a large-scale analog circuit.
  • the analog circuit unit 200 further includes a memory.
  • the memory stores truth value data for determining pass / fail of the emulation verification result of the analog circuit, or stores the circuit description of the analog circuit of the analog circuit to be reconfigured.
  • the memory may be the above-described MPLD.
  • Each electrical circuit unit 220 reads the circuit description at the time of start-up, and switches the connection between the circuits with the analog switch so that the circuit in each electrical circuit unit is reconfigured according to the circuit description. Operate. This operation can be performed by the CPU executing a program read from the flash memory of the electric circuit unit 220.
  • the analog circuit unit 200 configures an analog circuit to be reconfigured and realizes an emulation function for electrically verifying the function of the analog circuit to be reconfigured.
  • the MPLD 20 can operate as a logic element that is mounted with logic from Verilog or C language, and therefore can be mounted with logic for performing a function test.
  • the electric circuit unit 220 the operation is described by “SpectoureHDL” or “Verilog-A” which is an analog function description. It is written in each electric circuit unit 220. This example will be described with reference to FIGS. 9A to 9C.
  • FIG. 9A shows an example of the RC circuit
  • FIG. 9B is an example of the analog function description of the RC circuit
  • FIG. 9C shows the function description of the RC circuit. This is an example in which functional blocks of a sequential addition circuit are divided for allocation to circuit units.
  • the analog function description uses Spectrum HDL, but Verilog-A has the same description contents.
  • the resistance is expressed by a value obtained by dividing the applied voltage by the resistance.
  • Capacitors are described in terms of integrals to represent charging models.
  • FIG. 9D is a diagram illustrating an example in which an RC circuit is mounted on an analog circuit unit.
  • 9D shows a vertical cross section of the semiconductor test apparatus 100, and a lower part shows a plan view showing an example of mounting on an analog circuit.
  • the functional block shown in FIG. 9C can be assigned to an electric circuit unit.
  • the divided functional blocks are configured by analog-digital converters, digital-analog converters, and operational amplifiers of the electric circuit unit, and the plurality of electric circuit units having the circuit configuration are connected to each other by Kelvin connection, so that analog of the device under test Since the analog circuit description constituting the circuit unit can be actually realized by the electric circuit unit, electrical emulation can be performed instead of circuit simulation, so that verification can be speeded up.
  • 400 is an innovative component built-in wiring board “EOMIN (registered trademark)” employing a copper core developed by the present applicant.
  • EOMIN registered trademark
  • EOMIN registered trademark
  • a functional module wiring board that uses copper for the core of the wiring board with built-in components. Realizes reliability, good heat dissipation, and noise immunity, contributing to smaller, thinner, and higher performance.
  • the analog circuit unit 200 can improve the accuracy by the Kelvin connection of the plurality of electric circuit units 220 to each other, and can obtain the above characteristics by using “EOMIN (registered trademark)”.
  • FIG. 10A shows an example of a circuit block of the GSM (registered trademark) specification MSK model communication system
  • FIG. 10C is an example in which the functional description of the MSK model communication method is divided into functional blocks in order to assign the electric circuit units.
  • FIG. 10D is a diagram illustrating an example in which the MSK model communication method is mounted on an analog circuit unit. An upper portion of FIG. 10D shows a vertical cross section of the semiconductor test apparatus 100, and a lower portion is a plan view showing an example of mounting on an analog circuit.
  • the voice input is input by an integration circuit, and the value is subjected to cosine conversion and sine conversion.
  • the source signal (carrier wave) is synthesized with signals that are 90 degrees out of phase to generate an I signal and a Q signal, which are added together to perform an orthogonal conversion. That is the MSK signal.
  • this functional block is mounted on the electric circuit unit 220, it becomes as shown in FIG. 10D.
  • the logic realized by the logic operation of the MPLD 20 is realized by truth table data stored in the MLUT 30.
  • Some MLUTs 30 operate as logic elements as combinational circuits such as AND circuits and adders.
  • the other MLUTs operate as connection elements that connect the MLUTs 30 that realize the combinational circuit. Rewriting of truth table data for realizing the logic element and the connection element is performed by reconfiguration by the above-described memory operation.
  • FIG. 11 is a diagram illustrating an example of an MLUT that operates as a logical element.
  • the MLUT illustrated in FIG. 11 is a circuit similar to the MLUT illustrated in FIG. 10 or the semiconductor memory device illustrated in FIG. In FIG. 11, the description of the address switching circuit 10a and the output data switching circuit 10b is omitted to simplify the description.
  • the logic operation data lines D0 to D3 connect 24 memory elements 40 in series, respectively.
  • the address decoder 9 is configured to select four storage elements connected to any of the 24 word lines based on signals input to the logic operation address lines A0 to A3. These four storage elements are connected to logic operation data lines D0 to D3, respectively, and output data stored in the storage elements to logic operation data lines D0 to D3. For example, when an appropriate signal is input to the logic operation address lines A0 to A3, the four memory elements 40a, 40b, 40c, and 40d can be selected.
  • the storage element 40a is connected to the logic operation data line D0
  • the storage element 40b is connected to the logic operation data line D1
  • the storage element 40d is connected to the logic operation data line D2.
  • 40d is connected to the logic operation data line D3.
  • signals stored in the storage elements 40a to 40d are output to the logic operation data lines D0 to D3.
  • the MLUTs 30a and 30b receive the logical operation addresses from the logical operation address lines A0 to A3, and the values stored in the four storage elements 40 selected by the address decoder 9 based on the logical operation addresses are logically converted.
  • the data is output to the operation data lines D0 to D3 as logic operation data.
  • the logical operation address line A2 of the MLUT 30a is connected to the logical operation data line D0 of the adjacent MLUT 30b, and the MLUT 30a receives the logical operation data output from the MLUT 30b as the logical operation address.
  • the logical operation data line D2 of the MLUT 30a is connected to the logical operation address line A0 of the MLUT 30b, and the logical operation data output from the MLUT 30a is received as a logical operation address by the MLUT 30b.
  • the logic operation data line D2 of the MLUT 30a is one of 24 storage elements connected to the logic operation data line D2 based on signals input to the logic operation address lines A0 to A3 of the MLUT 30a. Is output to the logic operation address A0 of the MLUT 30b.
  • the logic operation data line D0 of the MLUT 30b is one of 24 storage elements connected to the logic operation data line D0 based on signals input to the logic operation address lines A0 to A3 of the MLUT 30b.
  • the signal stored in one is output to the logic operation address A2 of the MLUT 30a.
  • the MPLDs are connected by using a pair of address lines and data lines.
  • the MLUTs 30a and 30b have 4 AD pairs, but the number of AD pairs is not limited to 4 as will be described later.
  • FIG. 12 is a diagram illustrating an example of an MLUT that operates as a logic circuit.
  • the logic operation address lines A 0 and A 1 are input to the 2-input NOR circuit 701
  • the logic operation address lines A 2 and A 3 are input to the 2-input NAND circuit 702.
  • the output of the 2-input NOR circuit and the output of the 2-input NAND circuit 702 are input to the 2-input NAND circuit 703, and a logic circuit is configured to output the output of the 2-input NAND circuit 703 to the logic operation data line D0. .
  • FIG. 13 is a diagram showing a truth table of the logic circuit shown in FIG. Since the logic circuit of FIG. 12 has four inputs, all the inputs A0 to A3 are used as inputs. On the other hand, since there is only one output, only the output D0 is used as an output. “*” Is written in the columns of outputs D1 to D3 of the truth table. This indicates that any value of “0” or “1” may be used. However, when the truth table data is actually written into the MLUT for reconstruction, it is necessary to write either “0” or “1” in these fields.
  • FIG. 14 is a diagram illustrating an example of an MLUT that operates as a connection element.
  • the MLUT as a connection element outputs a signal of the logic operation address line A0 to the logic operation data line D1, and outputs a signal of the logic operation address line A1 to the logic operation data line D2. It operates so as to output the signal of the operation address line A2 to the logic operation data line D3.
  • the MLUT as the connection element further operates to output the signal of the logic operation address line A3 to the logic operation data line D1.
  • FIG. 15 is a diagram showing a truth table of the connection elements shown in FIG.
  • the connection element shown in FIG. 14 has 4 inputs and 4 outputs. Therefore, all inputs A0-A3 and all outputs D0-D3 are used.
  • the MLUT outputs the signal of the input A0 to the output D1, outputs the signal of the input A1 to the output D2, outputs the signal of the input A2 to the output D3, and outputs the signal of the input A3. It operates as a connection element that outputs to the output D0.
  • FIG. 16 is a diagram illustrating an example of a connection element realized by an MLUT having four AD pairs of AD0, AD1, AD2, and AD3.
  • AD0 has a logic operation address line A0 and a logic operation data line D0.
  • AD1 has a logic operation address line A1 and a logic operation data line D1.
  • AD2 has a logic operation address line A2 and a logic operation data line D2.
  • AD3 has a logic operation address line A3 and a logic operation data line D3.
  • a one-dot chain line indicates a signal flow in which a signal input to the logic operation address line A0 of the AD pair 0 is output to the logic operation data line D1 of the AD pair 1.
  • a two-dot chain line indicates a signal flow in which a signal input to the logic operation address line A1 of the second AD pair 1 is output to the logic operation data line D2 of the AD pair 2.
  • a broken line indicates a flow of a signal that is input to the logic operation address line A2 of the AD pair 2 and output to the logic operation data line D3 of the AD pair 3.
  • a solid line indicates a flow of a signal that is input to the logical operation address line A3 of the AD pair 3 and is output to the logical operation data line D0 of the AD pair 0.
  • the MLUT 30 has four AD pairs, but the number of AD pairs is not particularly limited to four.
  • FIG. 17 is a diagram illustrating an example in which one MLUT operates as a logic element and a connection element.
  • the logic operation address lines A0 and A1 are input to the 2-input NOR circuit 121, and the output of the 2-input NOR circuit 121 and the logic operation address line A2 are input to the 2-input NAND circuit 122.
  • a logic circuit is configured to output the output of the 2-input NAND circuit 122 to the logic operation data line D0.
  • a connection element for outputting the signal of the logic operation address line A3 to the logic operation data line D2 is formed.
  • FIG. 18 shows a truth table of the logic elements and connection elements shown in FIG.
  • the logic operation of FIG. 17 uses three inputs D0 to D3 and uses one output D0 as an output.
  • the connection element in FIG. 18 is a connection element that outputs the signal of the input A3 to the output D2.
  • FIG. 19 is a diagram illustrating an example of logical operations and connection elements realized by an MLUT having four AD pairs of AD0, AD1, AD2, and AD3.
  • AD0 has a logic operation address line A0 and a logic operation data line D0.
  • AD1 has a logic operation address line A1 and a logic operation data line D1.
  • AD2 has a logic operation address line A2 and a logic operation data line D2.
  • AD3 has a logic operation address line A3 and a logic operation data line D3.
  • the MLUT 30 realizes two operations, ie, a logic operation with three inputs and one output and a connection element with one input and one output, with one MLUT 30.
  • the logic operation uses the logic operation address line A0 of AD pair 0, the logic operation address line A1 of AD pair 1, and the logic operation address line A2 of AD pair 2 as inputs. Then, the address line of the logic operation data line D0 of AD pair 0 is used as an output. Further, the connection element outputs a signal input to the logic operation address line A3 of the AD pair 3 to the logic operation data line D2 of the AD pair 2 as indicated by a broken line.

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Abstract

【課題】標準プロセスで製造及びメモリセルユニットを同期型メモリとして使用可能であり、コストの高い半導体設計を不要にする。 【解決手段】アレイを構成し互いに接続する複数の論理部を備え、各論理部は、第１及び第２メモリセルユニットのペアを備え、第１及び第２メモリセルユニットの各々は、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、又はあるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、第１メモリセルユニットの後段には、クロックと同期する順序回路を有し、論理部は、動作切替信号に従って、第１又は第２メモリセルユニットに選択的にアドレスを出力する選択部を、メモリセルユニットのペア毎に有する半導体装置が提供される。

Description

再構成可能な半導体装置
　本発明は、再構成可能な半導体装置に関する。
　ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）など、回路構成を切り替え可能なＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）が広く使用されている。出願人又は発明者は、メモリセルユニットで回路構成を実現するとともに、再構成可能な半導体装置である「ＭＰＬＤ（Ｍｅｍｏｒｙ－ｂａｓｅｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）」（登録商標）を開発している。ＭＰＬＤは、例えば、下記特許文献１に示される。ＭＰＬＤは、ＭＬＵＴ（Ｍｕｌｔｉ Ｌｏｏｋ－Ｕｐ－Ｔａｂｌｅ）と呼ぶメモリアレイを相互に接続する。ＭＬＵＴは真理値データを格納して、配線要素と論理要素を構成する。ＭＰＬＤは、このＭＬＵＴをアレイ状に並べ、相互接続することによってＦＰＧＡとほぼ同等の機能を実現している。
　また、ＭＰＬＤは、ＭＬＵＴを論理要素と配線要素の双方として使用することによって、論理領域と配線領域に柔軟性をもたせたデバイスであり、メモリセルユニット間の接続に専用の切り替え回路を有するＦＰＧＡと異なる。
特開２０１０－２３９３２５号公報
　ＭＰＬＤは、専用のスイッチ回路をメモリセルユニット毎に有するＦＰＧＡと異なりメモリセルユニットを有し、さらに、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックプロセスで製造可能であるので、低価格化が可能である。しかし、ＭＰＬＤは同期型ではないため、同期メモリとして使用した場合、その性能が満たせない。そこで、出願人は、メモリセルユニットの標準製造プロセスで、同期型メモリとして使用可能なＭＰＬＤを提案する。
　本発明の一実施形態に係る半導体装置は、集積回路の中で最も面積効率が高いメモリセルユニットを用いて、同期／非同期のメモリセルユニットを安価に提供することを目的とする。
　上記課題を解決する形態は、以下の項目により示される。
　１．再構成可能な半導体装置であって、
　アレイを構成するとともに互いに接続する複数の論理部を備え、
　前記各論理部は、第１及び第２メモリセルユニットのペアを備え、
　前記第１及び第２メモリセルユニットの各々は、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び／又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
　前記第１メモリセルユニットの後段には、クロックと同期する順序回路を有し、
　前記論理部は、さらに動作切替信号に従って、第１又は第２メモリセルユニットに、選択的にアドレスを出力する選択部を、前記第１及び第２メモリセルユニットのペア毎に有する、半導体装置。
　２．前記論理部は、Ｎ本（Ｎは２以上の整数）のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを第１及び第２メモリセルユニット毎に有し、
　前記第１及び第２メモリセルユニットの各々は、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
　前記第１及び第２メモリセルユニットの各々のＮ本のアドレス線は、他のＮ個の論理部のメモリセルユニットのデータ線に、それぞれ接続する、項目１に記載の半導体装置。
　３．被試験装置と接続し、
　前記第２メモリセルユニットは、前記被試験装置の論理回路を規定した真理値表データに従って、前記被試験装置と同じ論理回路を再構成可能であるとともに、前記第１メモリセルユニットセットに記憶される前記被試験装置出力の期待値と、前記被試験装置の出力とが一致するか判断する、項目１又は２に記載の半導体装置。
　４．アナログ回路部をさらに備え、
　前記アナログ回路部は、アレイ状に配置した複数の電気回路ユニットを備え、
　前記各電気回路ユニットは、アナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプを備え、
　再構成対象となるアナログ回路を、複数の機能ブロックに分割した機能ブロックを、前記電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットの何れかを互いにアナログスイッチで接続することで、前記再構成対象のアナログ回路を構成する、項目１～３の何れか１項に記載の半導体装置。
　５．前記複数の電気回路ユニットは、下部に配置した配線板を介して互いに接続する、項目１～４の何れか１項に記載の半導体装置。
　６．メモリをさらに備える項目１又は２に記載の半導体装置。
　前記メモリは、前記再構成対象となるアナログ回路の回路記述を格納し、
　前記各電気回路ユニットは、起動時に、前記回路記述を読み取って、前記アナログスイッチにより、前記各電気回路ユニット内の回路を再構成するように動作する、項目１～５の何れか１項に記載の半導体装置。
　７．前記再構成対象となるアナログ回路を構成して、前記再構成対象となるアナログ回路の機能を電気的に検証する、項目１～６の何れか１項に記載の半導体装置。
　本発明の一実施形態に係る半導体装置は、集積回路の中で最も面積効率が高いメモリセルユニットを用いて再構成可能であり、その構成要素は汎用的ユニットで構成され、標準製造プロセスで製造可能であり、且つメモリＩＰを使用できるので、同期／非同期のメモリセルユニットを安価に提供できる。
　上記半導体装置は、使用方法によっては、テスタとしての使用が容易になるので、ＤＵＴ（Device Under Test）完成後の試験に使用が限定されず、設計段階でテスタを使用することで、ＩＣの回路効率を上げるなどの使用が可能になる。
半導体試験装置の第１実施形態を示す機能ブロック図である。 再構成可能デバイスの一例である。 再構成可能デバイスのメモリセルユニットの一例である。 メモリセルユニットの接続を示す一例である。 従前の半導体試験装置の試験フローチャートのを示す図である。 本実施形態に係る半導体試験装置の試験フローチャートのを示す図である。 半導体試験装置の第２実施形態を機能ブロック図である。 図５の半導体試験装置を用いた適用例を示す図である。 アナログ回路部を構成する電気回路ユニットの一例を示す図である。 アレイ状に配置された電気回路ユニットの一例を示す図である。 ＲＣ回路の例を示す図である。 ＲＣ回路のアナログ機能記述の例を示す図である。 ＲＣ回路の機能記述を、機能ブロックに分けた例を示す図である。 ＲＣ回路をアナログ回路部に搭載した例を示す図である。 ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックの例を示し図である。 ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックのアナログ機能記述の例を示す図である。 ＭＳＫモデル通信方式の機能記述を、電気回路ユニットに割り当てるために機能ブロックに分けた例を示す図である。 ＭＳＫモデル通信方式をアナログ回路部に搭載した例を示す図である。 論理要素として動作するＭＬＵＴの一例を示す図である。 論理回路として動作するＭＬＵＴの一例を示す図である。 図１２に示す論理回路の真理値表を示す図である。 接続要素として動作するＭＬＵＴの一例を示す図である。 図１４に示す接続要素の真理値表を示す図である。 ４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。 １つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。 図１７に示す論理要素及び接続要素の真理値表を示す。 ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。
　１つの半導体チップ上にデジタル回路と、アナログ回路を集積したシステムＬＳＩ（Large Scale Integration）には、半導体製造プロセス後、検査対象（ＤＵＴ：Device Under Test）の設計時に作成したテストパターンを元に、入力信号を生成し出力信号を期待値と比較して、良品又は不良品を判定するためにテストが必要である。そのテストを実施する半導体試験装置（以下「テスタ」と呼ぶ）がある。テスタは、パッケージングされたＤＵＴに外から入力を入れ、ＩＣからの出力信号を読み取って、それが正常に動作しているかどうかを判定するものである。テスタは大きく二つの部分から成り立っている。アナログ回路の動作検証とファンクションテストである。アナログ回路の動作検証はＤＵＴに入力を与え、その信号を検出することにより行われ、デバイスのピンにおける接続テストを始め、消費電力測定や入力リーク電流測定、出力電圧測定がある。一方、ファンクションテストは、テスタがＤＵＴの論理動作と同じ動作を行い、信号を出力することで行われる。ロジックデバイスには「ロジックテスタ」が使われ、メモリデバイスには「メモリテスタ」が使われる。
　ロジックテスタは、テストパターンを適切なタイミングでＤＵＴの入力端子に印加し、ＤＵＴから出力される信号について、コンパレータとパターン照合器により、期待値との一致又は不一致を見て、良又は不良を判断する。ＩＣが超高集積化するに伴いテストパターンは長大化し、かつＤＵＴの欠陥を正確に検出するために、いわゆる論理深度も極端に深いものが要求されている。ロジックテスタは、テストパターン毎に、期待値を有するので、メモリを必要とする。
　メモリテスタは、ＤＵＴのセルをすべて正しく選択でき、選択したセルに規定された条件で情報を書き込めること、さらに書き込まれた情報が規定のアクセスタイムで読み出せるかどうかを試験する。したがって、メモリテスタに要求されるテストパターンは、ロジックテスタより機能的であり単純であるので、期待値を格納する大きなメモリ容量を必要としない。したがって、メモリテスタは、あまりメモリを必要としない。
　テスタは、テストに必要なテスタハードウェアを多く持ち、テストの利便性を図っている。デバイスの高機能化、高速化に従い、テスタハードウェアも高機能化、高速化になり複雑化、巨大化して、テスタは大変高価（例えば、１台１億円以上）である。そのため、テストコストが高くなり、そのコスト削減が課題となっている。そして、そのテスタ上でのテストプログラムのデバックも困難になり、コストの高いものになっている。
　この問題を解決するために、仮想テスタ技術が開発されている。仮想テスタ技術は、テスタをコンピュータ上に表現して、コンピュータ上にあるデバイスの設計データと併せて、テストプログラムをデバックして、テストを実行する技術である。仮想テスタを構築するには、テスタの論理構造や回路記述をそのままコンピュータ上に表現する手法があるが、その論理構造や回路記述が大規模であるために、現実的な効果を出し得なかった。しかし、高位記述言語（Ｖｅｒｉｌｏｇ，ＶＨＤＬ）の進展に従い、テスタをコンピュータ上に構築することが容易になり、実用化されている。
　数千～数万テストのうち、その各々のテストは数十ステップで構成されており、高位記述言語では、ひとつのテストでは必要なテスタの機能（テスタ・リソース）だけが記述されている。高位記述言語で実現されるテスタの機能を、再構成可能なデバイス、例えばＦＰＧＡ（Field-Programmable Gate Array）に逐次構築してテスタを構成すればボード上のＦＰＧＡとテスタに必要なデバイスを持たせた小規模なテスト・ボードでテストが実行できる。これをＴＯＢ（Tester On Board）と言い、実現されている（特開２００２－１２３５６２号公報）。ＦＰＧＡを用いたテスト装置は、従前の高価なテスタ装置より低廉である（例えば、１台１０００万円程度）。
　ここで、テスタ言語に注目すると、テスタ言語は基本的に制御装置の制御命令であり、テスタメーカ毎に規定されている。しかし、テスタ使用者（テスティング・エンジニア）の利便性を考えて、使いやすさが配慮されている。例えば、タイミング精度を考慮するために、キャリブレーション操作など制御しなければならないが、テスタ使用者には直接関係ないので、そのような制御も内包した形で定義される。このために、テスタには共通なテスタ言語がなく、テスタ上で個別にテストプログラムを作成している。この問題には良く使われているテスタ言語をデファクト化して各々のテスタで使う技術が提案されている
（特開２００３－０２０３０５号公報）。
　ロジックテスタではテストパターンのランダムパターンを必要とする。このことはテストパターン毎に、ＩＣの出力期待値を格納するメモリ容量を必要とする。ＦＰＧＡを用いたテスト装置は低廉ではあるが、従前のテスタ装置のうちＦＰＧＡで実現できる部分は、「ファンクションテスト」のうちの論理動作だけであり、テストパターン毎の期待値を格納するための外付けのメモリが必要になる。そのため、ＦＰＧＡが、デバイステスタとして、ＩＣからの出力信号と、外部メモリに保持される期待値との一致を判断する必要があった。また、メモリと比してＦＰＧＡは、集積度密度が低いため、ＩＣの高機能化、高速化に伴い必要なＦＰＧＡの規模も大きくなり、依然として高価なものである。
　出願人が開発した再構成可能な半導体装置は、集積回路の中で最も面積効率が高いメモリセルユニットを用いて再構成可能であり、その構成要素は汎用的ユニットで構成されているため、標準製造プロセスで製造可能であり、且つ当該メモリセルユニットを同期型メモリとして使用できるので、ＦＰＧＡが適用される全ての技術分野に適用可能である。一方で、上記のようにテスタを安価にするために応用可能である。以下に示す実施形態は、本実施形態に係る半導体装置を説明するため、テスタへの応用を例を中心に説明する。
　以下、図面を参照して、〔１〕再構成可能な半導体装置、及び半導体試験装置、〔２〕設計段階のテスタデバッグ手法、〔３〕再構成可能な半導体装置としてのアナログ回路部、〔４〕ＭＰＬＤについて順に説明する。
　〔１〕再構成可能な半導体装置、及び半導体試験装置
　図１は、半導体試験装置の第１実施形態を示す機能ブロック図である。半導体試験装置１００は、メモリセルユニットベースの再構成可能デバイス、アナログ回路部２００を備える。本実施形態においては、メモリセルユニットベースの再構成可能デバイスとして、本出願人が開発したＭＰＬＤ（Memory-based Programmable Logic Device）２０を用いる。ＭＰＬＤは、複数のメモリセルユニットから構成されるので、ＦＰＧＡと比して、１／５のコスト、半分のチップ面積、３０％マイナスの消費電力が図れる。しかし、ＭＰＬＤモジュールはメモリであり、ロジックにもなるのでＭＰＬＤモジュールで基本的にロジックテスタもメモリテスタも表現でき搭載効率の向上が図れる。
　図２は、再構成可能な半導体装置の一例を示す図である。再構成可能な半導体装置としてのＭＰＬＤ２０は、ＭＬＵＴ（Multiple Look-Up Table）と呼ぶ配線要素と論理要素の双方を実現する論理素子（後述）を相互に接続することにより論理を構成する。ＭＰＬＤ２０は、図２のようにＭＬＵＴをアレイ状に敷き詰め、アドレス線ＬＡとデータ線ＬＤの対を用いてＭＬＵＴ同士を相互接続させた構成になっている。メモリセルユニットから構成されるＭＬＵＴ３０を複数有するとともに、ＭＬＵＴ（Multiple Look-Up Table）を特定するアドレスをデコードして、動作対象となるＭＬＵＴを特定するＭＬＵＴデコーダ１２を有する。ＭＰＬＤ２０は、ＭＬＵＴ３０の記憶素子に、真理値表を構成するデータがそれぞれ記憶することで、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う（〔４〕ＭＰＬＤで説明する）。
　ＭＰＬＤ２０はさらに、メモリ動作を行う。メモリ動作とは、ＭＬＵＴ３０に含まれるメモリセルユニットへのデータの書込みＷＤや読み出しＲＤをいう。ＭＬＵＴ３０へのデータの書込みは、真理値表データの書き換えにもなるため、メモリ動作は、真理値表データの再構成を生じる。
　図３Ａは、再構成可能デバイスのメモリセルユニットの一例である。メモリセルユニットは、非同期用のメモリセルユニット４０ａと、同期用のメモリセルユニット４０ｂのペアから構成され、同期用のメモリセルユニット４０ｂの後段には、クロックＣＬＫと同期するＦ／Ｆ４１を有する。非同期用のメモリセルユニット４０ａ及び同期用のメモリセルユニット４０ｂには、それぞれ、アドレスデコーダ９ａ及び９ｂが設けられ、さらに、動作切替信号によって、メモリ動作か、論理動作かを選択するアドレス切替回路１０、及び、動作切替信号によって、読み出しデータＲＤか論理動作用データＬＤかを選択する出力データ切替回路１１が設けられる。
　ＭＰＬＤ２０を構成するメモリセルユニット及びその周辺回路からなる回路ユニットを、ＭＬＵＴと言う。メモリセルユニットには、真理値表を構成するデータを格納することで、ＭＬＵＴは、再構成可能デバイスであるＭＰＬＤの構成要素として動作する。ＭＰＬＤが再構成可能デバイスとして使用される技術的根拠は、後述する。
　ＭＬＵＴは、上記のように、２つのメモリセルユニットを必ずしも必要としないが、各ＭＬＵＴが、同期／非同期のどちらでも使えるため、同期メモリ、順序回路の論理要素、非同期メモリ、組合せ論理回路の論理要素と、様々な使い方が可能になる。また、ＭＰＬＤは、チップ面積もコストも、ＦＰＧＡより安価なため、このようなメモリセルユニットの使用をしても、まだコストメリットを発揮できる。そして、ロジックテスタではテストパターンのために容量メモリが必要なので２つのメモリセルユニットを持つことはテスタにとって有意である。メモリテスタではその論理記述は基本的な論理動作のためロジック表現（論理搭載規模）は軽微に留まるために本案での論理搭載規模が低くなることは問題ない。
 
　図３Ａに示すＭＬＵＴ３０は、動作切替信号が論理動作を示す場合、論理動作用アドレスＬＡに従って、論理動作用データＬＤを出力する。また、ＭＬＵＴ３０は、動作切替信号がメモリ動作を示す場合、メモリ動作用アドレスに従って、書込みデータＷＤを受け入れ、又は、読み出しデータＲＤを出力する。
　アドレス切替回路１０は、メモリ動作用アドレスが入力されるｎ本のメモリ動作用アドレス信号線と、論理動作用アドレス信号が入力されるｎ本の論理動作用アドレス入力信号線と、動作切替信号が入力される動作切替信号線とを接続する。アドレス切替回路１０ａは、動作切替信号に基づいて、メモリ動作用アドレス、又は論理動作用アドレスのいずれかをｎ本の選択アドレス信号線に出力するように動作する。このように、アドレス切替回路１０ａが、アドレス信号線を選択するのは、記憶素子４０が読み出し動作と書込み動作の何れかを受け付ける１ポート型の記憶素子であるからである。論理動作的にはＣＥ（Chip Enable）０、ＣＥ１を同時にアクティブにして、同期メモリ出力と非同期メモリ出力の論理和を出力する。そうすることにより、組み合わせ回路と順序回路を表現できる。メモリ動作のときは、交互にアクティブにして所定の記憶動作をさせる。
　例えば、配線や組み合わせ回路を行わせるＡＤ対では、同期用のメモリには真理値０を記憶し、非同期用のメモリには所定の真理値を記憶させて、非同期用メモリのデータで信号伝播を行わせる。このことにより、メモリにおけるクロック遅延がなく論理回路を構成できる。また、順序回路では、同期用メモリに所定の真理値を記憶させ、非同期用メモリでは真理値0とする。このことによりクロック動作の順序回路が構成できる。このことは、順序回路構成での特別なF/Fをもさせなくてよく効率的である。
　アドレスデコーダ９ａ、９ｂは、アドレス切替回路１０から供給されるｎ本のアドレス信号線から受け取った選択アドレス信号をデコードし、２のｎ乗本のワード線にデコード信号を出力する。
　メモリセルユニットのｎ×２ｎ個の記憶素子は、２のｎ乗本のワード線と、ｎ本の書込データ線と、ｎ個の出力データ線の接続部分に配置される。
　出力データ切替回路１１は、ｎ本の出力データ線から信号を受け取ると、入力される動作切替信号に従って、読み出しデータをｎ本の読み出しデータ信号線に出力し、又は、読み出しデータを論理動作用信号線に出力するように動作する。
　図３Ｂは、メモリセルユニット間の接続の一例を示す図である。ＭＬＵＴ３０のアドレス線は、隣接する他のＭＬＵＴのデータ線とそれぞれ接続する。ＭＬＵＴ３０では、アドレス線の幅とデータ線の幅が等しいメモリを用いる。そして、アドレス線とデータ線の１ビットずつを対にして、疑似的な双方向線を定義します。この双方向線を、ＭＰＬＤでは「ＡＤ対」と呼ぶ。アドレス線の幅とデータ線の幅がＮビットのメモリを用いると、ＡＤ対をＮ組持つＭＬＵＴ３０が実現される。図３Ａでは、近接するＭＬＵＴと６つのＡＤ対で接続し、１つのＡＤ対が離間して配置されるＭＬＵＴと接続する例を示す。なお、本実施形態では、ＭＬＵＴを、順序回路として用いることを可能とするように、ＭＬＵＴの出力にはフリップフロップが用意され、クロックに同期して出力することが可能である。このフリップフロップの利用は、後述するように、切替可能であり、組合せ論理回路としてＭＬＵＴを使用する場合は、フリップフロップを経由せずに、出力可能である。
　〔２〕設計段階のテスタデバッグ手法
　図４Ａは、従前の半導体試験装置の試験フローチャートのを示す図である。従前は、システム設計（Ｓ１０１）、回路設計（Ｓ１０２）、半導体ウェハ製作（Ｓ１０３）、ウェハ完成（Ｓ１０４）、完成品組み立て（Ｓ１０５）、製品デバック（Ｓ１０５）、テストスペック作成（Ｓ１０６）後に、テスターでデバイステスト（Ｓ１０８）が行われる。
　図４Ｂは、本実施形態に係る半導体試験装置の試験フローチャートのを示す図である。図４Ｂに示す試験フローチャートは、Ｓ２０１で回路設計と同時に、テストスペックを作成して、それを半導体試験装置１００で同時作業で試験することができる。これにより、半導体ウェハ製作（Ｓ１０３）前に、テストを完了させることができる（Ｓ２０２）。また、半導体試験装置１００は、製品デバッグでも従前と同様にテスト可能である。
　図５は、半導体試験装置の第２実施形態を機能ブロック図である。図２に示すように、アナログ回路部２００は、外部にある従前の高価なテスタのピンに接続するようにしてもよい。３００は、本装置の外部のPCからの制御及びデータ転送をする無線ユニットである。
　図６は、図５の半導体試験装置を用いた１つの適用例を示す図である。図６に示すテスタ１０００は、テスタ本体を示す。テストヘッド１０１０は、テスタの実際に被測定デバイスが装着される場所を言う。テストボード１０２０は、テスタの信号を被測定デバイスに接続する基板を言う。このボードにはコンデンサなどの必要な部品を装着することもある。コンタクトリング１０３０は、テストボードとプローブカードを接続する機構である。プローブカード１０４０は、被測定デバイスであるウェハ１０５０に直接コンタクトするプローブ針を実装するカードである。この部位に半導体試験装置１００を装着してもよい。当初は外部にある従前の高価なテスタを使い、各々の利点を使い分けるのが、その実用性を見てから、低廉な半導体試験装置１００だけでのテストに切り替える。そのため、ユーザは本手法の適用を十分に検討してから使用できることになる。ＢＯＳＴ（built-out self-test）は、テスターとの間に必ず存在する装置であるが、半導体試験装置１００は、テスター無しでデバイステストが可能であるので、このような使用はＢＯＳＴでは出来ない。
　〔３〕再構成可能な半導体装置としてのアナログ回路部
　一実施形態に係る再構成可能なアナログ回路部は、アレイ状に配置した複数の電気回路ユニットを有し、各電気回路ユニットは、アナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプを備え、再構成対象となるアナログ回路を、複数の機能ブロックに分割した機能ブロックを、前記電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットの何れかを互いにアナログスイッチで接続することで、前記再構成対象のアナログ回路を構成する。なお、当該アナログ回路部は、構成要素ではなく単独の再構成可能な半導体装置として使用可能である。
　アナログ回路部２００は、複数の電気回路ユニットを有し、再構成対象となるアナログ回路、又は、ＤＵＴとなるＩＣのアナログ回路と同じ機能を実現できる。ロジックではVerilogで実現したが、アナログはその記述が無くアナログの機能記述が課題となった。仮想テスタ技術の課題で仮想テストの実行やプログラム記述のデファクト化は実現したが、アナログを含むテスト・ボード検証技術は、アナログ・シミュレーション（回路シミュレーション）が遅いため課題となっていた。シュミュレーションの高速化にはそれを電気的に検証するエミュレーション技術がある。
　図７は、アナログ回路部を構成する電気回路ユニットの一例を示す図である。アナログ回路部（半導体装置）２００は、アレイ状に並べられた複数の電気回路ユニット２２０から構成され、各々が、アナログデジタルコンバータ（ＤＡＣ：Digital to Analog Converter）、図示しないデジタルアナログコンバータ（ＡＤＣ：Analog to Digital Converter）、電流源ＤＡＣ（ｉＤＡＣ）、及びアナログ量を決めるオペアンプＯＰを備える。
　電気回路ユニット２２０は、更に、多少のロジックが構成できるＰＬＤ（ProgrammableLogic Device）を有し、ＰＬＤが、スイッチＭＵＸを切り替えて、各ピンに接続切り替えてもよい。電気回路ユニット２２０は、ＣＰＵを備え、プログラムエリアとしてのＳＲＡＭを有し、ＤＡＣ、ＡＤＣ、オペアンプＯＰの構成を変更し、アナログ量を変更する。これらはアナログスイッチで接続できる機能を持つので、ＣＰＵなどの制御により構成できる。また、電気回路ユニットは、プログラムを搭載できるフラッシュメモリを有してもよい。なお、電気回路ユニット２２０の上記アナログ回路リソースは制限されている。この電気回路ユニット２２０を１つだけ用いた場合、リソースが制限されて固定的な回路構成になる。この問題を対策するために、電気回路ユニット２２０は、ＤＡＣ、ＡＤＣ、オペアンプＯＰでは、ピンとリソースの間にアナログ・スイッチがあり切り替えられるようにしてある。アナログ・スイッチの切替は、例えば、ＣＰＵが実行する命令セットにより、アナログ・スイッチの切替信号が出力されて、制御可能になる。
　図８は、アレイ状に配置された電気回路ユニットの一例を示す図である。図８に示されるように、アナログ回路部２００は、アレイ状に並べられた複数の電気回路ユニット２２０から構成される。各電気回路ユニット２２０は、再構成性を有するために、その１つの回路規模を大規模にならないように制限し、複数の電気回路ユニットが互いにケルビン接続することで、複数の電気回路ユニット２２０全体で、大規模アナログ回路を実現するように構成されている。
　図示していないが、アナログ回路部２００は、メモリをさらに備える。メモリには、アナログ回路のエミュレーション検証の結果の合否を判断するための真理値データを格納したり、或いは、再構成対象となるアナログ回路のアナログ回路の回路記述が格納される。また、当該メモリは、上記したＭＰＬＤであってもよい。各電気回路ユニット２２０は、起動時に、前記回路記述を読み取って、前記アナログスイッチにで回路間の接続を切り替えることにより、前記各電気回路ユニット内の回路を、前記回路記述に従って再構成するように動作する。この動作は、電気回路ユニット２２０のフラッシュメモリから読み取ったプログラムをＣＰＵが実行することで、動作が可能になる。また、アナログ回路部２００は、再構成対象となるアナログ回路を構成して、当該再構成対象となるアナログ回路の機能を電気的に検証するエミュレーション機能を実現する。
　なお、ＭＰＬＤ２０は、VerilogやＣ言語からの論理搭載をする論理要素として動作可能であるため、ファンクションテストをするための論理搭載が可能である。一方、電気回路ユニット２２０には、アナログ機能記述である「SpectoureHDL」や「Verilog-A」で動作記載をする。それを、各電気回路ユニット２２０に書き込む。この例として、図９Ａ～図９Ｃを用いて説明する。
　〔３．１〕アナログ回路によるＲＣ回路のエミュレーション
　図９Ａは、ＲＣ回路の例を示し、図９Ｂは、ＲＣ回路のアナログ機能記述の例であり、図９Ｃは、ＲＣ回路の機能記述を、電気回路ユニットに割り当てるために逐次加算回路の機能ブロックに分けた例である。図９Ｂのではアナログ機能記述はSpectoureHDLを使っているが、Verilog-Aでも同じような記述内容でなされる。抵抗は印加された電圧を抵抗で除算された値で表現される。コンデンサは充電のモデルを表現するために積分で記述している。
　図９Ｄは、ＲＣ回路をアナログ回路部に搭載した例を示す図である。図９Ｄの上部に示すのが、半導体試験装置１００の垂直断面であり、下部に示すのが、アナログ回路への搭載例を示す平面図である。図９Ｃに示した機能ブロックが、電気回路ユニットに割り当て可能である。
　このように、分割した機能ブロックを電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットを互いにケルビン接続することで、被試験装置のアナログ回路部を構成するアナログ回路記述を、実際に電気回路ユニットで実現できるので、回路シミュレーションではなく、電気的エミュレーションが行えるのでその検証が高速化できる。
　なお、４００は、本出願人が開発した銅コアを採用した画期的な部品内蔵配線板「EOMIN（登録商標）」である。「EOMIN（登録商標）」は、機能モジュール用配線板で、部品内蔵配線板のコアに銅を採用することで、小型化や高密度実装という部品内蔵配線板の特長に加え、高剛性、高信頼性、良好な放熱性、ノイズ耐性という特性も実現し、小型・薄型化や高性能化に寄与する。
　電気回路ユニット２２０は、大規模な電気回路で実現するところを、複数のユニットに分割するため、精度が下がるリスクがある。アナログ回路部２００は、複数の電気回路ユニット２２０が互いにケルビン接続することで、精度をあげるとともに、「EOMIN（登録商標）」の利用により、上記の特性を得ることができる。
　〔３．２〕アナログ回路によるＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式のエミュレーション
　図１０Ａは、ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックの例を示し、図１０Ｂは、ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックのアナログ機能記述の例であり、図１０Ｃは、ＭＳＫモデル通信方式の機能記述を、電気回路ユニットに割り当てるために機能ブロックに分けた例であり、図１０Ｄは、ＭＳＫモデル通信方式をアナログ回路部に搭載した例を示す図である。図１０Ｄの上部に示すのが、半導体試験装置１００の垂直断面であり、下部に示すのが、アナログ回路への搭載例を示す平面図である。
　図１０Ｂ及び図１０Ｃに示されるように、音声入力は積分回路にて入力し、その値をコサイン変換およびサイン変換を行う。その源信号（搬送波）は９０度位相をずらした信号で合成してＩ信号およびＱ信号を生成してそれを加算して直行変換をする。それがＭＳＫ信号となる。この機能ブロックを、電気回路ユニット２２０に搭載すると、図１０Ｄのようになる。
　〔４〕ＭＰＬＤ
　ＭＰＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。論理要素、及び接続要素を実現するための真理値表データの書き換えは、上述のメモリ動作による再構成によりなされる。
　Ａ．論理要素
　図１１は、論理要素として動作するＭＬＵＴの一例を示す図である。図１１に示すＭＬＵＴは、図１０に示すＭＬＵＴ又は図１、４又は７に示す半導体メモリ装置と同様な回路である。図１１では、説明を簡単にするために、アドレス切替回路１０ａ、及び出力データ切替回路１０ｂの記載は、省略される。図１１に示すＭＬＵＴ３０ａ、３０ｂは、４つの論理動作用アドレス線Ａ０～Ａ３と、４つの論理動作用データ線Ｄ０～Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０～Ｄ３は、２４個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理動作用アドレス線Ａ０～Ａ３に入力される信号に基づき、２４本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０～Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０～Ｄ３に出力する。例えば、論理動作用アドレス線Ａ０～Ａ３に適当な信号が入力される場合は、４つの記憶素子４０ａ、４０ｂ、４０ｃ、及び４０ｄを選択するように構成することができる。ここで、記憶素子４０ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０～Ｄ３には、記憶素子４０ａ～４０ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０ａ、３０ｂは、論理動作用アドレス線Ａ０～Ａ３から論理動作用アドレスを受け取り、その論理動作用アドレスによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０～Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ２は、隣接するＭＬＵＴ３０ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理動作用データを、論理動作用アドレスとして受け取る。また、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０と接続しており、ＭＬＵＴ３０ａが出力する論理動作用データは、ＭＬＵＴ３０ｂで論理動作用アドレスとして受け取られる。例えば、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ｂの論理動作用アドレスＡ０に出力する。同様に、ＭＬＵＴ３０ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ａの論理動作用アドレスＡ２に出力する。このように、ＭＰＬＤ同士の連結は、１対のアドレス線とデータ線とを用いる。
　なお、図１１では、ＭＬＵＴ３０ａ、３０ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
　図１２は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理動作用アドレス線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
　図１３は、図１２に示す論理回路の真理値表を示す図である。図１２の論理回路は、４入力のため、入力Ａ０～Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１～Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
　Ｂ．接続要素
　図１４は、接続要素として動作するＭＬＵＴの一例を示す図である。図１４では、接続要素としてのＭＬＵＴは、論理動作用アドレス線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理動作用アドレス線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理動作用アドレス線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ１に出力するように動作する。
　図１５は、図１４に示す接続要素の真理値表を示す図である。図１４に示す接続要素は、４入力４出力である。したがって、入力Ａ０～Ａ３の全ての入力と、出力Ｄ０～Ｄ３の全ての出力が使用される。図１５に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
　図１６は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。図１６において、１点鎖線は、ＡＤ対０の論理動作用アドレス線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。２点鎖線は、第２のＡＤ対１の論理動作用アドレス線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。破線は、ＡＤ対２の論理動作用アドレス線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。実線は、ＡＤ対３の論理動作用アドレス線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
　なお、図１６では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
　Ｃ．論理要素と接続要素の組合せ機能
　図１７は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１７に示す例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理動作用アドレス線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
　図１８に、図１７に示す論理要素及び接続要素の真理値表を示す。図１７の論理動作は、入力Ｄ０～Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１８の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
　図１９は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１６に示すＭＬＵＴと同様に、ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理動作用アドレス線Ａ０と、ＡＤ対１の論理動作用アドレス線Ａ１と、ＡＤ対２の論理動作用アドレス線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理動作用アドレス線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
　以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
　２０　　ＭＰＬＤ
　３０　　ＭＬＵＴ
　４０ａ、４０ｂ　　メモリセルユニット
　１００　　半導体装置
　２００　　アナログ回路部

Claims (3)

  1. 　再構成可能な半導体装置であって、
    　アレイを構成するとともに互いに接続する複数の論理部を備え、
    　前記各論理部は、第１及び第２メモリセルユニットのペアを備え、
    　前記第１及び第２メモリセルユニットの各々は、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び／又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
    　前記第１メモリセルユニットの後段には、クロックと同期する順序回路を有し、
    　前記論理部は、さらに動作切替信号に従って、第１又は第２メモリセルユニットに、選択的にアドレスを出力する選択部を、前記第１及び第２メモリセルユニットのペア毎に有することを特徴とする半導体装置。
  2. 　前記論理部は、Ｎ本（Ｎは２以上の整数）のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを第１及び第２メモリセルユニット毎に有し、
    　前記第１及び第２メモリセルユニットの各々は、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
    　前記第１及び第２メモリセルユニットの各々のＮ本のアドレス線は、他のＮ個の論理部のメモリセルユニットのデータ線に、それぞれ接続する、請求項１に記載の半導体装置。
  3. 　被試験装置と接続し、
    　前記被試験装置に応じた電気回路を有するアナログ回路部をさらに備え、
    　前記第２メモリセルユニットは、前記被試験装置の論理回路を規定した真理値表データに従って、前記被試験装置と同じ論理回路を再構成可能であるとともに、前記第１メモリセルユニットセットに記憶される前記被試験装置出力の期待値と、前記被試験装置の出力とが一致するか判断する、請求項１又は２に記載の半導体装置。
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