KR20030031789A - 복수의 반도체 집적 회로들을 병렬로 테스트하기 위한테스트 장치 - Google Patents
복수의 반도체 집적 회로들을 병렬로 테스트하기 위한테스트 장치 Download PDFInfo
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Abstract
여기에 개시된 테스트 장치는 복수의 반도체 집적 회로들을 병렬로 테스트하되, 테스트 대상 장치들을 테스트하는데 필요한 공통의 테스트 데이터는 하나만 패턴 메모리에 저장하고, 테스트 완료후 반도체 집적 회로들로부터 출력되는 데이터는 반도체 집적 회로별로 구분되어서 패턴 메모리에 각각 저장한다. 이와 같은 본 발명에 의하면 패턴 메모리의 크기와 데이터 전송 라인의 수를 최소화할 수 있으며, 더욱이 병렬로 테스트되는 테스트 대상 장치들의 개수를 늘리더라도 하드웨어 부담을 최소화할 수 있다.
Description
본 발명은 반도체 집적 회로를 테스트하기 위한 테스트 장치에 관한 것으로, 좀 더 구체적으로는 복수 개의 반도체 집적 회로들을 병렬로 테스트할 수 있는 테스트 장치에 관한 것이다.
도 1은 복수의 반도체 집적 회로들을 테스트하기 위한 종래의 테스트 장치의 일 예를 보여주는 도면이다. 도 1을 참조하면, n 개의 테스트 대상 장치들(여기서는, 반도체 집적 회로들, 특히 비메모리 반도체 집적 회로들 : 31-34)을 테스트하기 위한 테스트 장치는 테스트 회로(10)와 상기 테스트 장치들에 각각 대응하는 n 개의 스위치들(21-24)을 포함한다. 상기 스위치들(21-24)은 제어 신호(RELAY)에 응답해서 전원 전압(POWER)을 테스트 대상 장치들(31-34)로 공급한다.
테스트 회로(10)는 패턴 메모리(12)를 구비한다. 패턴 메모리(12)에는 테스트 대상 장치들(31-34) 각각을 테스트하는데 필요한 데이터들과, 테스트를 수행한 후 테스트 대상 장치들(31-34)로부터 출력되는 데이터들이 어드레스 순서대로 저장된다.
상술한 바와 같이 구성되는 종래의 테스트 장치는, 테스트 동작이 개시되면 제어 신호(RELAY)를 출력해서 스위치들(21-24)을 온시킨다. 그 결과, 테스트 대상 장치들(31-34)에는 전원 전압(POWER)이 공급된다. 이어서, 테스트 회로(10)는 패턴 메모리(12)에 저장된 j 비트 데이터를 어스레스 순으로 차례로 독출해서 대응하는 테스트 대상 장치들(31-34)의 입력 단자들로 제공한다. 이 때, 패턴 메모리(12)에 저장된 데이터(DUT1)는 테스트 대상 장치(31)로 제공되고, 데이터(DUT2)는 테스트 대상 장치(32)로, 데이터(DUT3)는 테스트 대상 장치(33)로, 그리고 데이터(DUTn)는 테스트 대상 장치(34)로 제공된다. j 비트 데이터 입력에 따른 각 테스트 대상 장치들(31-34)의 k 비트 출력 데이터는 패턴 메모리(12)에 저장된다.
이와 같이, 병렬로 테스트되는 n 개의 테스트 대상 장치들(31-34) 각각의 입력 단자의 수가 j 개이고, 출력 단자의 수가 k 개이면, 테스트 회로(10)는 패턴 메모리(12)와 테스트 대상 장치들(31-34) 사이의 데이터 송수신을 위한 (j+k)*n 개의 라인들이 요구된다.
일반적으로, 하나의 테스트 장치에 의해 테스트되는 집적 회로들로 입력되는 테스트 데이터들은 동일하다. 그런데 종래의 테스트 회로(10)는 테스트 대상 장치들(31-34)로 입력되는 동일한 테스트 데이터들을 패턴 메모리(12)에 모두 저장하는 방식을 채택하여서 패턴 메모리(12)의 사이즈가 커야만 하고, 패턴 메모리(12)에 저장된 테스트 데이터를 테스트 대상 장치들(31-34)로 제공하기 위한 데이터 전송 라인의 개수가 많다는 단점이 있었다.
더욱이, 병렬로 테스트되는 테스트 대상 장치의 개수가 1개 증가할 때마다 패턴 메모리의 크기는 테스트 대상 장치의 입력 단자 개수와 출력 단자 개수에 비례해서 증가되어야만 하고, 데이터 전송 라인의 개수 역시 테스트 대상 장치의 입력 단자 개수와 출력 단자 개수만큼 증가되어야만 한다.
따라서, 본 발명은 상술한 바와 같은 문제점을 해결하기 위해 제안된 것으로, 병렬로 테스트되는 테스트 대상 장치들의 개수를 늘리더라도 하드웨어 부담을 최소화할 수 있는 테스트 장치를 제공하는데 있다.
도 1은 복수의 반도체 집적 회로들을 테스트하기 위한 종래의 테스트 장치의 일 예를 보여주는 도면; 그리고
도 2는 본 발명의 바람직한 실시예에 따른 테스트 장치의 구성을 보여주는 도면이다.
*도면의 주요 부분에 대한 설명*
10, 100 : 테스트 회로
12, 102 : 패턴 메모리
21-24, 111-118 : 스위치
31-34, 121-124 : 테스트 대상 장치(DUT)
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 복수 개의 반도체 집적 회로들을 병렬로 테스트하기 위한 테스트 장치는: 병렬로 동시에 테스트되는 상기 반도체 집적 회로들로 제공되는 공통 테스트 데이터를 저장하기 위한 저장 수단 및 상기 저장 수단에 저장된 상기 공통 테스트 데이터를 독출해서 상기 복수의 반도체 집적 회로들의 입력 단자로 각각 제공하며, 상기 반도체 집적 회로들 각각의 출력 단자를 통해 출력되는 데이터를 상기 저장 수단에 저장하는 테스트 회로를 포함한다.
바람직한 실시예에 있어서, 상기 테스트 회로는, 상기 복수의 반도체 집적 회로들 중 어느 하나를 선택적으로 테스트하기 위한 선택 신호를 출력한다.
이 실시예에 있어서, 테스트 장치는 상기 복수 개의 반도체 집적 회로들 각각에 대응하며, 상기 선택 신호에 응답해서 전원 전압을 상기 대응하는 반도체 집적 회로로 제공하는 제 1 스위치 어레이와, 상기 복수 개의 반도체 집적 회로들 각각에 대응하며, 상기 선택 신호에 응답해서 상기 테스트 회로로부터의 상기 테스트 데이터를 상기 대응하는 반도체 집적 회로의 입력 단자로 제공하는 제 2 스위치 어레이를 더 포함한다.
본 발명의 다른 특징에 의하면, 병렬로 복수의 반도체 집적 회로들을 테스트하기 위한 방법은, 먼저 메모리에 저장된 공통 테스트 데이터를 독출한다. 다음, 상기 공통 테스트 데이터를 상기 반도체 집적 회로들의 입력 단자로 각각 제공한다. 그리고 나서 상기 반도체 집적 회로들 각각의 출력 단자로부터 출력되는 데이터를 상기 메모리에 저장한다.
(실시예)
본 발명의 테스트 장치는 복수의 반도체 집적 회로들을 병렬로 테스트하되, 테스트 대상 장치들을 테스트하는데 필요한 공통의 테스트 데이터는 하나만 패턴 메모리에 저장하고, 테스트 완료후 반도체 집적 회로들로부터 출력되는 데이터는 반도체 집적 회로별로 구분되어서 패턴 메모리에 각각 저장한다. 이와 같은 본 발명에 의하면 패턴 메모리의 크기와 데이터 전송 라인의 수를 최소화할 수 있으며, 더욱이 병렬로 테스트되는 테스트 대상 장치들의 개수를 늘리더라도 하드웨어 부담을 최소화할 수 있다.
이하 본 발명에 따른 실시예를 첨부된 도 2를 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 테스트 장치의 구성을 보여주는 도면이다. 도 2를 참조하면, n 개의 테스트 대상 장치들(여기서는, 반도체 집적 회로들, 특히 비메모리 반도체 집적 회로들 : 121-124)을 테스트하기 위한 테스트 장치는 테스트 회로(100)와 상기 테스트 장치들에 각각 대응하는 n 개의 제 1 스위치들(111, 113, 115 및 117) 그리고 상기 테스트 장치들에 각각 대응하는 n 개의 제 2 스위치들(112, 114, 116 및 118)을 포함한다. 상기 제 1 스위치들(111, 113, 115 및 117)은 테스트 회로(100) 내부의 제어 회로(미 도시됨)로부터 제공되는 선택 신호(CTRL)에 응답해서 전원 전압(POWER)을 테스트 대상 장치들(121-124)로 공급한다. 상기 제 2 스위치들(112, 114, 116 및 118)은 상기 선택 신호(CTRL)에 응답해서 테스트 회로(100) 내부의 패턴 메모리(102)로부터 제공되는 공통 테스트 데이터를 테스트 대상 장치들(121-124) 각각의 입력 단자들로 제공한다.
테스트 회로(10)는 패턴 메모리(102)를 구비한다. 패턴 메모리(102)는 테스트 대상 장치들(121-124) 각각을 테스트하는데 필요한 공통 테스트 데이터(COMMON)와 테스트를 수행한 후 테스트 대상 장치들(121-124)로부터 출력되는 데이터를 저장한다.
일반적으로, 테스트 대상 장치들(121-124)은 모두 동일한 회로 구성을 가지므로, 테스트 대상 장치들(121-124)을 테스트하는데 필요한 데이터 역시 동일하다. 따라서, 본 발명에서는 테스트 대상 장치들(121-124)로 공통으로 동일하게 입력되는 j 비트 테스트 데이터(COMMON)를 패턴 메모리(102)의 소정 영역에 저장한다. 그리고 테스트 완료후 테스트 대상 장치들(121-124)로부터 출력되는 데이터는 테스트 대상 장치별로 구분되어서 패턴 메모리(102)에 각각 저장된다.
상술한 바와 같이 구성되는 본 발명의 테스트 장치는 다음과 같이 동작한다. 병렬 테스트 모드동안, 스위치들(111-118)로 제공되는 선택 신호(CTRL)는 모두 활성화된다. 따라서, 전원 전압(POWER)은 스위치들(111, 113, 115 및 117)을 통해 테스트 대상 장치들(121-124)로 제공되고, 테스트 회로(100)의 패턴 메모리(102)로부터 독출된 공통 테스트 데이터(COMMON)는 스위치들(112, 114, 166 및 118)을 통해 테스트 대상 장치들(121-124)로 각각 제공된다. 이 때, 상기 테스트 대상 장치들(121-124)로 제공되는 테스트 데이터는 모두 동일하다.
테스트 대상 장치들(121-124)은 입력된 공통 테스트 데이터(COMMON)에 응답해서 소정의 테스트 결과 데이터를 출력 단자들로 각각 출력한다. 테스트 대상 장치들(121-124)로부터 출력되는 k 비트 출력 데이터는 테스트 회로(100)로 입력되어서 패턴 메모리(102)에 저장된다.
한편, 전원 파라미터에 대한 테스트를 수행하기 위해서는 다른 테스트 대상 장치들에 의한 영향을 방지하기 위해 테스트 대상 장치들(121-124)을 하나씩 순차적으로 테스트한다. 테스트 회로(100)의 선택 신호(SEL)는 테스트 대상 장치들(121-124)을 하나씩 순차적으로 선택하기 위해서 제공된다. 예를 들어, 테스트 장치(121)의 DC 파라미터들을 테스트하기 위해서는 스위치들(111, 112)을 온시키고 나머지 스위치들(113-118)은 오프시킨다.
상술한 바와 같이, 테스트 대상 장치들(121-124) 각각을 테스트하기 위한 테스트 데이터들이 서로 동일할 때, 테스트 데이터는 테스트 대상 장치들(121-124) 각각에 할당되어서 별개로 저장되지 않고, 하나만 패턴 메모리(102)의 소정 영역에 저장된다. n 개의 테스트 대상 장치들(121-124) 각각의 입력 단자의 수가 j 개이고, 출력 단자의 수가 k 개일 때, 종래의 테스트 회로(10)에는 (j+k)*n 개의 데이터 전송 라인이 요구되었으나 본 발명에서는 j+k*n 개의 데이터 전송 라인만이 요구된다. 즉, 종래에 비해 데이터 전송 라인의 개수가 j*(n-1) 만큼 감소된다. 더욱이, 종래에는 패턴 메모리(12)에 저장되는 테스트 데이터가 테스트 대상 장치들의 개수에 비례해서 증가하였으나, 본 발명에 의하면 테스트 대상 장치들의 개수가 증가하더라도 증가된 테스트 대상 장치에 따른 테스트 데이터가 더 저장되지 않으므로 패턴 메모리(102)의 크기 증가를 최소화할 수 있다. 따라서, 병렬로 동시에 테스트되는 테스트 대상 회로의 개수가 증가하더라도 종래에 비해 하드웨어 부담이 감소된다.
예시적인 바람직한 실시예를 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 병렬로 테스트되는 테스트 대상 장치들의 개수를 늘리더라도 하드웨어 부담을 최소화할 수 있다.
Claims (5)
- 복수 개의 반도체 집적 회로들을 병렬로 테스트하기 위한 테스트 장치에 있어서:병렬로 동시에 테스트되는 상기 반도체 집적 회로들로 제공되는 공통 테스트 데이터를 저장하기 위한 저장 수단; 및상기 저장 수단에 저장된 상기 공통 테스트 데이터를 독출해서 상기 복수의 반도체 집적 회로들의 입력 단자로 각각 제공하며, 상기 반도체 집적 회로들 각각의 출력 단자를 통해 출력되는 데이터를 상기 저장 수단에 저장하는 테스트 회로를 포함하는 것을 특징으로 하는 테스트 장치.
- 제 1 항에 있어서,상기 테스트 회로는,상기 복수의 반도체 집적 회로들 중 어느 하나를 선택적으로 테스트하기 위한 선택 신호를 출력하는 것을 특징으로 하는 테스트 장치.
- 제 2 항에 있어서,상기 복수 개의 반도체 집적 회로들 각각에 대응하며, 상기 선택 신호에 응답해서 전원 전압을 상기 대응하는 반도체 집적 회로로 제공하는 제 1 스위치 어레이를 더 포함하는 것을 특징으로 하는 테스트 장치.
- 제 3 항에 있어서,상기 복수 개의 반도체 집적 회로들 각각에 대응하며, 상기 선택 신호에 응답해서 상기 테스트 회로로부터의 상기 테스트 데이터를 상기 대응하는 반도체 집적 회로의 입력 단자로 제공하는 제 2 스위치 어레이를 더 포함하는 것을 특징으로 하는 테스트 장치.
- 병렬로 복수의 반도체 집적 회로들을 테스트하기 위한 방법에 있어서:메모리에 저장된 공통 테스트 데이터를 독출하는 단계와;상기 공통 테스트 데이터를 상기 반도체 집적 회로들의 입력 단자로 각각 제공하는 단계; 그리고상기 반도체 집적 회로들 각각의 출력 단자로부터 출력되는 데이터를 상기 메모리에 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 병렬 테스트 방법.
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|---|---|---|---|
| KR1020010063671A KR20030031789A (ko) | 2001-10-16 | 2001-10-16 | 복수의 반도체 집적 회로들을 병렬로 테스트하기 위한테스트 장치 |
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Publications (1)
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| KR20030031789A true KR20030031789A (ko) | 2003-04-23 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594294B1 (ko) * | 2004-09-21 | 2006-06-30 | 삼성전자주식회사 | 메모리 장치 및 데이터 트레이닝 방법 |
| US7254757B2 (en) | 2003-11-12 | 2007-08-07 | Samsung Electronics Co., Ltd. | Flash memory test system and method capable of test time reduction |
| KR101515212B1 (ko) * | 2013-11-28 | 2015-04-24 | 김규석 | 회로 시료 시험기 및 그의 시험 방법 |
| CN110286309A (zh) * | 2019-07-19 | 2019-09-27 | 北京华峰测控技术股份有限公司 | 晶圆并行测试装置、方法和系统 |
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2001
- 2001-10-16 KR KR1020010063671A patent/KR20030031789A/ko not_active Application Discontinuation
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