JPH07270492A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07270492A JPH07270492A JP6058613A JP5861394A JPH07270492A JP H07270492 A JPH07270492 A JP H07270492A JP 6058613 A JP6058613 A JP 6058613A JP 5861394 A JP5861394 A JP 5861394A JP H07270492 A JPH07270492 A JP H07270492A
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- test data
- timing
- signal
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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Abstract
(57)【要約】
【目的】この発明の目的は、テストデータのステップ数
の増大を防止し、テスト時間を短縮することが可能なこ
とが可能な半導体集積回路装置を提供する。 【構成】タイミング変換部３７はタイミングの異なる複
数のアップデート信号を生成する。テスト回路３３1 〜
３３i はレジスタ３８に記憶されたタイミング変換信号
によって複数のアップデート信号から１つのアップデー
ト信号を選択し、この選択したアップデート信号のタイ
ミングによって予めセットされたテストデータを内部回
路３２に供給する。したがって、テストデータの入力タ
イミングに応じてテストデータを複数のステップに分割
する必要がないため、テストデータのステップ数を削減
でき、テスト時間を短縮できる。
の増大を防止し、テスト時間を短縮することが可能なこ
とが可能な半導体集積回路装置を提供する。 【構成】タイミング変換部３７はタイミングの異なる複
数のアップデート信号を生成する。テスト回路３３1 〜
３３i はレジスタ３８に記憶されたタイミング変換信号
によって複数のアップデート信号から１つのアップデー
ト信号を選択し、この選択したアップデート信号のタイ
ミングによって予めセットされたテストデータを内部回
路３２に供給する。したがって、テストデータの入力タ
イミングに応じてテストデータを複数のステップに分割
する必要がないため、テストデータのステップ数を削減
でき、テスト時間を短縮できる。
Description
【０００１】
【産業上の利用分野】この発明は、例えば半導体集積回
路装置に係わり、特に、その特性を評価するバウンダリ
・スキャン・テスト(Boundary Scan Test)と称するテス
ト回路を内蔵した半導体集積回路装置に関する。
路装置に係わり、特に、その特性を評価するバウンダリ
・スキャン・テスト(Boundary Scan Test)と称するテス
ト回路を内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】周知のように、印刷配線基板上に実装さ
れた半導体集積回路装置のインサーキット・テストを行
う場合、従来は半導体集積回路装置の外部端子にテスタ
に接続されたプローブを接触し、このプローブを介して
テストに必要な信号を入力したり、入力信号に対する出
力信号を受けていた。しかし、現在の半導体集積回路装
置は、パッケージ技術の向上により、外部端子のピッチ
が極端に狭まっている。特に、表面実装型のパッケージ
においては半導体チップのピンにプローブを接触させる
ことが困難となってきている。このため、種々のテスト
方法が開発されている。この種のテスト方法の１つにバ
ウンダリ・スキャン・テストがある。
れた半導体集積回路装置のインサーキット・テストを行
う場合、従来は半導体集積回路装置の外部端子にテスタ
に接続されたプローブを接触し、このプローブを介して
テストに必要な信号を入力したり、入力信号に対する出
力信号を受けていた。しかし、現在の半導体集積回路装
置は、パッケージ技術の向上により、外部端子のピッチ
が極端に狭まっている。特に、表面実装型のパッケージ
においては半導体チップのピンにプローブを接触させる
ことが困難となってきている。このため、種々のテスト
方法が開発されている。この種のテスト方法の１つにバ
ウンダリ・スキャン・テストがある。
【０００３】図４は、従来のバウンダリ・スキャン・テ
ストを示すものである。半導体集積回路１１の内部に
は、例えばマイクロプロセッサ等の内部回路１２が設け
られている。この内部回路１２の周囲には複数のテスト
回路１３1 〜１３n が設けられている。これらテスト回
路１３1 〜１３i には入力パッド１４1 〜１４i が接続
され、テスト回路１３j 〜１３n には出力パッド１４j
〜１４n が接続されている。通常動作時において、前記
テスト回路１３1 〜１３i は入力パッド１４1 〜１４i
から供給された信号を内部回路１２に供給し、テスト回
路１３j 〜１３nは内部回路１２から出力された信号を
出力パッド１４j 〜１４n に出力する。これらテスト回
路１３1 〜１３n は、バウンダリ・スキャン・テスト時
にスキャンパス１５によって直列接続され、所謂シフト
レジスタとして動作する。スキャンパス１５の一端部に
はテストデータ入力パッド１６が接続され、他端部には
テストデータ出力パッド１７が接続されている。
ストを示すものである。半導体集積回路１１の内部に
は、例えばマイクロプロセッサ等の内部回路１２が設け
られている。この内部回路１２の周囲には複数のテスト
回路１３1 〜１３n が設けられている。これらテスト回
路１３1 〜１３i には入力パッド１４1 〜１４i が接続
され、テスト回路１３j 〜１３n には出力パッド１４j
〜１４n が接続されている。通常動作時において、前記
テスト回路１３1 〜１３i は入力パッド１４1 〜１４i
から供給された信号を内部回路１２に供給し、テスト回
路１３j 〜１３nは内部回路１２から出力された信号を
出力パッド１４j 〜１４n に出力する。これらテスト回
路１３1 〜１３n は、バウンダリ・スキャン・テスト時
にスキャンパス１５によって直列接続され、所謂シフト
レジスタとして動作する。スキャンパス１５の一端部に
はテストデータ入力パッド１６が接続され、他端部には
テストデータ出力パッド１７が接続されている。
【０００４】図５は、前記テスト回路１３1 の構成を示
すものである。データ入力用のテスト回路１３1 〜１３
i はいずれも同様の構成とされている。入力パッド１４
1 は入力バッファ２１を介してマルチプレクサ２２の一
方入力端に接続されている。マルチプレクサ２２の出力
端は内部回路１２に接続されるとともに、このマルチプ
レクサ２３の一方入力端に接続されている。このマルチ
プレクサ２３の他方入力端には前記スキャンパス１５を
介してテストデータ入力パッド１６が接続されている。
このマルチプレクサ２３はシフトモード切換え信号ＳＭ
によって制御され、マルチプレクサ２３の出力端はフリ
ップフロップ回路２４の入力端に接続されている。この
フリップフロップ回路２４のクロック信号入力端にはテ
スト時にテストデータをシフトするためのシフトクロッ
ク信号ＣＫＤＲが供給され、出力端はスキャンパス１５
を介して図示せぬ次段のテスト回路に接続されるととも
に、フリップフロップ回路２５の入力端に接続されてい
る。このフリップフロップ回路２５のクロック信号入力
端にはテスト時にフリップフロップ回路２４に保持した
テストデータを内部回路１２に供給するタイミング信号
としてのアップデート信号ＵＤＳが供給され、出力端は
前記マルチプレクサ２２の他方入力端に接続されてい
る。このマルチプレクサ２２には切換え信号ＴＲＵが供
給されており、この切換え信号ＴＲＵによって通常動作
時は入力バッファ２１の出力信号が選択され、バウンダ
リ・スキャン・テスト時はフリップフロップ回路２５の
出力信号が選択されるようになっている。
すものである。データ入力用のテスト回路１３1 〜１３
i はいずれも同様の構成とされている。入力パッド１４
1 は入力バッファ２１を介してマルチプレクサ２２の一
方入力端に接続されている。マルチプレクサ２２の出力
端は内部回路１２に接続されるとともに、このマルチプ
レクサ２３の一方入力端に接続されている。このマルチ
プレクサ２３の他方入力端には前記スキャンパス１５を
介してテストデータ入力パッド１６が接続されている。
このマルチプレクサ２３はシフトモード切換え信号ＳＭ
によって制御され、マルチプレクサ２３の出力端はフリ
ップフロップ回路２４の入力端に接続されている。この
フリップフロップ回路２４のクロック信号入力端にはテ
スト時にテストデータをシフトするためのシフトクロッ
ク信号ＣＫＤＲが供給され、出力端はスキャンパス１５
を介して図示せぬ次段のテスト回路に接続されるととも
に、フリップフロップ回路２５の入力端に接続されてい
る。このフリップフロップ回路２５のクロック信号入力
端にはテスト時にフリップフロップ回路２４に保持した
テストデータを内部回路１２に供給するタイミング信号
としてのアップデート信号ＵＤＳが供給され、出力端は
前記マルチプレクサ２２の他方入力端に接続されてい
る。このマルチプレクサ２２には切換え信号ＴＲＵが供
給されており、この切換え信号ＴＲＵによって通常動作
時は入力バッファ２１の出力信号が選択され、バウンダ
リ・スキャン・テスト時はフリップフロップ回路２５の
出力信号が選択されるようになっている。
【０００５】上記構成において、バウンダリ・スキャン
・テスト時はテストデータ入力パッド１６から供給され
たテストデータをシフトクロック信号ＣＫＤＲによって
各テスト回路１３1 〜１３i のフリップフロップ回路２
４にシリアルにセットする。この後、各テスト回路１３
1 〜１３i にセットしたテストデータをアップデート信
号ＵＤＳによって内部回路１２に転送し、内部回路１２
から出力された信号はテスト回路１３j 〜１３n に転送
されるようになっている。
・テスト時はテストデータ入力パッド１６から供給され
たテストデータをシフトクロック信号ＣＫＤＲによって
各テスト回路１３1 〜１３i のフリップフロップ回路２
４にシリアルにセットする。この後、各テスト回路１３
1 〜１３i にセットしたテストデータをアップデート信
号ＵＤＳによって内部回路１２に転送し、内部回路１２
から出力された信号はテスト回路１３j 〜１３n に転送
されるようになっている。
【０００６】
【発明が解決しようとする課題】ところで、従来のバウ
ンダリ・スキャン・テストは、テストデータをテスト力
回路１３1 〜１３i にセットした状態において、アップ
デート信号ＵＤＳにより一定のタイミングで一斉に内部
回路１２に供給している。これらテストデータは内部回
路１２の図示せぬ各入力ピン毎に所定のタイミングで入
力する必要がある。内部回路１２の入力ピンＰ１〜Ｐ４
に対して、例えば図６に示すようなタイミングによって
図７（ａ）に示す２ステップ分のテストデータを供給す
る場合、図７（ａ）に示すデータを図７（ｂ）に示すよ
うに変換して供給する必要がある。すなわち、バウンダ
リ・スキャン・テストでは、複数のテスト回路１３1 〜
１３i に対してテストデータをパラレルに入力すること
ができず、シリアルに入力するため、アップデート信号
ＵＤＳによりテスト力回路１３1 〜１３i にセットした
テストデータを図６に示すタイミングで供給するために
は、図６に示すタイミングに従って図７（ａ）に示すデ
ータを図７（ｂ）に示すように、入力波形の変化点毎に
分割したデータに変換する必要がある。実際のテストで
は、このように変換したテストデータを１ステップずつ
各テスト回路にセットしてはアップデート信号により内
部回路に供給するという動作が繰り返される。
ンダリ・スキャン・テストは、テストデータをテスト力
回路１３1 〜１３i にセットした状態において、アップ
デート信号ＵＤＳにより一定のタイミングで一斉に内部
回路１２に供給している。これらテストデータは内部回
路１２の図示せぬ各入力ピン毎に所定のタイミングで入
力する必要がある。内部回路１２の入力ピンＰ１〜Ｐ４
に対して、例えば図６に示すようなタイミングによって
図７（ａ）に示す２ステップ分のテストデータを供給す
る場合、図７（ａ）に示すデータを図７（ｂ）に示すよ
うに変換して供給する必要がある。すなわち、バウンダ
リ・スキャン・テストでは、複数のテスト回路１３1 〜
１３i に対してテストデータをパラレルに入力すること
ができず、シリアルに入力するため、アップデート信号
ＵＤＳによりテスト力回路１３1 〜１３i にセットした
テストデータを図６に示すタイミングで供給するために
は、図６に示すタイミングに従って図７（ａ）に示すデ
ータを図７（ｂ）に示すように、入力波形の変化点毎に
分割したデータに変換する必要がある。実際のテストで
は、このように変換したテストデータを１ステップずつ
各テスト回路にセットしてはアップデート信号により内
部回路に供給するという動作が繰り返される。
【０００７】このように、従来のバウンダリ・スキャン
・テストは、各テスト回路にセットしたテストデータを
アップデート信号によって一斉に内部回路に供給するた
め、所要の入力タイミングが設定されたパラレルのテス
トデータをシリアルのテストデータに変換する際、入力
タイミングに応じてテストデータを複数のステップに分
割しなければならない。したがって、テストデータのス
テップ数が増大し、テスト時間が増大するという問題を
有している。
・テストは、各テスト回路にセットしたテストデータを
アップデート信号によって一斉に内部回路に供給するた
め、所要の入力タイミングが設定されたパラレルのテス
トデータをシリアルのテストデータに変換する際、入力
タイミングに応じてテストデータを複数のステップに分
割しなければならない。したがって、テストデータのス
テップ数が増大し、テスト時間が増大するという問題を
有している。
【０００８】この発明は、上記課題を解決するものであ
り、その目的とするところは、テストデータのステップ
数の増大を防止し、テスト時間を短縮することが可能な
半導体集積回路装置を提供しようとするものである。
り、その目的とするところは、テストデータのステップ
数の増大を防止し、テスト時間を短縮することが可能な
半導体集積回路装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明の半導体集積回
路装置は、内部回路の周囲に配置され、通常動作時に所
要のデータを前記内部回路に供給し、テスト時にスキャ
ンパスを介して互いに直列接続され、前記スキャンパス
によって転送されてきたテストデータを記憶する記憶手
段を有した複数のテスト手段と、出力タイミングの異な
る複数の第１の制御信号を生成する生成手段と、前記各
テスト手段に対応して設けられ、各テスト手段の記憶手
段に記憶されたテストデータの出力タイミングを制御す
る第２の制御信号を保持する保持手段と、前記各テスト
手段に設けられ、前記保持手段に保持された第２の制御
信号に応じて前記生成手段によって生成された複数の第
１の制御信号から１つを選択する選択手段と、前記各テ
スト手段に設けられ、前記選択手段によって選択された
第１の制御信号が有する出力タイミングによって前記記
憶手段に記憶されたテストデータを内部回路に供給する
供給手段とを具備している。
路装置は、内部回路の周囲に配置され、通常動作時に所
要のデータを前記内部回路に供給し、テスト時にスキャ
ンパスを介して互いに直列接続され、前記スキャンパス
によって転送されてきたテストデータを記憶する記憶手
段を有した複数のテスト手段と、出力タイミングの異な
る複数の第１の制御信号を生成する生成手段と、前記各
テスト手段に対応して設けられ、各テスト手段の記憶手
段に記憶されたテストデータの出力タイミングを制御す
る第２の制御信号を保持する保持手段と、前記各テスト
手段に設けられ、前記保持手段に保持された第２の制御
信号に応じて前記生成手段によって生成された複数の第
１の制御信号から１つを選択する選択手段と、前記各テ
スト手段に設けられ、前記選択手段によって選択された
第１の制御信号が有する出力タイミングによって前記記
憶手段に記憶されたテストデータを内部回路に供給する
供給手段とを具備している。
【００１０】
【作用】すなわち、この発明において、生成手段は出力
タイミングが相違する複数の第１の制御信号を生成し、
保持手段は各テスト手段の記憶手段に記憶されたテスト
データの出力タイミングを制御する第２の制御信号を保
持している。選択手段は保持手段に保持された第２の制
御信号に応じて生成手段によって生成された複数の第１
の制御信号から１つを選択し、供給手段はこの選択手段
によって選択された第１の制御信号が有する出力タイミ
ングによって記憶手段に記憶されたテストデータを内部
回路に供給する。したがって、各テスト手段の記憶手段
に記憶されたテストデータの出力タイミングを第１の制
御信号に従って変えることができるため、テストデータ
を複数のステップに分割する必要がない。よって、テス
トデータのステップ数の増大を防止できるとともに、テ
スト時間を短縮できる。
タイミングが相違する複数の第１の制御信号を生成し、
保持手段は各テスト手段の記憶手段に記憶されたテスト
データの出力タイミングを制御する第２の制御信号を保
持している。選択手段は保持手段に保持された第２の制
御信号に応じて生成手段によって生成された複数の第１
の制御信号から１つを選択し、供給手段はこの選択手段
によって選択された第１の制御信号が有する出力タイミ
ングによって記憶手段に記憶されたテストデータを内部
回路に供給する。したがって、各テスト手段の記憶手段
に記憶されたテストデータの出力タイミングを第１の制
御信号に従って変えることができるため、テストデータ
を複数のステップに分割する必要がない。よって、テス
トデータのステップ数の増大を防止できるとともに、テ
スト時間を短縮できる。
【００１１】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１において、半導体集積回路３１の内
部には、例えばマイクロプロセッサ等の内部回路３２が
設けられている。この内部回路３２の周囲には複数のテ
スト回路３３1 〜３３n が設けられている。これらテス
ト回路３３1 〜３３i には入力パッド３４1 〜３４i が
接続され、テスト回路３３j 〜３３n には出力パッド３
４j 〜３４n が接続されている。通常の動作時におい
て、前記テスト回路３３1〜３３i は入力パッド３４1
〜３４i から供給された信号を内部回路３２に供給し、
テスト回路３３j 〜３３n は内部回路３２から出力され
た信号を出力パッド３４j 〜３４n に出力する。これら
テスト回路３３1 〜３３n は、バウンダリ・スキャン・
テスト時にスキャンパス３５によって直列接続され、所
謂シフトレジスタとして動作する。前記スキャンパス３
５の一端部及び他端部は制御部（ＣＯＮＴ）３６に接続
されている。この制御部３６はバウンダリ・スキャン・
テスト時にテストデータの入出力制御を行うものであ
り、この制御部３６には図示せぬテスタより後述するタ
イミング切換え信号（ＴＣＨ）、テストデータ（ＴＤ）
及びテスト命令（ＩＮＳ）が供給されるスキャンイン入
力端子（ＴＤＩ）としてのパッド３６1 、テストモード
を選択するためのテストモード選択信号（ＴＭＳ）が供
給されるテストモード入力端子としてのパッド３６2 、
テスト用のクロック信号（ＴＣＫ）が供給されるテスト
クロック入力端子としてのパッド３６3 、テスト結果
（ＴＤＯ）を出力するためのスキャンアウト出力端子と
してのパッド３６4 が接続されている。
して説明する。図１において、半導体集積回路３１の内
部には、例えばマイクロプロセッサ等の内部回路３２が
設けられている。この内部回路３２の周囲には複数のテ
スト回路３３1 〜３３n が設けられている。これらテス
ト回路３３1 〜３３i には入力パッド３４1 〜３４i が
接続され、テスト回路３３j 〜３３n には出力パッド３
４j 〜３４n が接続されている。通常の動作時におい
て、前記テスト回路３３1〜３３i は入力パッド３４1
〜３４i から供給された信号を内部回路３２に供給し、
テスト回路３３j 〜３３n は内部回路３２から出力され
た信号を出力パッド３４j 〜３４n に出力する。これら
テスト回路３３1 〜３３n は、バウンダリ・スキャン・
テスト時にスキャンパス３５によって直列接続され、所
謂シフトレジスタとして動作する。前記スキャンパス３
５の一端部及び他端部は制御部（ＣＯＮＴ）３６に接続
されている。この制御部３６はバウンダリ・スキャン・
テスト時にテストデータの入出力制御を行うものであ
り、この制御部３６には図示せぬテスタより後述するタ
イミング切換え信号（ＴＣＨ）、テストデータ（ＴＤ）
及びテスト命令（ＩＮＳ）が供給されるスキャンイン入
力端子（ＴＤＩ）としてのパッド３６1 、テストモード
を選択するためのテストモード選択信号（ＴＭＳ）が供
給されるテストモード入力端子としてのパッド３６2 、
テスト用のクロック信号（ＴＣＫ）が供給されるテスト
クロック入力端子としてのパッド３６3 、テスト結果
（ＴＤＯ）を出力するためのスキャンアウト出力端子と
してのパッド３６4 が接続されている。
【００１２】さらに、この制御部３６にはタイミング変
換部３７及びレジスタ３８が接続されている。前記タイ
ミング変換部３７は制御部３６から出力されるアップデ
ート信号ＵＤＳを複数の異なるタイミングのアップデー
ト信号ＵＤＳ０〜ＵＤＳ３に変換するものである。この
タイミング変換部３７から出力されるアップデート信号
ＵＤＳ０〜ＵＤＳ３はそれぞれ前記テスト回路３３1 〜
３３n に供給される。また、前記レジスタ３８は制御部
３６から出力されるタイミング切換え信号ＴＣＨを保持
する。このタイミング切換え信号ＴＣＨは、前記アップ
デート信号ＵＤＳ０〜ＵＤＳ３から１つのアップデート
信号を選択するものであり、テストデータの入力タイミ
ングに応じて、前記テスト回路３３1 〜３３n 毎に設定
されている。前記レジスタ３８に保持されたタイミング
切換え信号ＴＣＨは、対応するテスト回路３３1 〜３３
n に供給される。
換部３７及びレジスタ３８が接続されている。前記タイ
ミング変換部３７は制御部３６から出力されるアップデ
ート信号ＵＤＳを複数の異なるタイミングのアップデー
ト信号ＵＤＳ０〜ＵＤＳ３に変換するものである。この
タイミング変換部３７から出力されるアップデート信号
ＵＤＳ０〜ＵＤＳ３はそれぞれ前記テスト回路３３1 〜
３３n に供給される。また、前記レジスタ３８は制御部
３６から出力されるタイミング切換え信号ＴＣＨを保持
する。このタイミング切換え信号ＴＣＨは、前記アップ
デート信号ＵＤＳ０〜ＵＤＳ３から１つのアップデート
信号を選択するものであり、テストデータの入力タイミ
ングに応じて、前記テスト回路３３1 〜３３n 毎に設定
されている。前記レジスタ３８に保持されたタイミング
切換え信号ＴＣＨは、対応するテスト回路３３1 〜３３
n に供給される。
【００１３】図２は、図１の要部を取出して示すもので
あり、図１と同一部分には同一符号を付す。前記制御部
３６にはＩＥＥＥ１１４９．１の標準に準拠したＴＡＰ
（Test Access Port）制御部４１と、命令レジスタ４
２、デコーダ４３及びマルチプレクサ４４が設けられて
いる。前記ＴＡＰ制御部４１には前記テストモード選択
信号ＴＭＳ、テストクロック信号ＴＣＫが供給されてい
る。このＴＡＰ制御部４１には前記タイミング変換部３
７が接続されるとともに、命令レジスタ４２が接続され
ている。このＴＡＰ制御部４１は、テストクロック信号
ＴＣＫの立ち上がり時におけるテストモード選択信号Ｔ
ＭＳの状態に応じて、種々のテスト状態を設定し、命令
レジスタ４２を制御したり、タイミング変換部３７にア
ップデート信号ＵＤＳを出力する。さらに、このＴＡＰ
制御部４１は、テストクロック信号ＴＣＫからテストデ
ータをシフトするための前記シフトクロック信号ＣＫＤ
Ｒを生成し出力する。
あり、図１と同一部分には同一符号を付す。前記制御部
３６にはＩＥＥＥ１１４９．１の標準に準拠したＴＡＰ
（Test Access Port）制御部４１と、命令レジスタ４
２、デコーダ４３及びマルチプレクサ４４が設けられて
いる。前記ＴＡＰ制御部４１には前記テストモード選択
信号ＴＭＳ、テストクロック信号ＴＣＫが供給されてい
る。このＴＡＰ制御部４１には前記タイミング変換部３
７が接続されるとともに、命令レジスタ４２が接続され
ている。このＴＡＰ制御部４１は、テストクロック信号
ＴＣＫの立ち上がり時におけるテストモード選択信号Ｔ
ＭＳの状態に応じて、種々のテスト状態を設定し、命令
レジスタ４２を制御したり、タイミング変換部３７にア
ップデート信号ＵＤＳを出力する。さらに、このＴＡＰ
制御部４１は、テストクロック信号ＴＣＫからテストデ
ータをシフトするための前記シフトクロック信号ＣＫＤ
Ｒを生成し出力する。
【００１４】前記命令レジスタ４２はＴＡＰ制御部４１
の制御に応じてテスト命令ＩＮＳを記憶する。このテス
ト命令ＩＮＳはテストデータＴＤと同様に前記スキャン
イン入力端子（ＴＤＩ）からシリアルに入力される。命
令レジスタ４２にはデコーダ４３が接続され、このデコ
ーダ４３にはマルチプレクサ４４が接続されている。こ
のマルチプレクサ４４の入力端にはスキャンイン入力端
子からタイミング変換信号ＴＣＨまたはテストデータＴ
Ｄが供給される。このマルチプレクサ４４の一方出力端
Ａはスキャンパス３５を介して前記テスト回路３３1 に
接続され、他方出力端Ｂは前記レジスタ３８に接続され
ている。
の制御に応じてテスト命令ＩＮＳを記憶する。このテス
ト命令ＩＮＳはテストデータＴＤと同様に前記スキャン
イン入力端子（ＴＤＩ）からシリアルに入力される。命
令レジスタ４２にはデコーダ４３が接続され、このデコ
ーダ４３にはマルチプレクサ４４が接続されている。こ
のマルチプレクサ４４の入力端にはスキャンイン入力端
子からタイミング変換信号ＴＣＨまたはテストデータＴ
Ｄが供給される。このマルチプレクサ４４の一方出力端
Ａはスキャンパス３５を介して前記テスト回路３３1 に
接続され、他方出力端Ｂは前記レジスタ３８に接続され
ている。
【００１５】前記デコーダ４３は命令レジスタ４２に記
憶されたテスト命令をデコーダ４３する。マルチプレク
サ４４はデコーダ４３の出力信号に応じて、レジスタ３
８またはテスト回路３３1 を選択する。前記レジスタ３
８はタイミング変換信号ＴＣＨを保持する。このタイミ
ング変換信号ＴＣＨは各テスト回路３３1 〜３３n に対
応して例えば２ビットの信号によって構成され、これら
２ビットの信号が各テスト回路に供給されている。
憶されたテスト命令をデコーダ４３する。マルチプレク
サ４４はデコーダ４３の出力信号に応じて、レジスタ３
８またはテスト回路３３1 を選択する。前記レジスタ３
８はタイミング変換信号ＴＣＨを保持する。このタイミ
ング変換信号ＴＣＨは各テスト回路３３1 〜３３n に対
応して例えば２ビットの信号によって構成され、これら
２ビットの信号が各テスト回路に供給されている。
【００１６】前記タイミング変換部３７はＴＡＰ制御部
４１から供給されたアップデート信号ＵＤＳよりタイミ
ングが異なる複数のアップデート信号ＵＤＳ０〜ＵＤＳ
３を出力する。すなわち、タイミング変換部３７は例え
ば遅延時間が５ｎｓ、１０ｎｓ、２０ｎｓに設定された
遅延回路ＤＬ１〜ＤＬ３を有し、これら遅延回路ＤＬ１
〜ＤＬ３からアップデート信号ＵＤＳ１〜ＵＤＳ３がそ
れぞれ出力される。アップデート信号ＵＤＳ０は遅延時
間が０に設定された信号である。尚、図２において、テ
ストデータを出力する構成は省略している。
４１から供給されたアップデート信号ＵＤＳよりタイミ
ングが異なる複数のアップデート信号ＵＤＳ０〜ＵＤＳ
３を出力する。すなわち、タイミング変換部３７は例え
ば遅延時間が５ｎｓ、１０ｎｓ、２０ｎｓに設定された
遅延回路ＤＬ１〜ＤＬ３を有し、これら遅延回路ＤＬ１
〜ＤＬ３からアップデート信号ＵＤＳ１〜ＵＤＳ３がそ
れぞれ出力される。アップデート信号ＵＤＳ０は遅延時
間が０に設定された信号である。尚、図２において、テ
ストデータを出力する構成は省略している。
【００１７】図３は、前記テスト回路３３1 の構成を示
すものであり、図５と同一部分には同一符号を付し、異
なる部分についてのみ説明する。この他のテスト回路も
テスト回路３３1 と同様の構成とされている。このテス
ト回路３３1 において、フリップフロップ回路２５のク
ロック信号入力端にはマルチプレクサ（ＭＰＸ）４５の
出力端が接続されている。このマルチプレクサ４５の入
力端には前記タイミング変換部３７から出力されるアッ
プデート信号ＵＰＳ０〜ＵＳＰ３が供給されている。さ
らに、マルチプレクサ４５の制御信号入力端には前記レ
ジスタ３８から出力されるタイミング変換信号Ｔ０、Ｔ
１が供給され、このタイミング変換信号Ｔ０、Ｔ１によ
ってアップデート信号ＵＰＳ０〜ＵＳＰ３のうちの１つ
が選択される。
すものであり、図５と同一部分には同一符号を付し、異
なる部分についてのみ説明する。この他のテスト回路も
テスト回路３３1 と同様の構成とされている。このテス
ト回路３３1 において、フリップフロップ回路２５のク
ロック信号入力端にはマルチプレクサ（ＭＰＸ）４５の
出力端が接続されている。このマルチプレクサ４５の入
力端には前記タイミング変換部３７から出力されるアッ
プデート信号ＵＰＳ０〜ＵＳＰ３が供給されている。さ
らに、マルチプレクサ４５の制御信号入力端には前記レ
ジスタ３８から出力されるタイミング変換信号Ｔ０、Ｔ
１が供給され、このタイミング変換信号Ｔ０、Ｔ１によ
ってアップデート信号ＵＰＳ０〜ＵＳＰ３のうちの１つ
が選択される。
【００１８】上記構成において、図１乃至図３の動作に
ついて説明する。バウンダリ・スキャン・テスト時、Ｔ
ＡＰ制御部４１はテストクロック信号ＴＣＫに同期して
供給されたテストモード選択信号ＴＭＳに応じて、命令
レジスタ４２に命令をセットする。デコーダ４３はこの
命令をデコードし、この命令がタイミング変換信号ＴＣ
Ｈの入力である場合、マルチプレクサ４４の他方出力端
Ｂを選択する。このマルチプレクサ４４は入力されたタ
イミング変換信号ＴＣＨをレジスタ３８にセットする。
ついて説明する。バウンダリ・スキャン・テスト時、Ｔ
ＡＰ制御部４１はテストクロック信号ＴＣＫに同期して
供給されたテストモード選択信号ＴＭＳに応じて、命令
レジスタ４２に命令をセットする。デコーダ４３はこの
命令をデコードし、この命令がタイミング変換信号ＴＣ
Ｈの入力である場合、マルチプレクサ４４の他方出力端
Ｂを選択する。このマルチプレクサ４４は入力されたタ
イミング変換信号ＴＣＨをレジスタ３８にセットする。
【００１９】次に、ＴＡＰ制御部４１はテストクロック
信号ＴＣＫに同期して供給されたテストモード選択信号
ＴＭＳに応じて、命令レジスタ４２にテスト命令ＩＮＳ
をセットする。デコーダ４３はこのテスト命令をデコー
ドし、この命令がテストデータの入力を示す場合、マル
チプレクサ４４の一方出力端Ａを選択する。したがっ
て、このマルチプレクサ４４を介して入力されたテスト
データＴＤはシフトクロック信号ＣＫＤＲによって順次
テスト回路３３1 〜３３i にシフトされ、各フリップフ
ロップ２４にセットされる。
信号ＴＣＫに同期して供給されたテストモード選択信号
ＴＭＳに応じて、命令レジスタ４２にテスト命令ＩＮＳ
をセットする。デコーダ４３はこのテスト命令をデコー
ドし、この命令がテストデータの入力を示す場合、マル
チプレクサ４４の一方出力端Ａを選択する。したがっ
て、このマルチプレクサ４４を介して入力されたテスト
データＴＤはシフトクロック信号ＣＫＤＲによって順次
テスト回路３３1 〜３３i にシフトされ、各フリップフ
ロップ２４にセットされる。
【００２０】次に、ＴＡＰ制御部４１はテストクロック
信号ＴＣＫに同期して供給されたテストモード選択信号
ＴＭＳによって、アップデート信号の発生が指示される
と、アップデート信号ＵＰＳを出力する。このアップデ
ート信号ＵＰＳはタイミング変換部３７に供給され、こ
のタイミング変換部３７からタイミングの相違する複数
のアップデート信号ＵＰＳ０〜ＵＳＰ３が出力される。
これらアップデート信号ＵＰＳ０〜ＵＳＰ３はそれぞれ
テスト回路３３1 〜３３n のマルチプレクサに供給さ
れ、このうち、各テスト回路３３1 〜３３i では、前記
レジスタ３８から供給される２ビットのタイミング変換
信号によって１つのアップデート信号が選択される。し
たがって、この選択されたアップデート信号のタイミン
グによってフリップフロップ２４にセットされたテスト
データが内部回路３２に供給される。
信号ＴＣＫに同期して供給されたテストモード選択信号
ＴＭＳによって、アップデート信号の発生が指示される
と、アップデート信号ＵＰＳを出力する。このアップデ
ート信号ＵＰＳはタイミング変換部３７に供給され、こ
のタイミング変換部３７からタイミングの相違する複数
のアップデート信号ＵＰＳ０〜ＵＳＰ３が出力される。
これらアップデート信号ＵＰＳ０〜ＵＳＰ３はそれぞれ
テスト回路３３1 〜３３n のマルチプレクサに供給さ
れ、このうち、各テスト回路３３1 〜３３i では、前記
レジスタ３８から供給される２ビットのタイミング変換
信号によって１つのアップデート信号が選択される。し
たがって、この選択されたアップデート信号のタイミン
グによってフリップフロップ２４にセットされたテスト
データが内部回路３２に供給される。
【００２１】上記実施例によれば、タイミング変換部３
７によってタイミングの異なる複数のアップデート信号
を生成し、テスト回路３３1 〜３３i はレジスタ３８に
記憶されたタイミング変換信号によって複数のアップデ
ート信号から１つのアップデート信号を選択し、この選
択したアップデート信号のタイミングによってフリップ
フロップ２４に記憶したテストデータを内部回路３２に
供給している。したがって、従来のように、テストデー
タの入力タイミングに応じてテストデータを複数のステ
ップに分割する必要がないため、テストデータのステッ
プ数を削減できる。しかも、テストデータのステップ数
が少ないため、テスト時間を短縮することができるもの
である。
７によってタイミングの異なる複数のアップデート信号
を生成し、テスト回路３３1 〜３３i はレジスタ３８に
記憶されたタイミング変換信号によって複数のアップデ
ート信号から１つのアップデート信号を選択し、この選
択したアップデート信号のタイミングによってフリップ
フロップ２４に記憶したテストデータを内部回路３２に
供給している。したがって、従来のように、テストデー
タの入力タイミングに応じてテストデータを複数のステ
ップに分割する必要がないため、テストデータのステッ
プ数を削減できる。しかも、テストデータのステップ数
が少ないため、テスト時間を短縮することができるもの
である。
【００２２】尚、タイミング変換部３７で生成するアッ
プデート信号の数及びアップデート信号に設定する遅延
時間は上記実施例に限定されるものではなく、テストデ
ータの入力タイミングに応じて設定すればよい。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
プデート信号の数及びアップデート信号に設定する遅延
時間は上記実施例に限定されるものではなく、テストデ
ータの入力タイミングに応じて設定すればよい。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００２３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、テストデータのステップ数の増大を防止し、テスト
時間を短縮することが可能なことが可能な半導体集積回
路装置を提供できる。
ば、テストデータのステップ数の増大を防止し、テスト
時間を短縮することが可能なことが可能な半導体集積回
路装置を提供できる。
【図１】この発明の一実施例を概略的に示す回路構成
図。
図。
【図２】図１の要部を具体的に示す回路図。
【図３】図１の要部を具体的に示す回路図。
【図４】従来のバウンダリ・スキャン・テストを説明す
るために示す回路構成図。
るために示す回路構成図。
【図５】図４の要部を具体的に示す回路図。
【図６】図４、図５の動作を説明するために示すタイミ
ングチャート。
ングチャート。
【図７】図７（ａ）（ｂ）はそれぞれ図４、図５の動作
を説明するために示す図。
を説明するために示す図。
３１…半導体集積回路、３２…内部回路、３３1 〜３３
n …テスト回路、３５…スキャンパス、３６…制御部、
３７…タイミング変換部、３８…レジスタ、４１…ＴＡ
Ｐ制御部、ＤＬ１〜ＤＬ３…遅延回路、４５…マルチプ
レクサ。
n …テスト回路、３５…スキャンパス、３６…制御部、
３７…タイミング変換部、３８…レジスタ、４１…ＴＡ
Ｐ制御部、ＤＬ１〜ＤＬ３…遅延回路、４５…マルチプ
レクサ。
Claims (2)
- 【請求項１】 内部回路の周囲に配置され、通常動作時
に所要のデータを前記内部回路に供給し、テスト時にス
キャンパスを介して互いに直列接続され、前記スキャン
パスによって転送されてきたテストデータを記憶する記
憶手段を有した複数のテスト手段と、 出力タイミングの異なる複数の第１の制御信号を生成す
る生成手段と、 前記各テスト手段に対応して設けられ、各テスト手段の
記憶手段に記憶されたテストデータの出力タイミングを
制御する第２の制御信号を保持する保持手段と、 前記各テスト手段に設けられ、前記保持手段に保持され
た第２の制御信号に応じて前記生成手段によって生成さ
れた複数の第１の制御信号から１つを選択する選択手段
と、 前記各テスト手段に設けられ、前記選択手段によって選
択された第１の制御信号が有する出力タイミングによっ
て前記記憶手段に記憶されたテストデータを内部回路に
供給する供給手段とを具備することを特徴とする半導体
集積回路装置。 - 【請求項２】 前記生成手段は遅延時間が相違した複数
の遅延手段を有し、これら遅延手段によって所定の信号
を遅延することにより前記第１の制御信号を生成するこ
とを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05861394A JP3319541B2 (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路装置 |
| US08/810,291 US5894548A (en) | 1994-03-29 | 1997-03-03 | Semiconductor device having test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05861394A JP3319541B2 (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07270492A true JPH07270492A (ja) | 1995-10-20 |
| JP3319541B2 JP3319541B2 (ja) | 2002-09-03 |
Family
ID=13089401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05861394A Expired - Fee Related JP3319541B2 (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894548A (ja) |
| JP (1) | JP3319541B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
| US9116210B2 (en) | 2001-09-28 | 2015-08-25 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1185562A (ja) * | 1997-09-04 | 1999-03-30 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US6418547B1 (en) * | 1998-02-26 | 2002-07-09 | Micron Technology, Inc. | Internal guardband for semiconductor testing |
| US6381722B1 (en) * | 1999-06-08 | 2002-04-30 | Intel Corporation | Method and apparatus for testing high speed input paths |
| US6421801B1 (en) * | 1999-06-08 | 2002-07-16 | Intel Corporation | Testing IO timing in a delay locked system using separate transmit and receive loops |
| DE19939595C1 (de) * | 1999-08-20 | 2001-02-08 | Siemens Ag | Anordnung zum Testen einer Vielzahl von Halbleiterschaltungen |
| US6834356B1 (en) | 2000-02-15 | 2004-12-21 | International Business Machines Corporation | Functional clock generation controlled by JTAG extensions |
| JP2002139557A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置 |
| CN100346309C (zh) * | 2002-03-11 | 2007-10-31 | 华为技术有限公司 | 存储器在板测试方法 |
| CN100370430C (zh) * | 2003-08-05 | 2008-02-20 | 华为技术有限公司 | 一种边界扫描链自测方法 |
| DE102004016387A1 (de) * | 2004-04-02 | 2005-10-27 | Texas Instruments Deutschland Gmbh | Schnittstellenschaltung für einen einzelnen Logik-Eingangspin eines elektronischen Systems |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879718A (en) * | 1987-11-30 | 1989-11-07 | Tandem Computers Incorporated | Scan data path coupling |
| US5127008A (en) * | 1990-01-25 | 1992-06-30 | International Business Machines Corporation | Integrated circuit driver inhibit control test method |
| US5329188A (en) * | 1991-12-09 | 1994-07-12 | Cray Research, Inc. | Clock pulse measuring and deskewing system and process |
| US5389843A (en) * | 1992-08-28 | 1995-02-14 | Tektronix, Inc. | Simplified structure for programmable delays |
| JP2550837B2 (ja) * | 1992-09-25 | 1996-11-06 | 日本電気株式会社 | スキャンパスのテスト制御回路 |
| US5526365A (en) * | 1993-07-30 | 1996-06-11 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
-
1994
- 1994-03-29 JP JP05861394A patent/JP3319541B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-03 US US08/810,291 patent/US5894548A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9116210B2 (en) | 2001-09-28 | 2015-08-25 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US10114073B2 (en) | 2001-09-28 | 2018-10-30 | Rambus Inc. | Integrated circuit testing |
| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3319541B2 (ja) | 2002-09-03 |
| US5894548A (en) | 1999-04-13 |
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