JP2003028933A

JP2003028933A - 半導体装置のテストモード制御回路

Info

Publication number: JP2003028933A
Application number: JP2001217231A
Authority: JP
Inventors: Yasuhisa Takeyama; 泰久武山; Nobuaki Otsuka; 伸朗大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-17
Filing date: 2001-07-17
Publication date: 2003-01-29

Abstract

(57)【要約】【課題】複数種類のテストモードを任意の順番で実施
することができる半導体装置のテストモード制御回路を
提供する。【解決手段】直列に接続されたｎ×ｍ個のレジスタか
らなるシフトレジスタと、ｎ×ｍ個のレジスタの一端の
レジスタへデータを入力イするための入力端子と、総て
のレジスタに接続されたクロック信号線と、ｎ×ｍ個の
レジスタの他端のレジスタからデータを出力するための
出力端子とを有する。ｎ個のレジスタに保持されている
ｎ個のデータによって１つのテストモードが特定され
る。クロック信号線は、レジスタに保持されているデー
タを隣接する次のレジスタへ移動する為のクロック信号
を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置のテスト
モード制御回路に関わり、特に、パッケージに封入され
た後に種々の動作試験を実施する為のテストモードを制
御する為の電子回路に関する。

【０００２】

【従来の技術】半導体装置においては、通常の動作モー
ドとは別に、半導体装置の様々な動作性能の試験を実施
する為のテストモードが設けられているのが一般的であ
る。

【０００３】半導体装置の中でも、特に高速動作が要求
されるメモリ等の集積回路においては寄生抵抗や寄生容
量などの影響が無視できない為、最終製品と同様の専用
パッケージに封入した状態で、ＡＣ特性などの動作試験
を行うことが必要不可欠である。ウェハ状態の半導体装
置においては、パッケージとは無関係にテスト専用のパ
ッドを設けることができるため、様々な条件のテストモ
ードを任意の順番で行うことができる。しかし、高密度
にパッケージングされた後においては、パッケージから
導出されるピンの総数が制限されるため、自由度の高い
テストモードの制御が困難であった。従来のテストモー
ド制御方式の３つの事例を以下に示す。

【０００４】まず、図５に示すように、パッケージから
２つのテスト専用ピン（ＮＵ１、ＮＵ２）が導出されて
いる場合、高電圧レベル（Ｈレベル）と低電圧レベル
（Ｌレベル）との組合せにより４つのモードを特定する
ことができる。このうち、ＮＵ１及びＮＵ２が共にＬレ
ベルのモードは通常の動作モードを示すため、残りの３
つのモードによりテストモード１、２、３をそれぞれ特
定することができる。

【０００５】また、図６に示すように、１つのテスト専
用ピンＮＵを介して外部からテストモードを特定する為
の情報をシフトレジスタ内に取り込む。シフトレジスタ
はテスト専用ピンＮＵに直列に接続された複数のレジス
タ５２からなる。シフトレジスタ内のデータの受け渡し
はクロック信号（ＣＫ）で制御される。シフトレジスタ
内のデータをデコーダ５４で組合せ、このデータの組合
せによってテストモードの種類や条件を規定する。

【０００６】更に、半導体装置内にＢＩＳＴ（Bult-in
Self Test）等を設けた場合は、図７に示すように、シ
フトレジスタを構成する各レジスタ５５に、常に決まっ
た初期値が与えられているようにする。クロック信号Ｃ
Ｋにより、シフトレジスタ内のデータを受け渡すと同時
に、シフトレジスタ内のデータが順番に出力され、その
データをコマンドなどに利用したテストを実施すること
ができる。

【０００７】

【発明が解決しようとする課題】図５に示したテストモ
ード制御方式では、テスト専用に割り当てられるピンの
数はパッケージのピン総数の制約から少数（２つ）に限
定されてしまう。これに伴い、実施可能なテストモード
の種類も少数（３通り）に限定されてしまう。

【０００８】図６に示したテストモード制御方式では、
シフトレジスタ内のデータの組合せにより、単一のテス
トモード内において同時に設定可能な複数の動作条件を
設定することができる。しかし、複数の異なる種類のテ
ストモードを連続して実施することができない。

【０００９】図７に示したテストモード制御方式では、
シフトレジスタの構成全体で考えたとき、データの並び
は常に決まった初期値として与えられる一通りだけであ
る。そのため、実施されるテストモードのシーケンス
（順番）は一通りだけとなり、実施可能なテストモード
の種類が限定されてしまい、自由度の高いテストモード
の制御が困難であった。

【００１０】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、複数種
類のテストモードを任意の順番で実施することができる
半導体装置のテストモード制御回路を提供することであ
る。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置のテストモード制御回路
は、通常の動作モードとは別に、所定の動作試験を実施
する為のテストモードを有する半導体装置のテストモー
ド制御回路であって、直列に接続されたｎ×ｍ個のレジ
スタから少なくとも構成されたシフトレジスタと、ｎ×
ｍ個のレジスタの一端に位置するレジスタへデータを入
力する為の入力端子と、シフトレジスタを構成する総て
のレジスタに接続されたクロック信号線と、ｎ×ｍ個の
レジスタの他端に位置するレジスタからデータを出力す
る為の出力端子とを有する。

【００１２】ここで、ｎ個のレジスタに保持されている
ｎ個のデータによって１つのテストモードが特定され
る。入力端子を介してデータをレジスタへ入力すること
ができる。クロック信号線は、レジスタに保持されてい
るデータを隣接する次のレジスタへ移動する為のクロッ
ク信号を供給する。出力端子を介してデータをレジスタ
から出力することができる。なお、ｎ及びｍは任意の自
然数である。

【００１３】本発明にかかる半導体装置のテストモード
制御回路は、通常の動作モードとは別に、所定の動作試
験を実施する為のテストモードを有する半導体装置のテ
ストモード制御回路であって、直列に接続されたｎ×ｍ
個の第１のレジスタから少なくとも構成された第１のシ
フトレジスタと、第１のシフトレジスタの一端に位置す
る第１のレジスタへ第１のデータを入力する為の入力端
子と、第１のシフトレジスタを構成する総ての第１のレ
ジスタに接続された第１のクロック信号線と、直列に接
続されたｍ個の第２のレジスタから構成された第２のシ
フトレジスタと、ｎ個の第１のレジスタ及び１つの第２
のレジスタに接続されたｍ個のデータ変換回路と、第２
のシフトレジスタを構成する総ての第２のレジスタに接
続された第２のクロック信号線と、第２のシフトレジス
タの一端に位置する第２のレジスタから第２のデータを
出力する為の出力端子とを有する。

【００１４】ここで、ｎ個の第１のレジスタに保持され
ているｎ個の第１のデータにより１つのテストモードが
特定される。入力端子を介して第１のデータを第１のレ
ジスタへ入力することができる。第１のクロック信号線
は、第１のレジスタに保持されている第１のデータを隣
接する他の第１のレジスタへ移動する為の第１のクロッ
ク信号を供給する。ｍ個の第２のレジスタに保持されて
いるｍ通りの第２のデータによりｍ種類のテストモード
が特定される。データ変換回路は、ｎ個の第１のレジス
タに保持されている第１のデータを、１つの第２のレジ
スタに保持される第２のデータへ変換する機能を有す
る。第２のクロック信号線は、第２のレジスタに保持さ
れている第２のデータを隣接する他の第２のレジスタへ
移動する為の第２のクロック信号を供給する。出力端子
を介して第２のデータを第２のレジスタから出力する。

【００１５】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、各構成要素の形状又
は大きさ、及び構成要素間を接続する配線の配置などは
現実のものとは異なる場合があることに留意すべきであ
る。

【００１６】（第１の実施の形態）第１の実施の形態に
係る半導体装置は、通常の動作モードとは別に、所定の
動作試験を実施する為のテストモードにおいて動作させ
ることができる半導体装置であり、特に、高速動作が要
求される半導体記憶装置について説明する。

【００１７】ここで、所定の動作試験は、半導体装置の
様々な動作性能を評価する為の試験を示す。特に、高速
動作が要求される半導体記憶装置においては、寄生抵抗
や寄生容量などの影響が無視できない為、最終製品と同
様の専用パッケージに封入した状態で実施されるＡＣ特
性などの動作試験を示す。また、動作試験を実施する為
のテストモードは、半導体装置の様々な動作条件を設定
することができる。

【００１８】図１は、本発明の第１の実施の形態に係る
半導体装置のテストモードを制御する為の回路構成を示
すブロック図である。図１に示すように、テストモード
制御回路は、直列に接続されたｎ×ｍ個のレジスタ５か
ら少なくとも構成されたシフトレジスタ１と、ｎ×ｍ個
のレジスタ５の一端に位置するレジスタ５（１）に接続
された入力端子（テスト専用端子）ＮＵと、シフトレジ
スタ１を構成する総てのレジスタ５に接続されたクロッ
ク信号線３と、ｎ×ｍ個のレジスタ５の他端に位置する
レジスタ５（ｎ×ｍ）に接続された出力端子４とを少な
くとも有する。ここで入力端子を、テストモードを特定
するデータを入力する為だけのテスト専用端子とする。

【００１９】また、第１の実施の形態に係るテストモー
ド制御回路は、テスト専用端子ＮＵとレジスタ５（１）
との間に配置された入力切替スイッチ７と、レジスタ５
（ｎ×ｍ）と出力端子４との間に配置された出力切替ス
イッチ８とを更に有する。また、シフトレジスタ１は、
レジスタ５（ｎ×ｍ）の他端に接続されたレジスタ６を
更に有する。入力切替スイッチ７の０（Ｌｏｗ）側入力
にテスト専用端子ＮＵが接続され、入力切替スイッチ７
の出力にレジスタ５（１）が接続されている。出力切替
スイッチ８の１（Ｈｉｇｈ）側入力にレジスタ５（ｎ×
ｍ）が接続され、出力切替スイッチ８の出力に出力端子
４が接続されている。レジスタ６の出力は、入力切替ス
イッチ７及び出力切替スイッチ８の切替端子にそれぞれ
接続されている。また、レジスタ５（ｎ×ｍ）の出力は
入力切替スイッチ７の１側入力へ入力され、出力切替ス
イッチ８の０側入力には、通常の動作モードにおける信
号（通常動作信号）が入力されている。

【００２０】１つのレジスタ５は１つのデータを保持す
ることができ、ｎ個のレジスタ５に保持されているｎ個
のデータにより１つのテストモードが特定される。従っ
て、ｎ×ｍ個のレジスタ５は、ｍ種類のテストモードを
特定する為の情報を保持することができる。データはテ
スト専用ピンＮＵを介してレジスタ５へ取り込まれる。
クロック信号線３は、レジスタ５に保持されているデー
タを隣接する他のレジスタ５へ移動する為の内部クロッ
ク信号（ＣＫｉｎｔ）を供給する。データは、レジスタ
６のデータに応じて制御され、出力端子４から出力され
る。内部クロック信号（ＣＫｉｎｔ）は、半導体装置の
内部において生成されるクロック信号であり、通常、半
導体装置の外部から供給される外部クロック信号（ＣＫ
ｅｘｔ）から区別される信号である。

【００２１】具体的には、実際に動作試験を実施する前
に、予め、内部クロック信号ＣＫｉｎｔを動作させなが
らｎ×ｍ＋１個のデータを順番にテスト専用端子ＮＵか
ら入力し、シフトレジスタ１内の総てのレジスタ（５、
６）の初期値を確定させておく。その際、入力する最初
のデータは、動作試験を実施することを示す“１”を入
力する。ｎ×ｍ＋１個のデータの入力が終了することに
より、“１”のデータがレジスタ６に取り込まれる。

【００２２】そして、レジスタ６内の“１”のデータが
出力されることにより、入力切替スイッチ７及び出力切
替スイッチ８がそれぞれ１側へ切り替わり、テスト専用
端子ＮＵからデータを入力できなくなり、出力端子４か
らは通常動作信号が出力されず、シフトレジスタ１内の
データが出力されるようになる。即ち、通常の動作モー
ドからテストモードへモードが切り替わり、シフトレジ
スタ１内のｎ×ｍ個のデータに応じたｍ種類のテストモ
ードにおける半導体装置の動作が開始される。更に、テ
ストモードの種類を変更する際には、電源をオフするな
どしてシフトレジスタ１内のデータをリセットし、上述
した方法により再度シフトレジスタ１内にデータを入力
する。

【００２３】以上説明したように、シフトレジスタ１内
に取り込まれたｎ×ｍ個のデータに応じて、ｍ種類のテ
ストモードにおける動作試験を行うことができる。ユー
ザが入力するｎ×ｍ個のデータは任意なものである為、
ｎ×ｍ個のデータの組合せを自由に設定することで、複
数種類のテストモードを任意の順番で実施することがで
きる。従って、パッケージに封入されてテストピンの数
が限定された状態（ここでは、テスト専用端子ＮＵの
み）においても、多くの種類のテストモードを任意の順
番で実施することができる。

【００２４】また、ＢＩＳＴのように、半導体装置の外
部入力のクロック信号に対して、半導体装置の内部で生
成される内部クロックＣＫｉｎｔの周波数を高く設定し
ようとする場合に、半導体装置の試験装置が周波数の低
いクロック信号しか外部から与えられない場合でも、半
導体装置の任意の動作試験を高速に行うことができる。

【００２５】更に、入力切替スイッチ７に接続される入
力端子をテストモードを特定するデータを入力する為だ
けのテスト専用端子とすることにより、Ｉ／Ｏ端子と併
用する場合に比して複雑な制御が不要となり、誤動作を
防止することもできる。

【００２６】なお、第１の実施の形態において、データ
の情報量は特に問わない。つまり、レジスタ５が保持す
ることができる１つのデータの情報量が、１ビットであ
っても、複数ビットであってもかまわない。

【００２７】また、クロック信号線３が供給するクロッ
ク信号が半導体装置の内部で生成される内部クロック信
号である場合について示した。しかし、本発明はこれに
限定されるものではなく、クロック信号線３が供給する
信号が半導体装置の外部で生成される外部クロック信号
であっても構わない。

【００２８】（第２の実施の形態）図１においてはテス
ト専用端子が１つである場合について示した。しかし、
本発明はこれに限定されることなく、テスト専用端子が
２つ以上である場合であっても適用することができる。
第２の実施の形態では、２つのテスト専用端子（ＮＵ
１、ＮＵ２）を有するテストモード制御回路について説
明する。

【００２９】図２に示すように、第２の実施の形態に係
るテストモード制御回路は、図１に示したテストモード
制御回路における、シフトレジスタ１及び入力端子ＮＵ
からなる構成を複数組具備している。即ち、第２の実施
の形態に係るテストモード制御回路は、第１のテスト専
用端子ＮＵ１と、ＮＵ１に直列に接続された複数のレジ
スタ（１７、１８）と、レジスタ１８に接続された出力
端子４とからなる第１の回路と、第２のテスト専用端子
ＮＵ２と、ＮＵ２に直列に接続された複数のレジスタ
（１９、２０）と、レジスタ２０に接続された出力端子
４とからなる第２の回路とを有する。第１及び第２の回
路は、入力切替スイッチ７と出力切替スイッチ８とをそ
れぞれ有する。また、総てのレジスタ（１７〜２０）に
内部クロック信号ＣＫｉｎｔを供給する為のクロック信
号線３が接続されている。

【００３０】図２に示したテストモード制御回路の動作
は、図１に示したそれと同じであり、説明を省略する。

【００３１】第２の実施の形態によれば、２つのテスト
専用端子（ＮＵ１、ＮＵ２）を介してより多くのデータ
を入力することができ、このデータをシフトレジスタ対
１６内に保持することができる。従って、第１の実施の
形態に比して、より多くの種類のテストモード、或いは
より多くの種類の動作条件が設定されたテストモードに
おいて動作試験を実施することができる。

【００３２】（第３の実施の形態）図１及び図２に示し
たテストモード制御回路において、テスト専用端子ＮＵ
から入力されるデータは、半導体装置の内部において生
成される内部クロック信号（ＣＫｉｎｔ）に従って取り
込まれ、シフトレジスタ１内或いはシフトレジスタ対１
６内に保持されているデータも同じ内部クロック信号Ｃ
Ｋｉｎｔに従って出力されていた。しかし、本発明は、
これに限定されることなく、テスト専用端子ＮＵからデ
ータを入力する為のクロック信号と、シフトレジスタ内
に保持されているデータを出力する為のクロック信号と
を、異なる信号とすることができる。

【００３３】第３の実施の形態では、半導体装置の外部
で生成される外部クロック信号（ＣＫｅｘｔ）に従って
テスト専用端子ＮＵからデータを入力し、内部クロック
信号（ＣＫｉｎｔ）に従ってシフトレジスタ内に保持さ
れているデータを出力する場合について説明する。

【００３４】図３は、第３の実施の形態に係るテストモ
ード制御回路の構成を示すブロック図である。図３に示
すように、テストモード制御回路は、直列に接続された
ｎ×ｍ個の第１のレジスタ１４から構成された第１のシ
フトレジスタ１０と、第１のシフトレジスタ１０の一端
に位置する第１のレジスタ１４（１）に接続された入力
端子（テスト専用端子）ＮＵと、第１のシフトレジスタ
１０を構成する総ての第１のレジスタ１４に接続された
第１のクロック信号線２５と、直列に接続されたｍ個の
第２のレジスタ１５から構成された第２のシフトレジス
タ１１と、ｎ個の第１のレジスタ１４及び１つの第２の
レジスタ１５に接続されたｍ個のデータ変換回路１２
と、第２のシフトレジスタ１１を構成する総ての第２の
レジスタ１５に接続された第２のクロック信号線２６
と、第２のシフトレジスタ１１の一端に位置する第２の
レジスタ１５（ｍ）に接続された出力端子群１３とを少
なくとも有する。

【００３５】また、第３の実施の形態に係るテストモー
ド制御回路は、第２のレジスタ１５（ｍ）と出力端子群
１３との間に配置された出力切替スイッチ群２１とを更
に有する。出力切替スイッチ群２１の一方の入力に第２
のレジスタ１５（ｍ）が接続され、出力切替スイッチ群
２１の出力に出力端子群１３が接続されている。出力切
替スイッチ群２１の他方の入力には、通常動作信号が入
力されている。図１及び図２に比して、テストモード制
御回路は入力切替スイッチ７を有さず、第１のシフトレ
ジスタ１０は第１のレジスタ１４（ｎ×ｍ）の他端に接
続されたレジスタ６を有さない。

【００３６】１つの第１のレジスタ１４は１つの第１の
データを保持することができ、ｎ個の第１のレジスタ１
４に保持されているｎ個の第１のデータにより１つのテ
ストモードが特定される。従って、ｎ×ｍ個の第１のレ
ジスタ１４は、ｍ種類のテストモードを特定する為の情
報を保持することができる。第１のデータはテスト専用
ピンＮＵを介して第１のレジスタ１４へ取り込まれる。
第１のクロック信号線２５は、第１のレジスタ１４に保
持されている第１のデータを隣接する他の第１のレジス
タ１４へ移動する為の外部クロック信号（ＣＫｅｘｔ）
を供給する。

【００３７】また、データ変換回路１２は、ｎ個の第１
のレジスタに保持されているｎ個の第１のデータを、１
通りの第２のデータへ変換する機能を有する。１つの第
２のレジスタ１５は１通りの第２のデータを保持するこ
とができ、１つの第２のレジスタ１５に保持されている
１通りの第２のデータにより１つのテストモードが特定
される。従って、ｍ個の第２のレジスタ１５は、ｍ種類
のテストモードを特定する為の情報を保持することがで
きる。第２のクロック信号線２６は、第２のレジスタ１
５に保持されている第２のデータを隣接する他の第２の
レジスタ１５へ移動する為の内部クロック信号（ＣＫｉ
ｎｔ）を供給する。第２のレジスタ１５（ｍ）からの第
２のデータは、出力切り替えスイッチ群２１を介して出
力端子群１３から出力される。

【００３８】具体的には、実際に動作試験を実施する前
に、予め、外部クロック信号（ＣＫｅｘｔ）を動作させ
ながらｎ×ｍ個の第１のデータを順番にテスト専用端子
ＮＵを介して第１のレジスタ１４へ入力し、第１のシフ
トレジスタ１０内の総ての第１のレジスタ１４の初期値
を確定させておく。そして、ｍ個のデータ変換回路１２
を動作させて、第１のシフトレジスタ内に保持されてい
るｎ×ｍ個の第１のデータをｍ通りの第２のデータへ変
換する。変換されたｍ通りの第２のデータは、ｍ個の第
２のレジスタへそれぞれ取り込まれる。内部クロック信
号（ＣＫｉｎｔ）を動作させながらｍ通りの第２のデー
タを順番に出力端子群１３から出力して、ｍ通りの第２
のデータに応じたｍ種類のテストモードにおける半導体
装置の動作が順番に実行される。

【００３９】以上説明したように、図３に示した回路構
成においても、図１及び図２の場合と同様に、パッケー
ジに封入されてテストピンの数が限定された状態（ここ
では、テスト専用端子ＮＵのみ）においても、多くの種
類のテストモードを任意の順番で実施することができ
る。

【００４０】また、比較的に周波数の低い外部クロック
信号（ＣＫｅｘｔ）を動作させながらｎ×ｍ個の第１の
データを順番にテスト専用端子ＮＵから入力することに
より、第１のレジスタ１４は第１のデータを誤りのなく
正確に取り込むことができる。一方、比較的に周波数の
高い内部クロック信号ＣＫｉｎｔを動作させながらｍ通
りの第２のデータを順番に出力端子群１３から出力する
ことにより、ｍ通りの第２のデータに応じたｍ種類のテ
ストモードにおける半導体装置の動作を高速に実施する
ことができる。

【００４１】即ち、ｍ種類のテストモードを特定する為
の情報を外部から入力する際のクロック信号を遅く設定
し、実際にｍ種類のテストモードにおいて半導体装置を
動作させる際のクロック信号を速く設定することによ
り、ｍ種類のテストモードを高速且つ確実に実行するこ
とができる。

【００４２】なお、第３の実施の形態において、データ
変換回路１２と第２のシフトレジスタ１１との組合せと
して、具体的に以下の２つの形態が考えられる。即ち、
第１の形態は、ｎビット分の単位データをデコードする
デコーダと、その出力データを単位とするシフトレジス
タとの組合せである。第２の形態は、シリアルなｎビッ
ト分の単位データをｎビット単位のシフトレジスタへの
入力データに変換する回路と、その出力データ（ｎビッ
ト）を単位とするシフトレジスタとの組合せである。

【００４３】また、第２のデータによって特定されるテ
ストモードは、第２のデータのビット数（最大２^ｎビッ
ト）に応じて、最大２^ｎ通りの動作条件を持つことがで
きる。更に、テストモードを構成する単位、即ち、第２
のシフトレジスタを構成する第２のレジスタを複数設け
ることによって、複数の異なったテストモードを順番に
実施することができる。

【００４４】（第４の実施の形態）図３においてはテス
ト専用端子ＮＵが１つである場合について示した。しか
し、本発明はこれに限定されることなく、テスト専用端
子ＮＵが２つ以上であっても構わない。第４の実施の形
態では、図３に示したテストモード制御回路において、
２つのテスト専用端子（ＮＵ１、ＮＵ２）を有する場合
について説明する。

【００４５】第４の実施の形態に係るテストモード制御
回路は、図３に示したテストモード制御回路における、
第１のシフトレジスタ１０及び入力端子ＮＵからなる構
成を複数組具備している。即ち、テストモード制御回路
は、図４に示すように、第１のテスト専用端子ＮＵ１
と、ＮＵ１に直列に接続されたｎ×ｍ個の第１のレジス
タ２３と、第２のテスト専用端子ＮＵ２と、ＮＵ２に直
列に接続されたｎ×ｍ個の第１のレジスタ２４とを有す
ることを特徴とする。第１のクロック信号線２５は、シ
フトレジスタ対２２を構成する総ての第１のレジスタ
（２３、２４）に対して外部クロック信号（ＣＫｅｘ
ｔ）を供給する。総ての第１のレジスタ（２３、２４）
の出力は、ｍ個のデータ変換回路１２にそれぞれ接続さ
れている。

【００４６】テストモード制御回路は、その他に、ｍ個
の第２のレジスタ１５と、第２のクロック信号線２６
と、出力端子群１３と、出力切替スイッチ群２１とを有
する。これらの構成要素は、図３に示したものと同じ用
途／機能を有する為、説明を省略する。

【００４７】１つの第１のレジスタ（２３、２４）は１
つの第１のデータを保持することができ、２ｎ個の第１
のレジスタ（２３、２４）に保持されている２ｎ個の第
１のデータにより１つのテストモードが特定される。従
って、２ｎ×ｍ個の第１のレジスタ１４は、ｍ種類のテ
ストモードを特定する為の情報を保持することができ
る。また、データ変換回路１２は、２ｎ個の第１のレジ
スタに保持されている２ｎ個の第１のデータを、１通り
の第２のデータへ変換する機能を有する。１つの第２の
レジスタ１５は１通りの第２のデータを保持することが
でき、１つの第２のレジスタ１５に保持されている１通
りの第２のデータにより１つのテストモードが特定され
る。従って、ｍ個の第２のレジスタ１５は、ｍ種類のテ
ストモードを特定する為の情報を保持することができ
る。

【００４８】以上説明したように、１つのテストモード
を特定する１通りの第２のデータは２ｎ個の第１のデー
タを変換することにより生成されるため、第３の実施の
形態に比して、第２のデータの情報量が倍増する。即
ち、より多くの種類の動作条件が設定されたテストモー
ドにおいて動作試験を実施することができる。

【００４９】

【発明の効果】以上説明したように、直列に接続された
ｎ×ｍ個のレジスタから少なくとも構成されたシフトレ
ジスタ内に、入力端子を介してｎ×ｍ個のデータを入力
することができる。シフトレジスタ内のｎ×ｍ個のデー
タにより、ｍ個のテストモードが特定される。そして、
出力端子を介してｎ×ｍ個のデータを出力することによ
り、ｍ個のテストモードを順番に実施することができ
る。入力端子を介して入力するデータは任意なものであ
るため、複数種類のテストモードを任意の順番で実施す
ることができる。従って、パッケージに封入されてテス
トピンの数が限定された状態においても、多くの種類の
テストモードを任意の順番で実施することができる。

【００５０】また、比較的に周波数の低い第１のクロッ
ク信号を動作させながらｎ×ｍ個の第１のデータを順番
に入力端子から入力することにより、第１のレジスタは
第１のデータを誤りのなく正確に取り込むことができ
る。一方、比較的に周波数の高い第２のクロック信号を
動作させながらｍ通りの第２のデータを順番に出力端子
から出力することにより、ｍ種類のテストモードにおけ
る半導体装置の動作を高速に実施することができる。即
ち、ｍ種類のテストモードを特定する為の情報を外部か
ら入力する際の第１のクロック信号を遅く設定し、実際
にｍ種類のテストモードにおいて半導体装置を動作させ
る際の第２のクロック信号を速く設定することにより、
ｍ種類のテストモードを高速且つ確実に実行することが
できる。

【００５１】従って、本発明によれば、複数種類のテス
トモードを任意の順番で実施することができる半導体装
置のテストモード制御回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るテストモード
制御回路の構成を示すブロック図である。

【図２】本発明の第２の実施の形態に係る、図１に示し
た回路構成を２組具備するテストモード制御回路の構成
を示すブロック図である。

【図３】本発明の第３の実施の形態に係るテストモード
制御回路の構成を示すブロック図である。

【図４】本発明の第４の実施の形態に係る、図３に示し
た回路構成を２組具備するテストモード制御回路の構成
を示すブロック図である。

【図５】従来のテストモード制御方式の第１の事例を示
す図である。

【図６】従来のテストモード制御方式の第２の事例を示
すブロック図である。

【図７】従来のテストモード制御方式の第３の事例を示
すブロック図である。

【符号の説明】

１シフトレジスタ３クロック信号線４出力端子５、６、１７〜２０レジスタ７入力端子８出力端子１０第１のシフトレジスタ１１第２のシフトレジスタ１２データ変換回路１３出力端子群１４、２３、２４第１のレジスタ１５第２のレジスタ１６、２２シフトレジスタ対２１出力切替スイッチ群２５第１のクロック信号線２６第２のクロック信号線ＮＵテスト専用端子ＮＵ１第１のテスト専用端子ＮＵ２第２のテスト専用端子ＣＫｉｎｔ内部クロック信号ＣＫｅｘｔ外部クロック信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 11/22 ３６０Ｈ０１Ｌ 27/04 ＴＨ０１Ｌ 21/822 Ｅ 27/04 (72)発明者大塚伸朗神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 2G132 AK15 AL09 5B048 AA20 DD07 DD10 FF01 FF05 5F038 BE02 BE07 DF17 DT02 DT08 DT15 EZ20

Claims

【特許請求の範囲】

【請求項１】通常の動作モードとは別に、所定の動作
試験を実施する為のテストモードを有する半導体装置の
テストモード制御回路であって、直列に接続されたｎ×ｍ個のレジスタから少なくとも構
成された、ｎ個の当該レジスタに保持されているｎ個の
データにより１つの前記テストモードが特定されるシフ
トレジスタと、ｎ×ｍ個の前記レジスタの一端に位置する当該レジスタ
へ前記データを入力する為の入力端子と、前記シフトレジスタを構成する総ての前記レジスタに接
続された、前記レジスタに保持されている前記データを
隣接する次のレジスタへ移動する為のクロック信号を供
給するクロック信号線と、ｎ×ｍ個の前記レジスタの他端に位置する当該レジスタ
から前記データを出力する為の出力端子とを有すること
を特徴とする半導体装置のテストモード制御回路。
【請求項２】前記クロック信号は、前記半導体装置の
内部で生成されることを特徴とする請求項１記載の半導
体装置のテストモード制御回路。
【請求項３】前記クロック信号は、前記半導体装置を
動作させる為に外部から与えるクロック信号に対して周
期が異なることを特徴とする請求項２記載の半導体装置
のテストモード制御回路。
【請求項４】前記シフトレジスタ及び前記入力端子か
らなる構成を複数組具備することを特徴とする請求項１
記載の半導体装置のテストモード制御回路。
【請求項５】前記入力端子は、前記テストモードを特
定する前記データを入力する為だけのテスト専用端子で
あることを特徴とする請求項１記載の半導体装置のテス
トモード制御回路。
【請求項６】通常の動作モードとは別に、所定の動作
試験を実施する為のテストモードを有する半導体装置の
テストモード制御回路であって、直列に接続されたｎ×ｍ個の第１のレジスタから少なく
とも構成された、ｎ個の当該第１のレジスタに保持され
ているｎ個の第１のデータにより１つの前記テストモー
ドが特定される第１のシフトレジスタと、前記第１のシフトレジスタの一端に位置する前記第１の
レジスタへ前記第１のデータを入力する為の入力端子
と、前記第１のシフトレジスタを構成する総ての前記第１の
レジスタに接続された、前記第１のレジスタに保持され
ている前記第１のデータを隣接する次の第１のレジスタ
へ移動する為の第１のクロック信号を供給する第１のク
ロック信号線と、直列に接続されたｍ個の第２のレジスタから構成され
た、ｍ個の当該第２のレジスタに保持されているｍ通り
の第２のデータによりｍ種類の前記テストモードが特定
される第２のシフトレジスタと、ｎ個の前記第１のレジスタ及び１つの前記第２のレジス
タに接続された、ｎ個の前記第１のレジスタに保持され
ている前記第１のデータを、１つの前記第２のレジスタ
に保持される前記第２のデータへ変換するｍ個のデータ
変換回路と、前記第２のシフトレジスタを構成する総ての前記第２の
レジスタに接続された、前記第２のレジスタに保持され
ている前記第２のデータを隣接する次の第２のレジスタ
へ移動する為の第２のクロック信号を供給する第２のク
ロック信号線と、前記第２のシフトレジスタの一端に位置する前記第２の
レジスタから前記第２のデータを出力する為の出力端子
とを有することを特徴とする半導体装置のテストモード
制御回路。
【請求項７】前記第１のクロック信号は前記半導体装
置の外部で生成され、前記第２のクロック信号は前記半
導体装置の内部で生成されることを特徴とする請求項６
記載の半導体装置のテストモード制御回路。
【請求項８】前記第１のクロック信号の周期は、前記
第２のクロック信号の周期と異なることを特徴とする請
求項６記載の半導体装置のテストモード制御回路。
【請求項９】前記第１のシフトレジスタ、及び前記入
力端子からなる構成を複数組具備することを特徴とする
請求項６記載の半導体装置のテストモード制御回路。
【請求項１０】前記入力端子は、前記テストモードを
特定する前記第１のデータを入力する為だけのテスト専
用端子であることを特徴とする請求項６記載の半導体装
置のテストモード制御回路。