JP3189808B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル−アナ
ログコンバータ（以下、「ＤＡＣ（Digital-to-Analog
Converter）」と称する）及びアナログ回路部等を内蔵
し、ＤＡＣ等を介して該アナログ回路部のアナログ特性
を外部より制御する半導体集積回路に係り、特に外部か
ら該アナログ回路部のアナログ特性を制御して動作試験
を行う試験法を改良した半導体集積回路に関する。

【０００２】

【従来の技術】ＤＡＣ等を介してアナログ特性を制御す
る半導体集積回路、例えばＬＳＩ（Large Scale Integr
ation：大規模集積回路）は、実使用にあたり、所要の
特性を得るために、マイクロコンピュータ（以下、「マ
イコン」と略称する）等によって外部からの制御が行わ
れていた。すなわち、マイコン等からＬＳＩのＤＡＣ制
御用の信号を出力してＬＳＩに与えることにより、ＬＳ
Ｉはこの外部から入力される制御信号に基づきＤＡＣ等
を介して入／出力等のアナログ特性が制御される。その
ＬＳＩにおける制御の結果によるアナログ特性をマイコ
ンにフィードバックすることにより、ＬＳＩを最適の設
定になるように制御していた。

【０００３】図６に従来のＬＳＩにおける回路構成の一
例を示す。図６において、ＬＳＩは、コントロール回路
１１、アナログ回路部１２、ＤＡＣ回路部１３及びメモ
リ／ＤＡＣ制御器１４を備えている。

【０００４】コントロール回路１１は、当該ＬＳＩのチ
ップ全体を制御する。アナログ回路部１２には、例えば
ＶＧＡ（Video Graphics Array）、フィルタ又はＶＣＯ
（Voltage Controlled Oscillator：電圧制御発振器）
等からなるアナログ回路が複数個設けられている。すな
わち、アナログ回路部１２は、複数個のＶＧＡ、フィル
タ又はＶＣＯ等からなるアナログ回路Ａ１、Ａ２、…Ａ
ｍで構成される。

【０００５】ＤＡＣ回路部１３は、アナログ回路部１２
の複数のアナログ回路Ａ１〜Ａｍを制御する複数個のＤ
ＡＣ回路Ｄ１１、…Ｄ１ｎ１、Ｄ２１、…Ｄ２ｎ２、…
Ｄｍ１、…Ｄｍｎｍで構成される。例えば、ＤＡＣ回路
Ｄ１１〜Ｄ１ｎ１は、アナログ回路Ａ１を制御し、ＤＡ
Ｃ回路Ｄ２１〜Ｄ２ｎ２は、アナログ回路Ａ２を制御
し、そしてＤＡＣ回路Ｄｍ１〜Ｄｍｎｍは、アナログ回
路Ａｍを制御する。

【０００６】メモリ／ＤＡＣ制御器１４は外部のマイコ
ンなどから入力されるＤＡＣコントロール信号を記憶
し、且つ該ＤＡＣコントロール信号に基づいてＤＡＣ回
路Ｄ１１〜Ｄｍｎｍを制御する信号を発生する。

【０００７】当該ＬＳＩチップの外部からメモリ／ＤＡ
Ｃ制御器１４に入力される外部ＤＡＣ制御信号Ｃdac-
1、Ｃdac-2、…Ｃdac-ndの形式は、通常の場合は、当該
ＬＳＩにおける外部ピン数の削減のため、シリアル構成
になっている。また、ＤＡＣ回路部１３の各ＤＡＣ回路
Ｄ１１〜Ｄｍｎｍに対する内部ＤＡＣ制御信号Ｃdin-1
1、…Ｃdin-1n1、Ｃdin-21、…Ｃdin-2n2、…Ｃdin-ｍ
１、…Ｃdin-mnmの数は、各ＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍのビット数に比例するため、メモリ／ＤＡＣ制御器１
４からの出力信号の総数は、ＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍの総ビット数に比例する。そのため、メモリ／ＤＡＣ
制御器１４においては、外部から入力される外部ＤＡＣ
制御信号Ｃdac-1〜Ｃdac-ndの数に比べて、内部ＤＡＣ
制御信号Ｃdin-11〜Ｃdin-mnmの数の方が多くなってい
る。該メモリ／ＤＡＣ制御器１４は、外部ＤＡＣ制御信
号Ｃdac-1〜Ｃdac-ndの入力に基づいて内部ＤＡＣ制御
信号Ｃdin-11〜Ｃdin-mnmを発生し、外部ＤＡＣ制御信
号Ｃdac-1〜Ｃdac-ndにより入力されたパラメータを、
内蔵するメモリに記憶する。

【０００８】ＤＡＣ回路部１３の各ＤＡＣ回路Ｄ１１〜
Ｄｍｎｍは、アナログ回路部１２の各アナログ回路Ａ１
〜Ａｍを直接制御するアナログ回路制御信号Ｃda-11〜
Ｃda-mnmを発生する。アナログ回路制御信号Ｃda-11、
…Ｃda-mnmは、通常の場合、電圧又は電流によるアナロ
グ信号であり、精度はＤＡＣ（Ｄ／Ａ変換）のビット数
に依存する。アナログ回路部１２の各アナログ回路Ａ１
〜Ａｍは、そのアナログ入出力信号ＩＯ-1、ＩＯ-2、…
ＩＯ-mが、ＤＡＣ回路部１３のＤＡＣ回路Ｄ１１〜Ｄｍ
ｎｍから出力されるアナログ回路制御信号Ｃda-11〜Ｃd
a-mnmに応じたアナログ特性に制御される。

【０００９】なお、必要に応じて、アナログ回路部１２
の各アナログ回路Ａ１〜Ａｍ相互間で内部アナログ信号
Ａ12、Ａ2i…Ａjmを授受している。

【００１０】外部のマイコンは、アナログ回路部１２の
各アナログ回路Ａ１〜Ａｍの各アナログ特性等に基づく
出力等の結果から、外部ＤＡＣ制御信号Ｃdac-1〜Ｃdac
-ndを発生させ、メモリ／ＤＡＣ制御器１４に入力す
る。以上のようにして、外部のマイコンによりＤＡＣ回
路部１３等を内蔵したＬＳＩを制御して、最適のアナロ
グ特性を得ることを可能としている。

【００１１】上述したように、アナログ特性を、ＤＡＣ
回路部１３等を介して外部より制御するＬＳＩを、同一
の設定で複数個繰り返し試験する試験回路の一例を図７
に示す。図７において、試験回路は、被試験ＬＳＩ２
１、電源２２、基準クロック発生回路２３及びＲＯＭ
（Read Only Memory）／制御器２４を備えている。被試
験ＬＳＩ２１は、ＤＡＣ回路部１３等を介してアナログ
特性を外部より制御することができる。電源２２は、当
該試験回路に電力を供給する。基準クロック発生回路２
３は、当該試験回路に基準クロック信号を供給する。Ｒ
ＯＭ／制御器２４は、被試験ＬＳＩ２１を制御するパラ
メータを記憶し、且つ必要に応じて出力する。該ＲＯＭ
／制御器２４は、試験対象である被試験ＬＳＩ２１に対
応して作られている。ＲＯＭ／制御器２４に記録された
設定に従って、被試験ＬＳＩ２１内のＤＡＣ回路部１３
が制御され、その結果、被試験ＬＳＩ２１のアナログ特
性が制御されて、その出力を外部において測定する。こ
のような操作を繰り返すことにより、同一条件で複数の
被試験ＬＳＩ２１の試験がなされる。

【００１２】

【発明が解決しようとする課題】ところが、上述したよ
うに、この種のＬＳＩは、実使用ではマイコン等により
制御されていて、充分な性能を発揮するが、当該ＬＳＩ
の単体の試験を行う際に、ＬＳＩの内部のＤＡＣ制御器
（図７の被試験ＬＳＩ２１におけるメモリ／ＤＡＣ制御
器１４）に外部からパラメータを与える必要があり、試
験の条件及びＤＡＣ制御器に応じて、パラメータの入力
方法等を適切に対応させる必要が生じる。このため、単
純な試験を行う場合でさえ、図７に示したＲＯＭ／制御
器２４のような外部のマイコンやＲＯＭが必要になり、
設備が複雑化し、試験工程数が多くなるという問題があ
った。

【００１３】また、既に述べたように、外部から入力す
るＤＡＣ制御信号の形式は、ピン数の軽減のため、シリ
アル構成であることが多いが、ピン数を限界近くまで少
なくしているため、全てのＤＡＣ制御端子が必要不可欠
であり、これらの端子のうちの１つでも不良になると、
アナログ部の評価を行うことが全く不可能となり、評価
に多大の工程数及び時間が必要となるという問題もあっ
た。

【００１４】なお、試験のために特別な構成を設けた半
導体装置の例が、例えば特開昭６０−２３３７３７号公
報及び特開昭６２−２００３８号公報に示されている。

【００１５】特開昭６０−２３３７３７号公報に開示さ
れた技術は、アナログ回路を含むＬＳＩのテストに関す
るものではないが、マイクロプロセッサのテスト方法に
ついての技術に関するものである。特開昭６０−２３３
７３７号公報では、テスト機能指定端子からの入力によ
り選択的に指定されて種々のテストモードにおける機能
を制御する複数のテスト機能制御回路を設けている。特
開昭６０−２３３７３７号公報では、このような複数の
テスト機能制御回路を設けることにより、従来はテスト
することができなかった部分のテストを可能にしたり、
テスト機能に応じて対象の回路部分を制御して、テスト
に供されるブロックを省略させるようにしたりしてい
る。

【００１６】また、特開昭６２−２００３８号公報に開
示された技術は、アナログ回路を含むＬＳＩを対象とす
るものではないが、マイクロプロセッサを含むディジタ
ルＬＳＩを対象とするテストに関するものである。特開
昭６２−２００３８号公報には、ディジタルＬＳＩにお
けるハードウェア機能ブロックをテストするのに、従来
は外部から直接制御できる要素だけを試験していたのに
対し、テストモードを設けることにより、外部から直接
制御することができない要素もテストすることを可能と
する技術を開示している。

【００１７】本発明は、上述した事情に鑑みてなされた
もので、外部制御信号によりアナログ特性を制御する半
導体集積回路において、試験時に外部からアナログ特性
の制御用信号を供給することなく所要の試験用のアナロ
グ特性の出力を可能とし、試験工程数の低減、試験設備
の簡素化及び試験能力の向上を可能とする半導体集積回
路を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係る半導体集積回路は、アナ
ログ信号を入／出力するアナログ回路手段と、前記アナ
ログ回路手段のアナログ入／出力特性を外部から入力さ
れる信号に応じて制御する制御手段と、外部から入力す
べき特性を制御するパラメータの一部を、プリセット用
のパラメータとして同一チップ内に記憶したプログラム
可能論理記憶手段をを具備する。

【００１９】前記半導体集積回路は、アナログ入／出力
特性を制御する信号を外部から入力することなく、プリ
セットのパラメータを記憶した前記プログラム可能論理
記憶手段の使用／不使用の切り替えを、外部から制御す
るための手段を含んでいてもよい。

【００２０】プリセットのパラメータを記憶した前記プ
ログラム可能論理記憶手段は、該プログラム可能論理記
憶手段の使用時に、外部からアナログ特性を制御するパ
ラメータを入力することなく、外部から制御したときと
全く同様のアナログ特性の一部を前記アナログ回路手段
に出力させる手段であってもよい。前記プログラム可能
論理記憶手段は、プログラマブルロジックアレイ（ＰＬ
Ａ）を含んでいてもよい。

【００２１】本発明による半導体集積回路においては、
アナログ信号を入／出力するアナログ回路手段のアナロ
グ入／出力特性を外部から入力される信号に応じて制御
手段により制御するとともに、外部から入力すべき特性
を制御するパラメータの一部を、プリセット用のパラメ
ータとして同一チップ内に記憶したプログラム可能論理
記憶手段を有する。この半導体集積回路は、通常使用す
る際に外部から信号を入力してアナログ特性を制御する
他に、試験に際しては、アナログ特性を制御する信号と
は異なる信号によって外部から制御することにより、プ
ログラム可能論理記憶手段によってチップ内に記録され
ている情報に基づいてアナログ特性を制御出力すること
ができる。したがって、プログラム可能論理記憶手段に
よって制御されている時のアナログ特性は、外部からの
入力制御信号に依存せず、試験の目的に応じて、適切な
設定を記録した、アナログ特性を出力させることがで
き、試験工程数の低減、試験設備の簡素化及び試験能力
の向上を達成することが可能である。

【００２２】この発明の第２の観点にかかる半導体集積
回路は、制御信号に従って入出力特性を変更するアナロ
グ信号処理回路と、前記アナログ信号処理回路の入出力
特性を制御するパラメータの一部を、プリセット用のパ
ラメータとして記憶している記憶部と、外部から入力さ
れるパラメータと前記記憶部に記憶されているパラメー
タに従って、前記アナログ信号処理回路に制御信号を供
給して、その入出力特性を制御する制御部と、を１チッ
プ内に具備し、アナログ信号処理回路の入出力特性を制
御するパラメータの一部を、プリセット用のパラメータ
としてチップ内に保持していることを特徴とする。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２４】図１は、本発明の第１の実施の形態に係る
半導体集積回路の構成を示している。

【００２５】図１に示す半導体集積回路、例えばＬＳＩ
は、コントロール回路１１′、アナログ回路部１２、Ｄ
ＡＣ回路部１３、メモリ／ＤＡＣ制御器１４、ＰＬＡ
（プログラマブルロジックアレイ）回路１５及びマルチ
プレクサ回路１６を具備している。この場合、アナログ
回路部１２、ＤＡＣ回路部１３及びメモリ／ＤＡＣ制御
器１４は、図６に示したのとおおむね同様の機能及び構
成を有している。

【００２６】コントロール回路１１′は、外部制御信号
Ｃext-1〜Ｃext-neに基づき、内部制御信号Ｃint-1〜Ｃ
int-nt及びマルチプレクサ制御信号Ｃmuxを発生して、
当該ＬＳＩのチップ全体を制御する。なお、マルチプレ
クサ制御信号Ｃmuxは、内部制御信号の一種であるが、
マルチプレクサ回路１６の制御に用いられる。

【００２７】アナログ回路部１２には、この場合、ＤＡ
Ｃ回路によって入／出力特性が制御される例えばＶＧ
Ａ、フィルタ又はＶＣＯ等からなるアナログ回路が複数
個設けられている。すなわち、アナログ回路部１２は、
複数個のＶＧＡ、フィルタ又はＶＣＯ等からなるアナロ
グ回路Ａ１、Ａ２、…Ａｍで構成される。

【００２８】ＤＡＣ回路部１３は、アナログ回路部１２
の複数のアナログ回路Ａ１〜Ａｍを制御する複数個のＤ
ＡＣ回路Ｄ１１、…Ｄ１ｎ１、Ｄ２１、…Ｄ２ｎ２、…
Ｄｍ１、…Ｄｍｎｍで構成される。例えば、ＤＡＣ回路
Ｄ１１〜Ｄ１ｎ１は、アナログ回路Ａ１を制御し、ＤＡ
Ｃ回路Ｄ２１〜Ｄ２ｎ２は、アナログ回路Ａ２を制御
し、そしてＤＡＣ回路Ｄｍ１〜Ｄｍｎｍは、アナログ回
路Ａｍを制御する。

【００２９】メモリ／ＤＡＣ制御器１４は外部のマイコ
ン等から入力される外部ＤＡＣ制御信号に基づいてＤＡ
Ｃ回路Ｄ１１〜Ｄｍｎｍを制御するＤＡＣ制御信号に相
当する内部信号を発生するとともに、外部からの設定内
容を当該ＬＳＩチップ内に記憶する。

【００３０】ＰＬＡ回路１５は、プログラム可能論理記
憶手段であり、ＤＡＣ回路部１３のＤＡＣ回路Ｄ１１〜
Ｄｍｎｍを制御するＤＡＣ制御信号に相当する内部信号
を予め当該ＬＳＩのチップ内に記憶する。

【００３１】マルチプレクサ回路１６は、外部制御信号
Ｃext-1〜Ｃext-neに基づくコントロール回路１１′か
らのマルチプレクサ制御信号Ｃmuxに応答して、メモリ
／ＤＡＣ制御器１４からのＤＡＣ制御信号に相当する出
力及びＰＬＡ回路１５からのＤＡＣ制御信号に相当する
出力のいずれか一方を選択して、内部ＤＡＣ制御信号Ｃ
din-11、…Ｃdin-1n1、Ｃdin-21、…Ｃdin-2n2、…Ｃdi
n-ｍ１、…Ｃdin-mnmとしてＤＡＣ回路部１３のＤＡＣ
回路Ｄ１１〜Ｄｍｎｍに供給する。

【００３２】当該ＬＳＩチップの外部からメモリ／ＤＡ
Ｃ制御器１４に入力される外部ＤＡＣ制御信号Ｃdac-
1、Ｃdac-2、…Ｃdac-ndの形式は、通常の場合は、当該
ＬＳＩにおける外部ピン数の削減のため、シリアル構成
になっている。また、ＤＡＣ回路部１３の各ＤＡＣ回路
Ｄ１１〜Ｄｍｎｍに対する内部ＤＡＣ制御信号Ｃdin-1
1、…Ｃdin-1n1、Ｃdin-21、…Ｃdin-2n2、…Ｃdin-ｍ
１、…Ｃdin-mnmの数は、各ＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍのビット数に比例するため、これらに相当するメモリ
／ＤＡＣ制御器１４からのメモリ／ＤＡＣ出力信号Ｃme
m-11〜Ｃmem-mnmの総数は、ＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍの総ビット数に比例する。そのため、メモリ／ＤＡＣ
制御器１４においては、外部から入力される外部ＤＡＣ
制御信号Ｃdac-1〜Ｃdac-ndの数に比べて、マルチプレ
クサ回路１６へ出力するメモリ／ＤＡＣ出力信号Ｃmem-
11〜Ｃmem-mnmの数の方が多くなっている。該メモリ／
ＤＡＣ制御器１４は、外部ＤＡＣ制御信号Ｃdac-1〜Ｃd
ac-ndの入力に基づいてメモリ／ＤＡＣ出力信号Ｃmem-1
1〜Ｃmem-mnmを発生し、外部ＤＡＣ制御信号Ｃdac-1〜
Ｃdac-ndにより入力されたパラメータを、内蔵するメモ
リに記憶する。

【００３３】メモリ／ＤＡＣ制御器１４から出力される
メモリ／ＤＡＣ出力信号Ｃmem-11〜Ｃmem-mnm及びＰＬ
Ａ回路１５から出力されるＰＬＡ出力信号Ｃpla-11〜Ｃ
pla-mnmは、いずれもＤＡＣ回路部１３のＤＡＣ回路Ｄ
１１〜Ｄｍｎｍを制御する信号であり、その個数は等し
く、これらのＤＡＣ制御信号の選択はマルチプレクサ回
路１６で行われる。すなわちマルチプレクサ回路１６
は、メモリ／ＤＡＣ制御器１４から出力されるメモリ／
ＤＡＣ出力信号Ｃmem-11〜Ｃmem-mnm及びＰＬＡ回路１
５から出力されるＰＬＡ出力信号Ｃpla-11〜Ｃpla-mnm
のいずれか一方を選択し、内部ＤＡＣ制御信号Ｃdin-11
〜Ｃdin-mnmとしてＤＡＣ回路部１３のＤＡＣ回路Ｄ１
１〜Ｄｍｎｍに供給する。

【００３４】マルチプレクサ回路１６の動作は、外部か
ら当該ＬＳＩに入力される外部制御信号Ｃext-1〜Ｃext
-neに基づいてコントロール回路１１′から出力される
マルチプレクサ制御信号Ｃmuxによって制御される。こ
のマルチプレクサ回路１６の動作は、当該ＬＳＩ内部の
メモリ／ＤＡＣ制御器１４に入力される外部ＤＡＣ制御
信号Ｃdac-1〜Ｃdac-ndには全く依存しない。

【００３５】ＰＬＡ回路１５は、メモリ／ＤＡＣ制御器
１４から出力されるメモリ／ＤＡＣ出力信号Ｃmem-11〜
Ｃmem-mnmの組み合わせの一部を記憶し、且つＰＬＡ回
路出力信号Ｃpla-11〜Ｃpla-mnmとして出力することが
可能であり、記憶するメモリ／ＤＡＣ出力信号Ｃmem-11
〜Ｃmem-mnmの組み合わせは任意に選択することができ
る。すなわち、ＰＬＡ回路１５から出力するＰＬＡ回路
出力信号Ｃpla-11〜Ｃpla-mnmの各々は、目的に応じて
“Ｈ（ハイレベル）”又は“Ｌ（ローレベル）”に任意
に設定することができる。図示のようにマルチプレクサ
回路１６の選択によるＰＬＡ回路１５の使用時及びメモ
リ／ＤＡＣ制御器１４の使用時においては、同一のＤＡ
Ｃ回路部１３及びアナログ回路部１２を使用して、チッ
プ全体の特性を出力する構成になっている。

【００３６】ＤＡＣ回路部１３の各ＤＡＣ回路Ｄ１１〜
Ｄｍｎｍは、マルチプレクサ回路１６から与えられる内
部ＤＡＣ制御信号Ｃdin-11〜Ｃdin-mnmに応じて、アナ
ログ回路部１２の各アナログ回路Ａ１〜Ａｍを直接制御
するアナログ回路制御信号Ｃda-11〜Ｃda-mnmを発生す
る。アナログ回路制御信号Ｃda-11、…Ｃda-mnmは、通
常の場合、電圧又は電流によるアナログ信号であり、精
度はＤＡＣのビット数に依存する。アナログ回路部１２
の各アナログ回路Ａ１〜Ａｍは、そのアナログ入出力信
号ＩＯ-1、ＩＯ-2、…ＩＯ-mが、ＤＡＣ回路部１３のＤ
ＡＣ回路Ｄ１１〜Ｄｍｎｍから出力されるアナログ回路
制御信号Ｃda-11〜Ｃda-mnmに応じたアナログ特性に制
御される。

【００３７】なお、必要に応じて、アナログ回路部１２
の各アナログ回路Ａ１〜Ａｍ相互間で内部アナログ信号
Ａ12、Ａ2i…Ａjmを授受している。

【００３８】通常使用時には、外部のマイコン等は、ア
ナログ回路部１２の各アナログ回路Ａ１〜Ａｍの各アナ
ログ特性等に基づく出力等の結果から、外部ＤＡＣ制御
信号Ｃdac-1〜Ｃdac-ndを発生させ、メモリ／ＤＡＣ制
御器１４に入力して、ＤＡＣ回路部１３等を内蔵したＬ
ＳＩを制御して、最適のアナログ特性を得る。

【００３９】次に、図１に示す構成のＬＳＩ（半導体集
積回路）における動作を主として試験時について具体的
に説明する。

【００４０】まず、マルチプレクサ回路１６の動作を説
明する。マルチプレクサ回路１６には、外部制御端子と
して、ＰＷＤＮ及びＲＳＴ／ＰＲＳＴの２つの端子があ
るとし、当該ＬＳＩの動作モードとして、ノーマル、リ
セット、スリープ及びプリセットの４つのモードがある
とする。外部制御端子の制御の一例について、図３に真
理値表を示す。ＰＷＤＮ＝“Ｌ”で且つＲＳＴ／ＰＲＳ
Ｔ＝“Ｌ”ではノーマルモードに、ＰＷＤＮ＝“Ｈ”で
且つＲＳＴ／ＰＲＳＴ＝“Ｌ”では、スリープモードに
設定される。これらノーマルモード及びスリープモード
では、外部からメモリ／ＤＡＣ制御器１４に外部ＤＡＣ
制御信号Ｃdac-1〜Ｃdac-ndを入力し、マルチプレクサ
回路１６は、メモリ／ＤＡＣ制御器１４からのメモリ／
ＤＡＣ出力信号Ｃmem-11〜Ｃmem-mnmによるＤＡＣ回路
部１３の制御を選択し、アナログ回路部１２を外部から
制御するようにしている。

【００４１】また、ＰＷＤＮ＝“Ｌ”で且つＲＳＴ／Ｐ
ＲＳＴ＝“Ｈ”では、当該ＬＳＩのチップ全体のリセッ
トを行う。この場合のリセット動作は、メモリについて
は電気的なリセットであり、リセット後の値は、例えば
全て“Ｌ”となるなど、電気的に制限されて、任意に切
り替えることはできない。リセット時は、マルチプレク
サ回路１６はメモリ／ＤＡＣ制御器１４を選択してい
る。

【００４２】ＰＷＤＮ＝“Ｈ”で且つＲＳＴ／ＰＲＳＴ
＝“Ｈ”の時は、プリセットモードとなり、マルチプレ
クサ回路１６はＰＬＡ回路１５からのＰＬＡ出力信号Ｃ
pla-11〜Ｃpla-mnmによる制御を選択する。ＰＬＡ回路
１５には所望のパラメータが予め記憶されており、ＰＬ
Ａ回路１５は、予め設定した当該所望のパラメータを出
力する。ＰＬＡ回路１５における記憶パラメータの組み
合わせについては、回路的に制限はなく、任意に選定す
ることができるようになっている。

【００４３】この状態では、ＰＬＡ回路１５から出力さ
れるＰＬＡ出力信号Ｃpla-11〜Ｃpla-mnmによって、Ｄ
ＡＣ回路部１３が制御される。ＤＡＣ回路部１３への制
御信号の形式は、通常使用する際のメモリ／ＤＡＣ制御
器１４からの制御信号の形式と全く同様で、メモリ／Ｄ
ＡＣ制御器１４を使用した場合に得られる特性の一部
を、ＰＬＡ回路１５を使用した時に得ることができるよ
うにしている。

【００４４】ＤＡＣ回路部１３の制御のために、メモリ
／ＤＡＣ制御器１４及びＰＬＡ回路１５のいずれか一方
を選択するマルチプレクサ回路１６は、コントロール回
路１１′によって制御される。該コントロール回路１
１′に入力される外部制御信号Ｃext-1〜Ｃext-neは、
メモリ／ＤＡＣ制御器１４のＤＡＣ制御端子に入力され
る外部ＤＡＣ制御信号Ｃdac-1〜Ｃdac-ndに全く無関係
であるため、外部から外部ＤＡＣ制御信号Ｃdac-1〜Ｃd
ac-ndを入力することなしに、当該ＬＳＩを評価するこ
とが可能である。

【００４５】次に、図１のように構成されたＬＳＩの優
位性を説明するために、当該ＬＳＩを同一の設定で繰り
返し試験を行う場合の具体的な例について説明する。

【００４６】図１のような構成のＬＳＩを、複数個につ
いて同一の設定で繰り返し試験を行う際の簡単な試験回
路の一例を図２に示す。

【００４７】図２において、試験回路は、被試験ＬＳＩ
２１′、電源２２及び基準クロック発生回路２３を備え
ている。被試験ＬＳＩ２１′は、図１に示した本発明の
第１の実施の形態に係るＬＳＩであり、コントロール回
路１１′、アナログ回路部１２、ＤＡＣ回路部１３、メ
モリ／ＤＡＣ制御器１４、ＰＬＡ回路１５及び図２には
示していないがマルチプレクサ回路１６を内蔵してい
る。すなわち、図２の試験回路においては、図７に示し
たＲＯＭ／制御器２４が不要となっている。

【００４８】電源２２は、当該試験回路に電力を供給す
る。基準クロック発生回路２３は、当該試験回路に基準
クロック信号を供給する。

【００４９】被試験ＬＳＩ２１′は、通常使用時には、
上述したようにＤＡＣ回路部１３等を介してアナログ特
性を外部より制御することができる。

【００５０】図２に示した被試験ＬＳＩ２１′の単体の
試験時には、ＤＡＣ回路部１３はメモリ／ＤＡＣ制御器
１４からは制御されず、被試験ＬＳＩ２１′のチップ内
のＰＬＡ回路１５に記憶されたプリセットパラメータの
内容に従って制御されるよう外部制御信号Ｃext-1〜Ｃe
xt-neを設定し、当該被試験ＬＳＩ２１′のチップ全体
の出力アナログ特性がＰＬＡ回路１５の内容に従って決
定される。外部からは電源２２からの電力と基準クロッ
ク発生回路２３からの基準クロック信号のみを供給する
ことにより、ＤＡＣ回路部１３を介してのアナログ特性
による出力が可能となっている。

【００５１】したがって、ＬＳＩ等の半導体集積回路の
種類やそのバージョンに依存することなく、単一の試験
回路を用いて汎用的に試験を行うことができる。

【００５２】このように、外部からの入力で設定するＤ
ＡＣ制御パラメータの一部をチップ内に記憶保持するＰ
ＬＡ回路１５を内蔵し、外部からの制御と内部のＰＬＡ
回路１５からの制御を択一的に選択するマルチプレクサ
回路１６を制御するようにして、外部からＤＡＣ制御パ
ラメータを入力することなく、所要のＤＡＣ制御パラメ
ータについてＤＡＣ回路部１３によって制御されるアナ
ログ特性の出力を実現することができる。

【００５３】また、上述した本発明の第１の実施の形態
においては、単一のＰＬＡ回路１５を設ける構成とした
が、その基本的構成は上述と同様として、ＰＬＡ回路を
複数個設けて設定し得る制御パラメータを複数セットと
し、複数種の用途に合わせた試験を行うことができるよ
うにしてもよい。これが、本発明の第２の実施の形態で
ある。

【００５４】図４は、本発明の第２の実施の形態に係る
半導体集積回路、例えばＬＳＩの構成を示している。

【００５５】図４に示すＬＳＩは、コントロール回路１
１′、アナログ回路部１２、ＤＡＣ回路部１３、メモリ
／ＤＡＣ制御器１４、第１のＰＬＡ回路１５−１、第２
のＰＬＡ回路１５−２及びマルチプレクサ回路１６′を
具備している。この場合、コントロール回路１１′、ア
ナログ回路部１２、ＤＡＣ回路部１３及びメモリ／ＤＡ
Ｃ制御器１４は、図１に示したのとおおむね同様の機能
及び構成を有している。

【００５６】コントロール回路１１′は、外部制御信号
Ｃext-1〜Ｃext-neに基づき、内部制御信号Ｃint-1〜Ｃ
int-nt及びマルチプレクサ制御信号Ｃmuxを発生して、
当該ＬＳＩのチップ全体を制御する。なお、マルチプレ
クサ制御信号Ｃmuxは、内部制御信号の一種であるが、
マルチプレクサ回路１６′の制御に用いられる。

【００５７】アナログ回路部１２には、この場合、ＤＡ
Ｃ回路によって入／出力特性が制御される例えばＶＧ
Ａ、フィルタ又はＶＣＯ等からなるアナログ回路が複数
個設けられている。すなわち、アナログ回路部１２は、
複数個のＶＧＡ、フィルタ又はＶＣＯ等からなるアナロ
グ回路Ａ１、Ａ２、…Ａｍで構成される。

【００５８】ＤＡＣ回路部１３は、アナログ回路部１２
の複数のアナログ回路Ａ１〜Ａｍを制御する複数個のＤ
ＡＣ回路Ｄ１１、…Ｄ１ｎ１、Ｄ２１、…Ｄ２ｎ２、…
Ｄｍ１、…Ｄｍｎｍで構成される。例えば、ＤＡＣ回路
Ｄ１１〜Ｄ１ｎ１は、アナログ回路Ａ１を制御し、ＤＡ
Ｃ回路Ｄ２１〜Ｄ２ｎ２は、アナログ回路Ａ２を制御
し、そしてＤＡＣ回路Ｄｍ１〜Ｄｍｎｍは、アナログ回
路Ａｍを制御する。

【００５９】メモリ／ＤＡＣ制御器１４は外部のマイコ
ン等から入力される外部ＤＡＣ制御信号に基づいてＤＡ
Ｃ回路Ｄ１１〜Ｄｍｎｍを制御するＤＡＣ制御信号に相
当する内部信号を発生するとともに、外部からの設定内
容を当該ＬＳＩチップ内に記憶する。

【００６０】第１のＰＬＡ回路１５−１及び第２のＰＬ
Ａ回路１５−２は、ＤＡＣ回路部１３のＤＡＣ回路Ｄ１
１〜Ｄｍｎｍを制御するＤＡＣ制御信号に相当するそれ
ぞれ異なるセットの内部信号を予め当該ＬＳＩのチップ
内に記憶する。

【００６１】マルチプレクサ回路１６′は、外部制御信
号Ｃext-1〜Ｃext-neに基づくコントロール回路１１′
からのマルチプレクサ制御信号Ｃmuxに応答して、メモ
リ／ＤＡＣ制御器１４からのＤＡＣ制御信号に相当する
出力、第１のＰＬＡ回路１５−１からのＤＡＣ制御信号
に相当する出力及び第２のＰＬＡ回路１５−２からのＤ
ＡＣ制御信号に相当する出力のいずれか一つを選択し
て、内部ＤＡＣ制御信号Ｃdin-11、…Ｃdin-1n1、Ｃdin
-21、…Ｃdin-2n2、…Ｃdin-ｍ１、…Ｃdin-mnmとして
ＤＡＣ回路部１３のＤＡＣ回路Ｄ１１〜Ｄｍｎｍに供給
する。

【００６２】当該ＬＳＩチップの外部からメモリ／ＤＡ
Ｃ制御器１４に入力される外部ＤＡＣ制御信号Ｃdac-
1、Ｃdac-2、…Ｃdac-ndの形式は、通常の場合は、当該
ＬＳＩにおける外部ピン数の削減のため、シリアル構成
になっている。また、ＤＡＣ回路部１３の各ＤＡＣ回路
Ｄ１１〜Ｄｍｎｍに対する内部ＤＡＣ制御信号Ｃdin-1
1、…Ｃdin-1n1、Ｃdin-21、…Ｃdin-2n2、…Ｃdin-ｍ
１、…Ｃdin-mnmの数は、各ＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍのビット数に比例するため、これらに相当するメモリ
／ＤＡＣ制御器１４からのメモリ／ＤＡＣ出力信号Ｃme
m-11〜Ｃmem-mnmの総数は、ＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍの総ビット数に比例する。そのため、メモリ／ＤＡＣ
制御器１４においては、外部から入力される外部ＤＡＣ
制御信号Ｃdac-1〜Ｃdac-ndの数に比べて、マルチプレ
クサ回路１６へ出力するメモリ／ＤＡＣ出力信号Ｃmem-
11〜Ｃmem-mnmの数の方が多くなっている。該メモリ／
ＤＡＣ制御器１４は、外部ＤＡＣ制御信号Ｃdac-1〜Ｃd
ac-ndの入力に基づいてメモリ／ＤＡＣ出力信号Ｃmem-1
1〜Ｃmem-mnmを発生し、外部ＤＡＣ制御信号Ｃdac-1〜
Ｃdac-ndにより入力されたパラメータを、内蔵するメモ
リに記憶する。

【００６３】メモリ／ＤＡＣ制御器１４から出力される
メモリ／ＤＡＣ出力信号Ｃmem-11〜Ｃmem-mnm、第１の
ＰＬＡ回路１５−１から出力されるＰＬＡ出力信号Ｃpl
a1-11〜Ｃpla1-mnm及び第２のＰＬＡ回路１５−２から
出力されるＰＬＡ出力信号Ｃpla2-11〜Ｃpla2-mnmは、
いずれもＤＡＣ回路部１３のＤＡＣ回路Ｄ１１〜Ｄｍｎ
ｍを制御する信号であり、その個数は等しく、これらの
ＤＡＣ制御信号の選択はマルチプレクサ回路１６′で行
われる。すなわちマルチプレクサ回路１６′は、メモリ
／ＤＡＣ制御器１４から出力されるメモリ／ＤＡＣ出力
信号Ｃmem-11〜Ｃmem-mnm、第１のＰＬＡ回路１５−１
から出力されるＰＬＡ出力信号Ｃpla1-11〜Ｃpla1-mnm
及び第２のＰＬＡ回路１５−２から出力されるＰＬＡ出
力信号Ｃpla2-11〜Ｃpla2-mnmのいずれか一つを選択
し、内部ＤＡＣ制御信号Ｃdin-11〜Ｃdin-mnmとしてＤ
ＡＣ回路部１３のＤＡＣ回路Ｄ１１〜Ｄｍｎｍに供給す
る。

【００６４】マルチプレクサ回路１６′の動作は、外部
から当該ＬＳＩに入力される外部制御信号Ｃext-1〜Ｃe
xt-neに基づいてコントロール回路１１′から出力され
るマルチプレクサ制御信号Ｃmuxによって制御される。
このマルチプレクサ回路１６′の動作は、当該ＬＳＩ内
部のメモリ／ＤＡＣ制御器１４に入力される外部ＤＡＣ
制御信号Ｃdac-1〜Ｃdac-ndには全く依存しない。

【００６５】第１のＰＬＡ回路１５−１は、メモリ／Ｄ
ＡＣ制御器１４から出力されるメモリ／ＤＡＣ出力信号
Ｃmem-11〜Ｃmem-mnmの組み合わせの一部による第１の
プリセットパラメータを記憶し、且つ該第１のプリセッ
トパラメータをＰＬＡ回路出力信号Ｃpla1-11〜Ｃpla1-
mnmとして出力することが可能であり、記憶するメモリ
／ＤＡＣ出力信号Ｃmem-11〜Ｃmem-mnmの組み合わせは
任意に選択することができる。すなわち、第１のＰＬＡ
回路１５−１から出力するＰＬＡ回路出力信号Ｃpla1-1
1〜Ｃpla1-mnmの各々は、目的に応じて“Ｈ”又は
“Ｌ”に任意に設定することができる。

【００６６】第２のＰＬＡ回路１５−２は、メモリ／Ｄ
ＡＣ制御器１４から出力されるメモリ／ＤＡＣ出力信号
Ｃmem-11〜Ｃmem-mnmの組み合わせの他の一部による第
２のプリセットパラメータを記憶し、且つ該第２のプリ
セットパラメータをＰＬＡ回路出力信号Ｃpla2-11〜Ｃp
la2-mnmとして出力することが可能であり、記憶するメ
モリ／ＤＡＣ出力信号Ｃmem-11〜Ｃmem-mnmの組み合わ
せは任意に選択することができる。すなわち、第２のＰ
ＬＡ回路１５−２から出力するＰＬＡ回路出力信号Ｃpl
a2-11〜Ｃpla2-mnmの各々も、目的に応じて“Ｈ”又は
“Ｌ”に任意に設定することができる。

【００６７】図示のようにマルチプレクサ回路１６の選
択による第１のＰＬＡ回路１５−１の使用時、第２のＰ
ＬＡ回路１５−２の使用時及びメモリ／ＤＡＣ制御器１
４の使用時においては、同一のＤＡＣ回路部１３及びア
ナログ回路部１２を使用して、チップ全体の特性を出力
する構成になっている。

【００６８】ＤＡＣ回路部１３の各ＤＡＣ回路Ｄ１１〜
Ｄｍｎｍは、マルチプレクサ回路１６′から与えられる
内部ＤＡＣ制御信号Ｃdin-11〜Ｃdin-mnmに応じて、ア
ナログ回路部１２の各アナログ回路Ａ１〜Ａｍを直接制
御するアナログ回路制御信号Ｃda-11〜Ｃda-mnmを発生
する。アナログ回路制御信号Ｃda-11、…Ｃda-mnmは、
通常の場合、電圧又は電流によるアナログ信号であり、
精度はＤＡＣのビット数に依存する。アナログ回路部１
２の各アナログ回路Ａ１〜Ａｍは、そのアナログ入出力
信号ＩＯ-1、ＩＯ-2、…ＩＯ-mが、ＤＡＣ回路部１３の
ＤＡＣ回路Ｄ１１〜Ｄｍｎｍから出力されるアナログ回
路制御信号Ｃda-11〜Ｃda-mnmに応じたアナログ特性に
制御される。

【００６９】次に、図４に示す構成のＬＳＩ（半導体集
積回路）における動作を主として試験時について具体的
に説明する。

【００７０】第１及び第２のＰＬＡ回路１５−１及び１
５−２に記憶される内容は、試験の目的に応じて任意に
設定され、これら第１及び第２のＰＬＡ回路１５−１及
び１５−２の選択は外部から入力する外部制御信号Ｃｅ
ｘｔ−１〜Ｃｅｘｔ−ｎｅによって制御することができ
る。このようなモード制御の一例を図５を参照して説明
する。

【００７１】プリセットモード以外は、図３に示した第
１の実施の形態の場合と同様であるため、プリセットモ
ードについてのみ説明する。

【００７２】この場合、クロック信号ＣＬＫの立ち上が
りエッジにおいて、ＰＷＤＮ＝“Ｈ”で且つＲＳＴ／Ｐ
ＲＳＴ＝“Ｈ”の時プリセットモードとなり、マルチプ
レクサ回路１６′は第１のＰＬＡ回路１５−１を選択す
る（第１のプリセットモードPreset-1）。

【００７３】さらに、クロック信号ＣＬＫの立ち下がり
エッジにおいて、ＲＳＴ／ＰＲＳＴ＝“Ｈ”の時は、マ
ルチプレクサ回路１６′は第１のＰＬＡ回路１５−１の
選択を保持する（なお、第２のＰＬＡ回路１５−２が選
択されている場合には、マルチプレクサ回路１６′を切
り替えて第１のＰＬＡ回路１５−１を選択する）。クロ
ック信号ＣＬＫの立ち下がりエッジにおいて、ＲＳＴ／
ＰＲＳＴ＝“Ｌ”になると、マルチプレクサ回路１６は
第２のＰＬＡ回路１５−２を選択し（第２のプリセット
モードPreset-2）、先の第１のプリセットモードPreset
-1とは異なるアナログ特性を出力させることが可能とな
る（直前において第１のＰＬＡ回路１５−１が選択され
ている場合には、マルチプレクサ回路１６′を切り替え
て第２のＰＬＡ回路１５−２を選択し、直前において第
２のＰＬＡ回路１５−２が選択されている場合には、マ
ルチプレクサ回路１６′によりその選択状態を保持す
る）。

【００７４】この場合、第１のプリセットモードPreset
-1は、外部制御信号Ｃext-1〜Ｃext-neを変化させるこ
となく試験を行うことができるため、通常の試験に用
い、第２のプリセットモードPreset-2は外部制御信号Ｃ
ext-1〜Ｃext-neを変化させて、第１のプリセットモー
ドPreset-1とは異なるアナログ特性を出力させることが
可能であるため、通常の試験とは、周囲温度や電源電圧
等を異ならせた試験に効果的に用いることができる。

【００７５】本発明における設定の組み合わせは、試験
の用途に応じて種々に変更することができるが、本発明
では、基本的に、従来、外部から制御していたものを内
蔵化し、試験モードの選択により、外部からの特別な試
験用の制御信号の入力なしに、簡易に自己試験を行うこ
とを可能としている。

【００７６】なお、本発明は上述した第１及び第２の実
施の形態に限定されるものではなく、本発明の要旨を変
更せず、その技術思想に含まれる範囲内において、適宜
変更して実施することができることは明らかである。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
外部制御信号によりアナログ特性を制御する半導体集積
回路において、試験時に外部からアナログ特性の制御用
信号を供給することなく所要の試験用のアナログ特性の
出力を可能とし、試験工程数の低減、試験設備の簡素化
及び試験能力の向上を可能とする半導体集積回路を提供
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路であるＬＳＩの構成を示すブロック図である。

【図２】図１のＬＳＩの試験のための試験回路の構成を
説明するためのブロック図である。

【図３】図１のシステムの動作を説明するためのマルチ
プレクサ回路の動作を説明するための図である。

【図４】本発明の第２の実施の形態に係る半導体集積回
路であるＬＳＩの構成を示すブロック図である。

【図５】図４のシステムの動作を説明するためのマルチ
プレクサ回路の動作を説明するための図である。

【図６】従来のアナログ回路を含む半導体集積回路の構
成を示すブロック図である。

【図７】図６のＬＳＩの試験のための試験回路の構成を
説明するためのブロック図である。

【符号の説明】

１１′ コントロール回路 １２ アナログ回路部 １３ ＤＡＣ（ディジタル−アナログ変換）回路部 １４ メモリ／ＤＡＣ（ディジタル−アナログ変換）
制御器 １５ ＰＬＡ（プログラマブルロジックアレイ）回路 １５−１ 第１のＰＬＡ（プログラマブルロジックア
レイ）回路 １５−２ 第２のＰＬＡ（プログラマブルロジックア
レイ）回路 １６ マルチプレクサ回路 １６′ マルチプレクサ回路 ２１′ 被試験ＬＳＩ（大規模集積回路） ２２ 電源 ２３ 基準クロック発生回路 Ｃext-1〜Ｃext-ne 外部制御信号 Ｃdac-1〜Ｃdac-nd 外部ＤＡＣ制御信号 Ｃint-1〜Ｃint-nt 内部制御信号 Ｃmux マルチプレクサ制御信号 Ｃmem-11〜Ｃmem-mnm メモリ／ＤＡＣ出力信号 Ｃpla-11〜Ｃpla-mnm ＰＬＡ出力信号 Ｃpla1-11〜Ｃpla1-mnm 第１のＰＬＡ出力信号 Ｃpla2-11〜Ｃpla2-mnm 第２のＰＬＡ出力信号 Ｃdin-11〜Ｃdin-mnm 内部ＤＡＣ制御信号 Ｃda-11〜Ｃda-mnm アナログ回路制御信号 Ａ12〜Ａjm 内部アナログ信号 ＩＯ-1〜ＩＯ-m アナログ入出力信号

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】アナログ信号を入／出力するアナログ回路
   手段と、 前記アナログ回路手段のアナログ入／出力特性を外部か
   ら入力される信号に応じて制御する制御手段と、 外部から入力すべき特性を制御するパラメータの一部
   を、プリセット用のパラメータとして同一チップ内に記
   憶したプログラム可能論理記憶手段と、を具備すること
   を特徴とする半導体集積回路。
2. 【請求項２】アナログ入／出力特性を制御する信号を外
   部から入力することなく、プリセットのパラメータを記
   憶した前記プログラム可能論理記憶手段の使用／不使用
   の切り替えを、外部から制御するための手段を含むこと
   を特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】プリセットのパラメータを記憶した前記プ
   ログラム可能論理記憶手段は、該プログラム可能論理記
   憶手段の使用時に、外部からアナログ特性を制御するパ
   ラメータを入力することなく、外部から制御したときと
   全く同様のアナログ特性の一部を前記アナログ回路手段
   に出力させる手段であることを特徴とする請求項１又は
   ２に記載の半導体集積回路。
4. 【請求項４】前記プログラム可能論理記憶手段は、プロ
   グラマブルロジックアレイ（ＰＬＡ）を含むことを特徴
   とする請求項１乃至３のうちのいずれか１項に記載の半
   導体集積回路。
5. 【請求項５】制御信号に従って入出力特性を変更するア
   ナログ信号処理回路と、 前記アナログ信号処理回路の入出力特性を制御するパラ
   メータの一部を、プリセット用のパラメータとして記憶
   している記憶部と、 外部から入力されるパラメータと前記記憶部に記憶され
   ているパラメータに従って、前記アナログ信号処理回路
   に制御信号を供給して、その入出力特性を制御する制御
   部と、を１チップ内に具備し、アナログ信号処理回路の
   入出力特性を制御するパラメータの一部を、プリセット
   用のパラメータとしてチップ内に保持していることを特
   徴とする半導体集積回路。