JP5013895B2 - 半導体集積回路装置 - Google Patents
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Description
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドとを備え、
上記各内部電源回路は、所定の電源制御信号によって、上記電源電圧を供給するか否かが制御されるように構成され、
上記電源制御信号による制御は、上記複数の回路ブロックの少なくとも1つがテストモードである場合に行われ、
さらに、上記各回路ブロックにそれぞれ対応して設けられており、当該回路ブロックを上記テストモードにするときHレベルになる回路ブロックテスト制御信号と、上記電源電圧の供給停止を指示するときHレベルになる電源供給停止指示信号との論理積をそれぞれ出力する複数のAND回路と、
上記各AND回路から出力された論理積の論理和を上記電源制御信号として出力するOR回路とを備えていることを特徴とする。
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドとを備え、
上記各内部電源回路は、所定の電源制御信号によって、上記電源電圧を供給するか否かが制御されるように構成され、
上記電源制御信号による制御は、上記複数の回路ブロックの少なくとも1つがテストモードである場合に行われ、
さらに、上記各回路ブロックをそれぞれ上記テストモードにするときHレベルになる複数の回路ブロックテスト制御信号の論理和を出力するOR回路と、
上記論理和と上記電源電圧の供給停止を指示する電源供給停止指示信号との論理積を上記電源制御信号として出力するAND回路とを備えていることを特徴とする。
請求項1または請求項2の半導体集積回路装置であって、
上記内部電源回路は、上記電源電圧を供給しない場合、出力をハイインピーダンス状態にするように構成されていることを特徴とする。
請求項1または請求項2の半導体集積回路装置であって、
上記各回路ブロックはメモリであり、かつ、同一チップ上に、上記メモリとは別に、論理回路ブロックを備え、
上記内部電源回路から上記メモリに供給される共通の電源電圧は、上記論理回路ブロックに供給される電源電圧以上の電圧であることを特徴とする。
図1は、本発明の実施形態に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、半導体集積回路装置は、メモリ11a〜11d(複数の回路ブロック)、内部電源回路12a、12b、OR回路13(論理和回路)、および外部パッド14を備えている。また、半導体集積回路装置は、さらに、図示しない論理回路ブロックを備えている。また、半導体集積回路装置は、1チップのシステムLSIで構成されている。
図2は、本発明の参考例1に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、本参考例1の半導体集積回路装置は、メモリ21a〜21d(複数の回路ブロック)、内部電源回路22a、22b、および外部パッド14を備えている。また、メモリ21a〜21d、および内部電源回路22a、22bの内部に、モードレジスタ25a〜25fを備えている。また、この半導体集積回路装置は、さらに、図示しない論理回路ブロックを備えている。また、この半導体集積回路装置は、1チップのシステムLSIで構成されている。
図4は、本発明の参考例2に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、本参考例2の半導体集積回路装置は、モードレジスタ31(内部電源回路用モードレジスタ)を備え、内部電源回路22a、22bに代えて、内部電源回路32a、32bを備えている点で、参考例1の半導体集積回路装置と異なっている。また、この半導体集積回路装置は、参考例1の半導体集積回路装置と同様に、さらに、図示しない論理回路ブロックを備え、1チップのシステムLSIで構成されている。
図5は、本発明の参考例3に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、本参考例3の半導体集積回路装置は、内部電源回路22a、22bに代えて、内部電源回路42a、42bを備えている点で、参考例1の半導体集積回路装置と異なっている。また、この半導体集積回路装置は、参考例1の半導体集積回路装置と同様に、さらに、図示しない論理回路ブロックを備え、1チップのシステムLSIで構成されている。
12a、12b 内部電源回路
13 OR回路
14 外部パッド
15a〜15d モードレジスタ
16a〜16d AND回路
17 共通電源配線
Claims (4)
- 同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドとを備え、
上記各内部電源回路は、所定の電源制御信号によって、上記電源電圧を供給するか否かが制御されるように構成され、
上記電源制御信号による制御は、上記複数の回路ブロックの少なくとも1つがテストモードである場合に行われ、
さらに、上記各回路ブロックにそれぞれ対応して設けられており、当該回路ブロックを上記テストモードにするときHレベルになる回路ブロックテスト制御信号と、上記電源電圧の供給停止を指示するときHレベルになる電源供給停止指示信号との論理積をそれぞれ出力する複数のAND回路と、
上記各AND回路から出力された論理積の論理和を上記電源制御信号として出力するOR回路とを備えていることを特徴とする半導体集積回路装置。 - 同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドとを備え、
上記各内部電源回路は、所定の電源制御信号によって、上記電源電圧を供給するか否かが制御されるように構成され、
上記電源制御信号による制御は、上記複数の回路ブロックの少なくとも1つがテストモードである場合に行われ、
さらに、上記各回路ブロックをそれぞれ上記テストモードにするときHレベルになる複数の回路ブロックテスト制御信号の論理和を出力するOR回路と、
上記論理和と上記電源電圧の供給停止を指示する電源供給停止指示信号との論理積を上記電源制御信号として出力するAND回路とを備えていることを特徴とする半導体集積回路装置。 - 請求項1または請求項2の半導体集積回路装置であって、
上記内部電源回路は、上記電源電圧を供給しない場合、出力をハイインピーダンス状態にするように構成されていることを特徴とする半導体集積回路装置。 - 請求項1または請求項2の半導体集積回路装置であって、
上記各回路ブロックはメモリであり、かつ、同一チップ上に、上記メモリとは別に、論理回路ブロックを備え、
上記内部電源回路から上記メモリに供給される共通の電源電圧は、上記論理回路ブロックに供給される電源電圧以上の電圧であることを特徴とする半導体集積回路装置。
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