JP2004280970A - 半導体記憶装置 - Google Patents
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Abstract
【課題】誤ってテストモードにエントリしたときで、内部回路への外部印加電圧が低いときでも、通常動作が可能な半導体記憶装置を提供する。
【解決手段】誤動作によりHレベルとなったテストモード信号TEに応じて、内部電源印加モードに移行する。周辺電源配線CPL上のノードAには、参照電圧発生回路11からの参照電圧Vrefの供給が途絶えるとともに、PチャネルMOSトランジスタP1,P2がオンして外部ピンPINへの印加電圧が供給される。このとき、ノードAの電位は、必ず2・Vthp(Vthp:PチャネルMOSトランジスタの閾値電圧)以上となる。この最低電位を周辺回路21が動作可能な電圧レベルとなるように、PチャネルMOSトランジスタの個数を設定すれば、外部印加電圧が低い場合であっても、周辺回路21は通常動作が可能となる。
【選択図】 図1
【解決手段】誤動作によりHレベルとなったテストモード信号TEに応じて、内部電源印加モードに移行する。周辺電源配線CPL上のノードAには、参照電圧発生回路11からの参照電圧Vrefの供給が途絶えるとともに、PチャネルMOSトランジスタP1,P2がオンして外部ピンPINへの印加電圧が供給される。このとき、ノードAの電位は、必ず2・Vthp(Vthp:PチャネルMOSトランジスタの閾値電圧)以上となる。この最低電位を周辺回路21が動作可能な電圧レベルとなるように、PチャネルMOSトランジスタの個数を設定すれば、外部印加電圧が低い場合であっても、周辺回路21は通常動作が可能となる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、外部からの印加電圧を内部電源電圧として動作するテストモードを備えた半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置に搭載され、メモリアレイや周辺回路などの内部回路に供給する電源電圧を生成するための内部電源発生回路は、通常動作時では、参照電圧に基づいて生成した電源電圧を、内部電源配線を介して内部回路に供給する。なお、このような半導体記憶装置を含む半導体集積回路において、内部回路の電源電圧とは異なる電源電圧で動作する外部回路を有する場合、2種類の系統の電源が必要とされる。このため、最近では、内部回路に供給する電源電圧をレベル変換して外部回路の電源電圧として供給するという信号レベル変換機能付半導体集積回路が数々提案されている(例えば、特許文献1〜3参照)。
【0003】
図6は、従来の半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す回路図である。
【0004】
図6を参照して、半導体記憶装置は、メモリアレイおよび周辺回路20と、メモリアレイおよび周辺回路20に電源電圧を供給する内部電源発生回路10とを有する。
【0005】
内部電源発生回路10とメモリアレイおよび周辺回路20との間には、内部電源配線IPLが配設される。内部電源配線IPLは、通常動作において、内部電源発生回路10で生成された電源電圧をメモリアレイおよび周辺回路20へと伝達する。したがって、図6において、内部電源配線IPL上のノードAの電位は、電源電圧レベルに駆動される。
【0006】
一方、半導体記憶装置に内包される、メモリアレイおよび周辺回路20以外の内部回路30には、外部ピンPINを介して外部から印加される電圧が供給される。外部ピンPINと内部回路30との間には外部電源配線EPLが配設され、外部からの印加電圧は、外部電源配線EPLを伝達して内部回路30に入力される。
【0007】
外部電源配線EPLは、さらに、内部電源配線IPL上のノードAに結合される。ノードAと外部ピンPINとを結ぶ外部電源配線EPL上には、トランスファゲートT2が配設される。トランスファゲートT2は、ゲートにテストモード信号TEおよびインバータI3を介して反転されたテストモード信号TEを受けると、その論理レベルに応じて、外部ピンPINとノードAとを電気的に結合/分離する。
【0008】
ここで、テストモード信号TEは、H(論理ハイ)レベルとL(論理ロー)レベルとの2値の電位状態を遷移する信号である。半導体記憶装置は、Hレベルのテストモード信号TEに応じてテストモードにエントリする。一方、通常動作時には、テストモード信号TEはLレベルを示す。
【0009】
トランスファゲートT2は、Hレベルのテストモード信号TEおよびその反転信号をゲートに受けると、外部ピンPINとノードAとを電気的に結合する。これによって、外部ピンPINに入力された外部からの印加電圧は、ノードAを介してメモリアレイおよび周辺回路20へと供給される。
【0010】
一方、トランスファゲートT2は、Lレベルのテストモード信号TEおよびその反転信号をゲートに受けると、外部ピンPINとノードAとを電気的に分離する。このため、メモリアレイおよび周辺回路20には、外部からの印加電圧は供給されない。
【0011】
以上の構成の半導体記憶装置において、通常動作時には、メモリアレイおよび周辺回路20は、内部電源発生回路10から電源電圧が供給され、所定の動作を行なう。したがって、ノードAは、電源電圧レベルとなっている。このとき、トランスファゲートT2は、Lレベルのテストモード信号TEに応じてオフされていることから、外部からの印加電圧は、メモリアレイおよび周辺回路20には供給されない。
【0012】
一方、内部回路30に対しては、外部ピンPINから外部電源配線EPLを介して、外部からの印加電圧が供給される。内部回路30は、印加電圧を電源電圧として通常動作を行なう。
【0013】
テストモード時において、内部電源発生回路10は、Hレベルのテストモード信号TEを受けると、電源電圧の内部電源配線IPLへの供給を停止する。これによって、ノードAには電源電圧が駆動されない。
【0014】
一方、Hレベルのテストモード信号TEに応じてトランスファゲートT2がオンされることから、メモリアレイおよび周辺回路20には、外部電源配線EPLを介して外部からの印加電圧が供給される。
【0015】
すなわち、テストモードエントリ時には、半導体記憶装置のメモリアレイおよび周辺回路20の電源電圧は、外部からの印加電圧によって、任意に設定することができる。
【0016】
なお、テストモードエントリ時においても、内部回路30に対しては動作に必要な一定の電源電圧が供給されるように、内部回路30の電源電圧は特定の電位に固定され、外部からの印加電圧に依存しない構成となっている。
【0017】
【特許文献1】
特開平9−200024号公報(第4頁−第6頁、第1図)
【0018】
【特許文献2】
特開平8−213555号公報(第5頁−第7頁、第1図)
【0019】
【特許文献3】
特開昭60−85499号公報(第8頁−第10頁、第2図)
【0020】
【発明が解決しようとする課題】
上記の従来の半導体記憶装置は、テストモードにおいては、外部からの印加電圧を電源電圧としてメモリアレイおよび周辺回路20が駆動するという内部電源印加モードに移行する。これによって、メモリアレイおよび周辺回路20の電源電圧を外部から制御して、半導体記憶装置のテストを行なうことができる。
【0021】
しかしながら、電源投入時などに見られるように、外部からの印加電圧の電位レベルが低いときにおいて、誤動作によりテストモード信号TEがHレベルとなって、半導体記憶装置がテストモードにエントリした場合、外部ピンPINから供給される印加電圧によっては、メモリアレイおよび周辺回路20が通常動作をできなくなるという問題があった。
【0022】
例えば、電源投入時に誤動作を起こし、半導体記憶装置がテストモードにエントリしたとする。このとき、メモリアレイおよび周辺回路20には、外部ピンPINより電源電圧が供給されることとなるが、外部ピンPINに負電圧が与えられているとすると、メモリアレイおよび周辺回路20の電源電圧は負電圧となるため、回路は全く動作しなくなってしまう。
【0023】
それゆえ、この発明はかかる問題点を解決するためになされたものであり、この発明の目的は、電源投入時などの外部印加電圧が低電位のときに、誤ってテストモードにエントリした場合においても、メモリアレイおよび周辺回路などの内部回路は通常動作することが可能な半導体記憶装置を提供することである。
【0024】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、通常動作モードとテストモードとを有する半導体記憶装置であって、データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、内部回路に対して内部電源電圧を伝達する内部電源配線と、内部電源電圧を生成する内部電源発生回路と、外部からの印加電圧の供給を受ける外部電源配線と、外部印加電圧を外部電源配線に入力する外部端子と、外部端子と内部電源配線との間を結ぶ外部電源配線上に配され、活性化されたテストモード信号に応じてオンして、外部端子と内部電源配線とを電気的に結合して、内部電源配線に外部印加電圧を伝達するスイッチ回路とを備える。スイッチ回路は、テストモード信号に応じてオンすると、外部印加電圧を内部回路が駆動可能な電圧レベルに制限して、内部電源配線に伝達する。
【0025】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0026】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す回路図である。なお、本実施の形態では、周辺回路への電源電圧の供給に関する部分を抽出して説明する。
【0027】
図1を参照して、半導体記憶装置は、周辺回路21と、周辺電源発生回路12と、参照電圧発生回路11とを含む。
【0028】
参照電圧発生回路11は、周辺電源電圧生成時の参照電圧Vrefを生成する。参照電圧発生回路11と周辺電源発生回路12との間には、周辺電源配線CPLが配設されており、参照電圧発生回路11からの参照電圧Vrefを周辺電源発生回路12へと駆動する。したがって、周辺電源配線CPL上のノードAは、参照電圧Vrefレベルとなる。
【0029】
なお、参照電圧発生回路11には、図1に示すように、テストモード信号TEが入力される。周辺電源配線CPLへの参照電圧Vrefの出力は、テストモード信号TEによって制御される。後述するように、通常動作時には、非活性化されたテストモード信号TEを受けて、周辺電源配線CPLに参照電圧Vrefを出力する。一方、テストモード時には、活性化されたテストモード信号TEに応じて、周辺電源配線CPLへの参照電圧Vrefの出力を停止する。
【0030】
周辺回路およびメモリアレイ以外の内部回路30は、外部からの印加電圧の供給を受けて動作を行なう。外部からの印加電圧は、外部ピンPINと内部回路30とを結ぶ外部電源配線EPLを介して、内部回路30に供給される。
【0031】
外部電源配線EPLは、さらに、周辺電源配線CPL上のノードAに結合される。したがって、外部印加電圧は、ノードAを経由して周辺電源発生回路12に供給されることとなる。
【0032】
外部ピンPINとノードAとを結ぶ外部電源配線EPL上には、図1に示すように、スイッチ回路として、PチャネルMOSトランジスタP1,P2が直列に接続されて配される。PチャネルMOSトランジスタP1は、ゲートが接地電位に結合され、ソースがノードAに接続され、ドレインがPチャネルMOSトランジスタP2のソースに接続される。PチャネルMOSトランジスタP2は、ゲートがインバータI1の出力ノードに接続され、ソースがPチャネルMOSトランジスタP1のドレインに接続され、ドレインが外部ピンPINに接続される。
【0033】
PチャネルMOSトランジスタP2は、ゲートにインバータI1を介して、テストモード信号TEの反転信号を受ける。テストモード信号TEは、図示しないテストモード信号発生回路の出力信号であり、HレベルとLレベルとの2値の論理からなる。テストモードエントリ時にはHレベルを示し、通常動作時にはLレベルを示す。
【0034】
したがって、Hレベルのテストモード信号TEの反転信号に応じて、PチャネルMOSトランジスタP2がオン状態に駆動されると、外部ピンPINとPチャネルMOSトランジスタP1のドレインとは電気的に結合される。
【0035】
一方、Lレベルのテストモード信号TEの反転信号に応じて、PチャネルMOSトランジスタP2がオフ状態に駆動されると、外部ピンPINとPチャネルMOSトランジスタP1のドレインとは電気的に分離される。
【0036】
PチャネルMOSトランジスタP1は、ゲートに受けた接地電位によって常時オン状態に駆動される。したがって、PチャネルMOSトランジスタP2のソースとノードAとは常に電気的に結合されている。
【0037】
以上をまとめると、テストモードエントリ時には、Hレベルのテストモード信号TEに応じて、外部ピンPINとノードAとが電気的に結合され、外部印加電圧が外部電源配線EPLを介して周辺電源発生回路12に供給される。したがって、周辺回路21には、外部印加電圧を電源電圧として動作することとなる。なお、以下において、テストモードにおいて、内部電源発生回路で生成されるべき内部電源電圧を、外部印加電圧により任意に設定可能とするモードを内部電源印加モードとも称する。
【0038】
一方、通常動作時には、Lレベルのテストモード信号TEに応じて、外部ピンPINとノードAとは電気的に分離される。したがって、周辺電源発生回路12への参照電圧の供給は参照電圧発生回路11によって行なわれ、参照電圧Vrefに基づく周辺電源電圧VDCが周辺回路21に供給されることとなる。
【0039】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【0040】
このとき、テストモード信号TEはHレベルとなり、半導体記憶装置は、内部電源印加モードに移行する。周辺電源配線CPL上のノードAには、参照電圧発生回路11からの参照電圧Vrefの供給が途絶えるとともに、外部ピンPINに印加された外部印加電圧が駆動される。
【0041】
ここで、PチャネルMOSトランジスタP1,P2の閾値電圧をともにVthpとすると、これらのトランジスタがオンされたときにノードAに駆動される電位は、必ず2・Vthp以上の電位レベルとなる。
【0042】
このように、ノードAの電位は、直列接続されたPチャネルMOSトランジスタの個数n(nは自然数)に比例する電位n・Vthpを最低値とすることとなる。したがって、この最低電位n・Vthpを周辺回路21が動作可能な電源電圧レベルとなるように、PチャネルMOSトランジスタの個数nを設定すれば、外部ピンPINからノードAに供給される外部印加電圧が低い場合であっても、周辺回路21は通常動作を行なうことができる。
【0043】
なお、本実施の形態では、内部電源発生回路として、周辺電源発生回路を例に説明したが、アレイ電源発生回路、ワード線電圧(VPP)発生回路、ビット線電圧(VBL)発生回路およびセルプレート電圧(VCP)発生回路などに適用した場合においても、同様の効果を得ることができる。
【0044】
以上のように、この発明の実施の形態1に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであって、供給される外部印加電圧レベルが低いときにおいても、周辺回路およびメモリアレイには、動作可能な電源電圧が供給されることから、通常動作が保証される。
【0045】
[実施の形態2]
図2は、この発明の実施の形態2に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【0046】
図2を参照して、半導体記憶装置は、メモリアレイ22と、基板電圧発生回路15とを含む。
【0047】
基板電圧発生回路15は、外部電源電圧を受けて動作し、負電圧の基板電圧VBBをアレイ電源配線APLに生成する。基板電圧発生回路15はたとえば、チャージポンプ回路によって構成される。したがって、アレイ電源配線APL上のノードAは、通常動作時は基板電圧VBBレベルに駆動される。
【0048】
なお、基板電圧発生回路15には、図2に示すように、テストモード信号TEが入力される。アレイ電源配線APLへの基板電圧VBBの出力は、テストモード信号TEによって制御される。後述のように、テストモード信号TEがHレベルとなってテストモードにエントリしたときには、基板電圧発生回路15は、基板電圧VBBの出力を停止する。
【0049】
周辺回路およびメモリアレイ以外の内部回路30に対しては、実施の形態1と同様に、図示しない外部からの印加電圧が供給される。外部印加電圧は、外部ピンPINと内部回路30とを結ぶ外部電源配線EPLを介して、内部回路30に供給される。
【0050】
外部電源配線EPLは、さらに、アレイ電源配線APL上のノードAに結合される。したがって、外部印加電圧は、ノードAを経由してメモリアレイ22に供給されることとなる。
【0051】
外部ピンPINとノードAとを結ぶ外部電源配線EPL上には、図2に示すように、スイッチ回路として、NチャネルMOSトランジスタN1と、トランスファゲートT1とが直列に結合されて配される。
【0052】
NチャネルMOSトランジスタN1は、ゲートに、図示しないテストモード信号発生回路からのテストモード信号TEが入力される。NチャネルMOSトランジスタN1は、ソースが外部ピンPINに接続され、ドレインがトランスファゲートT1に接続される。
【0053】
ここで、テストモード信号TEは、上述のように、HレベルとLレベルとの2値信号であり、テストモードエントリ時にはHレベルを示し、通常動作時にはLレベルを示す。したがって、NチャネルMOSトランジスタN1は、テストモード信号TEの論理レベルに応じてオンまたはオフ状態に駆動される。
【0054】
NチャネルMOSトランジスタN1は、Hレベルのテストモード信号TEに応じてオンされると、外部ピンPINとトランスファゲートT1とを電気的に結合する。したがって、外部ピンPINに入力される外部印加電圧をトランスファゲートT1へと駆動する。これによって、図2に示すように、NチャネルMOSトランジスタN1のドレインとトランスファゲートT1との間のノードCの電位は、外部印加電圧レベルとなる。
【0055】
一方、NチャネルMOSトランジスタN1は、Lレベルのテストモード信号TEに応じてオフされると、外部ピンPINとトランスファゲートT1とを電気的に分離する。したがって、外部ピンPINに入力される外部印加電圧は、ノードCには駆動されない。
【0056】
トランスファゲートT1は、NチャネルMOSトランジスタN1のドレインとノードAとの間に結合され、ゲートにテストモード信号TEおよびインバータI2を介して反転されたテストモード信号TEを受けると、その論理レベルに応じて、NチャネルMOSトランジスタN1とノードAとを電気的に結合/分離する。
【0057】
テストモード信号TEがHレベルのとき(テストモードエントリ時)には、トランスファゲートT1はオンされて、NチャネルMOSトランジスタN1とノードAとを電気的に結合する。
【0058】
一方、テストモード信号TEがLレベルのとき(通常動作時)には、トランスファゲートT1はオフされて、NチャネルMOSトランジスタN1とノードAとを電気的に分離する。
【0059】
外部ピンPINとノードAとを結ぶ外部電源配線EPL上であって、MチャネルMOSトランジスタN1とトランスファゲートT1との間のノードCには、図2に示すように、ダイオードD1が並列に結合されて配される。
【0060】
ダイオードD1は、アノードがノードCに接続され、カソードが接地電位に接続される。ダイオードD1は、順電圧が立上り電圧(以下、VFとも称する)を超えたときに、順方向に(アノードからカソードへ)電流が流れ、アノード−カソード間の電圧がほぼVFに固定されるという特性を有する。したがって、ノードCの電位が立上り電圧VFを超えて、ダイオードD1がオンされたときには、ノードCの電位は立上り電圧VFに固定される。なお、この立上り電圧VFは、ダイオードの材質によって異なっており、たとえば、シリコンでは通常約0.6Vを示す。
【0061】
以上のことから、本実施の形態の半導体記憶装置において、テストモードエントリ時にHレベルのテストモード信号TEが入力されると、NチャネルMOSトランジスタN1およびトランスファゲートT1がともにオンされて、外部ピンPINとアレイ電源配線APL上のノードAとを電気的に結合する。
【0062】
このとき、外部ピンPINに印加される外部電源電圧は、外部電源配線EPL上のノードCに駆動される。外部電源電圧が立上り電圧VFを超えたときには、ダイオードD1がオンされることから、ノードCの電位はダイオードD1の立上り電圧VFに固定される。したがって、ノードAに駆動される電位は、ノードCの電位であるダイオードD1の立上り電圧VFレベルとなる。
【0063】
一方、外部電源電圧が立上り電圧VF以下のときには、ダイオードD1は、オフのままであり、ノードCは、外部電源電圧レベルとなる。したがって、ノードAに駆動される電位は、ノードCの電位である外部電源電圧レベルとなり、その値は、立上り電圧VF以下である。
【0064】
このように、Hレベルのテストモード信号TEが入力されてテストモードにエントリしたときには、アレイ電源配線APL上のノードAには、外部ピンPINを介して外部印加電圧が供給されるが、ノードAの電位は、ノードCに結合されたダイオードD1によって常に立上り電圧VF以下に抑えられる。
【0065】
一方、通常動作時は、Lレベルのテストモード信号TEに応じて、NチャネルMOSトランジスタN1およびトランスファゲートT1が、ともにオフ状態となることから、外部ピンPINとアレイ電源配線APL上のノードAとは電気的に分離され、ノードAに外部電源電圧は供給されない。このとき、ノードAの電位は、基板電圧発生回路15がアレイ電源配線APLに生成された基板電圧VBBとなる。
【0066】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【0067】
このとき、テストモード信号TEはHレベルとなり、半導体記憶装置は、内部電源印加モードに移行する。したがって、アレイ電源配線APL上のノードAには、基板電圧発生回路15からの基板電圧VBBの供給が途絶えるとともに、外部ピンPINに印加された外部印加電圧が駆動される。
【0068】
ここで、ノードAに駆動される電位は、外部印加電圧の電位とは無関係に、常にダイオードD1の立上り電圧VF以下となることから、メモリアレイ22には、立上り電圧VF以下の電圧が基板電圧VBBとして供給される。このため、メモリアレイ22は、外部印加電圧が高電位であっても、正常に動作を行なうことができる。
【0069】
以上のように、この発明の実施の形態2に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであっても、供給される外部印加電圧レベルとは無関係に、メモリアレイには、動作可能な基板電圧が供給されることから、通常動作が保証される。
【0070】
[実施の形態3]
図3は、この発明の実施の形態3に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【0071】
図3を参照して、本実施の形態の半導体記憶装置においても、実施の形態2と同様に、基板電圧発生回路15がアレイ電源配線APLに生成する基板電圧VBBがメモリアレイ22に供給される。
【0072】
さらに、アレイ電源配線APL上のノードAと外部ピンPINとの間には、外部電源配線EPLが配設される。外部電源配線EPL上には、スイッチ回路として、それぞれテストモード信号TEに応じて駆動される、NチャネルMOSトランジスタN1とトランスファゲートT1とが直列に結合されて配される。
【0073】
以上の構成は、図2の実施の形態2の半導体記憶装置と共通する。よって、詳細な説明は繰り返さない。
【0074】
さらに、本実施の形態では、外部電源配線EPL上のノードCと接地電位との間に、PチャネルMOSトランジスタP3が結合される。この点において、ノードCにダイオードD1が結合される実施の形態2とは異なる。
【0075】
PチャネルMOSトランジスタP3は、ゲートおよびドレインが接地電位に接続され、ソースがノードCに接続される。PチャネルMOSトランジスタP3は、ゲートに接地電位が常に入力されることから、常時オン状態に駆動されることとなる。PチャネルMOSトランジスタは、接地電位を受けてオンされると、ゲート−ソース間電圧は電流値によらずほぼ閾値電圧(以下、Vthとも称する)に固定されるという特性を有する。なお、この特性は、実施の形態2におけるダイオードの特性と明らかに同一である。したがって、ノードCの電位は、常にPチャネルMOSトランジスタの閾値電圧Vthに固定される。
【0076】
以上のことから、本実施の形態の半導体記憶装置において、テストモードエントリ時にHレベルのテストモード信号TEが入力されると、NチャネルMOSトランジスタN1およびトランスファゲートT1がともにオンされて、外部ピンPINとアレイ電源配線APL上のノードAとを電気的に結合する。
【0077】
このとき、外部ピンPINに印加される外部印加電圧は、外部電源配線EPL上のノードCに駆動される。PチャネルMOSトランジスタP3は常にオン状態にあることから、ノードCの電位は、外部電源電圧レベルにかかわらず、閾値電圧Vthに固定される。したがって、ノードAに駆動される電位は、ノードCの電位であるPチャネルMOSトランジスタP3の閾値電圧Vthレベルとなる。
【0078】
このように、Hレベルのテストモード信号TEが入力されてテストモードにエントリし、内部電源印加モードとなったときには、アレイ電源配線APL上のノードAには、外部ピンPINを介して外部印加電圧が供給されるが、ノードAの電位は、ノードCに結合されたPチャネルMOSトランジスタP3によって常に閾値電圧Vthに抑えられる。
【0079】
一方、通常動作時は、Lレベルのテストモード信号TEに応じて、NチャネルMOSトランジスタN1およびトランスファゲートT1が、ともにオフ状態となることから、外部ピンPINとアレイ電源配線APL上のノードAとは電気的に分離され、ノードAに外部印加電圧は供給されない。このとき、ノードAの電位は、基板電圧発生回路15がアレイ電源配線APLに生成された基板電圧VBBとなる。
【0080】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【0081】
このとき、Hレベルのテストモード信号TEに応じて、半導体記憶装置は、内部電源印加モードに入る。したがって、アレイ電源配線APL上のノードAには、基板電圧発生回路15からの基板電圧VBBの供給が途絶えるとともに、外部ピンPINに印加された外部印加電圧が駆動される。
【0082】
ここで、ノードAに駆動される電位は、外部印加電圧の電位とは無関係に、常にPチャネルMOSトランジスタP3の閾値電圧Vthとなることから、メモリアレイ22には、閾値電圧Vthが基板電圧VBBとして供給される。このため、メモリアレイ22は、外部印加電圧が高電位であっても、正常に動作を行なうことができる。
【0083】
以上のように、この発明の実施の形態3に従えば、誤動作によってテストモードにエントリし、内部電源印加モードとなったときであっても、供給される外部印加電圧レベルとは無関係に、メモリアレイには、動作可能な基板電圧が供給されることから、通常動作が保証される。
【0084】
[実施の形態4]
以上の実施の形態1〜3においては、電源投入時の誤動作によってテストモードにエントリしたことによって、内部電源発生回路(周辺電源発生回路、アレイ電源発生回路、基板電圧発生回路などを含む)に外部印加電圧が供給される内部電源印加用テストモードに移行したときにおいても、内部電源配線に生成される電位を、内部回路が動作可能な電位に制限することによって、通常動作を保証するものであった。
【0085】
以降の実施の形態では、誤動作によって、内部電源印加用テストモードに入った場合に、内部電源発生回路のモードをリセットすることにより、内部回路の誤動作を防ぐ方法について説明する。
【0086】
図4は、この発明の実施の形態4に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【0087】
図4を参照して、半導体記憶装置は、内部回路としてのメモリアレイおよび周辺回路20と、内部電源発生回路10と、モードレジスタ設定回路50とを備える。
【0088】
モードレジスタ設定回路50は、外部ピンPINAと、モードレジスタ設定回路50のみに電源電圧を供給するモードレジスタ設定回路専用電源41とを含む。
【0089】
モードレジスタ設定回路50は、内部電源発生回路10を内部電源印加用テストモードにセット/リセットに設定するための回路である。モードレジスタ設定回路50は、外部ピンPINAから入力される制御信号に応じて、内部電源印加用テストモード信号TEを生成して、内部電源発生回路10へと出力する。なお、内部電源印加用テストモード信号が活性状態のときに、半導体記憶装置は、内部電源印加用テストモードにエントリする。
【0090】
内部電源発生回路10は、図示しない参照電圧発生回路から入力される参照電圧との比較に基づいて、内部電源電圧を生成する内部電源電圧発生部13と内部電源配線IPLとを電気的に結合/分離するためのスイッチ回路14とを有する。
【0091】
スイッチ回路14は、モードレジスタ設定回路50からの内部電源印加用テストモード信号を制御信号としてスイッチング動作を行なう。スイッチ回路14は、内部電源印加用テストモード信号TEが非活性状態のときには、内部電源電圧発生部13と内部電源配線IPLとを電気的に結合する。一方、内部電源印加用テストモード信号TEが活性状態のときには、内部電源電圧発生部13と内部電源配線IPLとを電気的に結合する。
【0092】
したがって、内部電源印加用テストモード信号TEが活性化され、半導体記憶装置が該テストモードにエントリすると、内部電源電圧発生部13と内部電源配線IPLとが電気的に分離され、図示しない外部ピンからノードAに入力される外部印加電圧が内部電源配線IPLに出力される。
【0093】
これにより、内部電源印加用テストモードにおいて、メモリアレイおよび周辺回路20には、外部からの印加電圧が、直接内部電源電圧として供給される。したがって、メモリアレイおよび周辺回路20の内部電源電圧を外部から制御することが可能となる。
【0094】
ここで、電源投入時など外部印加電圧が低いときに、図4の半導体記憶装置が誤動作で内部電源印加用テストモードに入ったものとする。
【0095】
半導体記憶装置のメモリアレイおよび周辺回路20には、該テストモード時には、外部印加電圧が内部電源電圧として供給されることから、外部印加電圧が低電位であると正常動作を行なうことができない。
【0096】
一方、モードレジスタ設定回路50は、専用の電源41によって半導体記憶装置とは独立に駆動しており、かつ外部ピンPINAには、外部からの制御信号が直接入力される構成となっている。
【0097】
従って、この場合は、半導体記憶装置外部から外部ピンPINAを介してモードレジスタ設定回路50に入力する制御信号によって、内部電源印加用テストモード信号TEを非活性化させれば、該テストモードをリセットすることができる。
【0098】
すなわち、内部電源発生回路10において、非活性化された内部電源印加用テストモード信号TEを受けると、スイッチ回路14は、内部電源電圧発生部13と内部電源配線IPLとを電気的に結合する。
【0099】
この結果、内部電源発生回路10は、外部ピンの印加電圧ではなく、内部電源電圧発生部13で参照電圧に基づいて生成した一定電圧を内部電源電圧として内部電源配線IPLに出力する。したがって、メモリアレイおよび周辺回路20は、該テストモードがリセットされて、正常動作を行なうことができる。
【0100】
以上のように、この発明の実施の形態4に従えば、専用の電源で駆動し、かつ外部からの制御信号によって、半導体記憶装置とは独立してテストモードをセット/リセットするモードレジスタ設定回路を設けることにより、半導体記憶装置の誤動作によって内部電源印加用テストモードにエントリした場合においても、通常動作に容易に復帰することができる。
【0101】
[実施の形態5]
図5は、この発明の実施の形態5に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【0102】
図5を参照して、半導体記憶装置は、メモリアレイおよび周辺回路20と、内部電源発生回路10と、モードレジスタ設定回路50とを備える。
【0103】
モードレジスタ設定回路50は、実施の形態4のモードレジスタ設定回路50と同様の構成からなり、制御信号の入力端子である外部ピンPINAを有する。さらに、本実施の形態のモードレジスタ設定回路50は、外部電源42から電源電圧が供給される。この点において、モードレジスタ設定回路専用電源41から電源電圧を供給される実施の形態4と異なる。なお、内部回路20および内部電源発生回路10については、共通することから、説明を繰り返さない。
【0104】
モードレジスタ設定回路50は、外部電源42によって半導体記憶装置とは独立に駆動しており、かつ外部ピンPINAには、外部からの制御信号が直接入力される。モードレジスタ設定回路50は、外部ピンPINAから入力される制御信号に応じて、内部電源印加用テストモード信号TEを生成して、内部電源発生回路10へと出力する。
【0105】
内部電源発生回路10は、内部電源印加用テストモード信号が活性化されたことに応答して、内部電源電圧発生部13と内部電源配線IPLとを分離し、外部ピンから入力される外部印加電圧を内部電源配線IPLに出力する。
【0106】
これにより、内部電源印加用テストモードにおいて、メモリアレイおよび周辺回路20には、外部から印加された外部電源電圧が、直接内部電源電圧として供給される。したがって、メモリアレイおよび周辺回路20の内部電源電圧を外部から制御することが可能となる。
【0107】
ここで、電源投入時など外部電源電圧が低いときに、図5の半導体記憶装置が誤動作で内部電源印加用テストモードに入ったものとする。
【0108】
半導体記憶装置のメモリアレイおよび周辺回路20には、該テストモード時には、外部からの印加電圧が内部電源電圧として供給されることから、外部印加電圧が低電位であると正常動作を行なうことができない。
【0109】
一方、モードレジスタ設定回路50は、外部電源42によって半導体記憶装置とは独立に駆動しており、かつ外部ピンPINAには、外部からの制御信号が直接入力される構成となっている。
【0110】
従って、この場合は、半導体記憶装置外部から外部ピンPINAを介してモードレジスタ設定回路50に入力する制御信号によって、内部電源印加用テストモード信号TEを非活性化させれば、該テストモードをリセットすることができる。
【0111】
すなわち、内部電源発生回路10において、スイッチ回路13が非活性化された内部電源印加用テストモード信号TEに応答して内部電源電圧発生部13と内部電源配線IPLとを電気的に結合すると、内部電源配線IPLには外部ピンの印加電圧ではなく、参照電圧に基づいて生成した一定電圧が内部電源電圧として内部電源配線IPLに出力される。したがって、メモリアレイおよび周辺回路20は、該テストモードがリセットされて、正常動作を行なうことができる。
【0112】
以上のように、この発明の実施の形態5に従えば、外部電源で駆動し、かつ外部からの制御信号によって、半導体記憶装置とは独立してテストモードをセット/リセットするモードレジスタ設定回路を設けることにより、半導体記憶装置の誤動作によって内部電源印加用テストモードにエントリした場合においても、通常動作に容易に復帰することができる。
【0113】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0114】
【発明の効果】
以上のように、この発明のある局面に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであって、供給される外部印加電圧レベルが低いときにおいても、メモリアレイおよび周辺回路などの内部回路には、動作可能な電源電圧が供給されることから、通常動作が保証される。
【0115】
さらに、この発明の別の局面に従えば、誤動作によって内部電源印加用テストモードにエントリしたときにおいても、半導体記憶装置とは独立した電源および制御信号によってモード設定が可能なモードレジスタ設定回路を備えることにより、内部電源印加用テストモードをリセットして、通常動作に復帰することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す回路図である。
【図2】この発明の実施の形態2に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【図3】この発明の実施の形態3に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【図4】この発明の実施の形態4に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【図5】この発明の実施の形態5に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【図6】従来の半導体記憶装置における電源電圧の供給に関する部分を抽出して示す回路図である。
【符号の説明】
10 内部電源発生回路、11 参照電圧発生回路、12 周辺電源発生回路、13 内部電源電圧発生部、14 スイッチ回路、20 メモリアレイおよび周辺回路、21 周辺回路、22 メモリアレイ、30 内部回路、41 モードレジスタ設定回路専用電源、42 外部電源、50 モードレジスタ設定回路、TE テストモード信号、P1〜P3 PチャネルMOSトランジスタ、N1NチャネルMOSトランジスタ、T1,T2 トランスファゲート、D1 ダイオード、I1〜I3 インバータ、IPL 内部電源配線、EPL 外部電源配線、APL アレイ電源配線、CPL 周辺電源配線、PIN,PINA 外部ピン。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、外部からの印加電圧を内部電源電圧として動作するテストモードを備えた半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置に搭載され、メモリアレイや周辺回路などの内部回路に供給する電源電圧を生成するための内部電源発生回路は、通常動作時では、参照電圧に基づいて生成した電源電圧を、内部電源配線を介して内部回路に供給する。なお、このような半導体記憶装置を含む半導体集積回路において、内部回路の電源電圧とは異なる電源電圧で動作する外部回路を有する場合、2種類の系統の電源が必要とされる。このため、最近では、内部回路に供給する電源電圧をレベル変換して外部回路の電源電圧として供給するという信号レベル変換機能付半導体集積回路が数々提案されている(例えば、特許文献1〜3参照)。
【0003】
図6は、従来の半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す回路図である。
【0004】
図6を参照して、半導体記憶装置は、メモリアレイおよび周辺回路20と、メモリアレイおよび周辺回路20に電源電圧を供給する内部電源発生回路10とを有する。
【0005】
内部電源発生回路10とメモリアレイおよび周辺回路20との間には、内部電源配線IPLが配設される。内部電源配線IPLは、通常動作において、内部電源発生回路10で生成された電源電圧をメモリアレイおよび周辺回路20へと伝達する。したがって、図6において、内部電源配線IPL上のノードAの電位は、電源電圧レベルに駆動される。
【0006】
一方、半導体記憶装置に内包される、メモリアレイおよび周辺回路20以外の内部回路30には、外部ピンPINを介して外部から印加される電圧が供給される。外部ピンPINと内部回路30との間には外部電源配線EPLが配設され、外部からの印加電圧は、外部電源配線EPLを伝達して内部回路30に入力される。
【0007】
外部電源配線EPLは、さらに、内部電源配線IPL上のノードAに結合される。ノードAと外部ピンPINとを結ぶ外部電源配線EPL上には、トランスファゲートT2が配設される。トランスファゲートT2は、ゲートにテストモード信号TEおよびインバータI3を介して反転されたテストモード信号TEを受けると、その論理レベルに応じて、外部ピンPINとノードAとを電気的に結合/分離する。
【0008】
ここで、テストモード信号TEは、H(論理ハイ)レベルとL(論理ロー)レベルとの2値の電位状態を遷移する信号である。半導体記憶装置は、Hレベルのテストモード信号TEに応じてテストモードにエントリする。一方、通常動作時には、テストモード信号TEはLレベルを示す。
【0009】
トランスファゲートT2は、Hレベルのテストモード信号TEおよびその反転信号をゲートに受けると、外部ピンPINとノードAとを電気的に結合する。これによって、外部ピンPINに入力された外部からの印加電圧は、ノードAを介してメモリアレイおよび周辺回路20へと供給される。
【0010】
一方、トランスファゲートT2は、Lレベルのテストモード信号TEおよびその反転信号をゲートに受けると、外部ピンPINとノードAとを電気的に分離する。このため、メモリアレイおよび周辺回路20には、外部からの印加電圧は供給されない。
【0011】
以上の構成の半導体記憶装置において、通常動作時には、メモリアレイおよび周辺回路20は、内部電源発生回路10から電源電圧が供給され、所定の動作を行なう。したがって、ノードAは、電源電圧レベルとなっている。このとき、トランスファゲートT2は、Lレベルのテストモード信号TEに応じてオフされていることから、外部からの印加電圧は、メモリアレイおよび周辺回路20には供給されない。
【0012】
一方、内部回路30に対しては、外部ピンPINから外部電源配線EPLを介して、外部からの印加電圧が供給される。内部回路30は、印加電圧を電源電圧として通常動作を行なう。
【0013】
テストモード時において、内部電源発生回路10は、Hレベルのテストモード信号TEを受けると、電源電圧の内部電源配線IPLへの供給を停止する。これによって、ノードAには電源電圧が駆動されない。
【0014】
一方、Hレベルのテストモード信号TEに応じてトランスファゲートT2がオンされることから、メモリアレイおよび周辺回路20には、外部電源配線EPLを介して外部からの印加電圧が供給される。
【0015】
すなわち、テストモードエントリ時には、半導体記憶装置のメモリアレイおよび周辺回路20の電源電圧は、外部からの印加電圧によって、任意に設定することができる。
【0016】
なお、テストモードエントリ時においても、内部回路30に対しては動作に必要な一定の電源電圧が供給されるように、内部回路30の電源電圧は特定の電位に固定され、外部からの印加電圧に依存しない構成となっている。
【0017】
【特許文献1】
特開平9−200024号公報(第4頁−第6頁、第1図)
【0018】
【特許文献2】
特開平8−213555号公報(第5頁−第7頁、第1図)
【0019】
【特許文献3】
特開昭60−85499号公報(第8頁−第10頁、第2図)
【0020】
【発明が解決しようとする課題】
上記の従来の半導体記憶装置は、テストモードにおいては、外部からの印加電圧を電源電圧としてメモリアレイおよび周辺回路20が駆動するという内部電源印加モードに移行する。これによって、メモリアレイおよび周辺回路20の電源電圧を外部から制御して、半導体記憶装置のテストを行なうことができる。
【0021】
しかしながら、電源投入時などに見られるように、外部からの印加電圧の電位レベルが低いときにおいて、誤動作によりテストモード信号TEがHレベルとなって、半導体記憶装置がテストモードにエントリした場合、外部ピンPINから供給される印加電圧によっては、メモリアレイおよび周辺回路20が通常動作をできなくなるという問題があった。
【0022】
例えば、電源投入時に誤動作を起こし、半導体記憶装置がテストモードにエントリしたとする。このとき、メモリアレイおよび周辺回路20には、外部ピンPINより電源電圧が供給されることとなるが、外部ピンPINに負電圧が与えられているとすると、メモリアレイおよび周辺回路20の電源電圧は負電圧となるため、回路は全く動作しなくなってしまう。
【0023】
それゆえ、この発明はかかる問題点を解決するためになされたものであり、この発明の目的は、電源投入時などの外部印加電圧が低電位のときに、誤ってテストモードにエントリした場合においても、メモリアレイおよび周辺回路などの内部回路は通常動作することが可能な半導体記憶装置を提供することである。
【0024】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、通常動作モードとテストモードとを有する半導体記憶装置であって、データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、内部回路に対して内部電源電圧を伝達する内部電源配線と、内部電源電圧を生成する内部電源発生回路と、外部からの印加電圧の供給を受ける外部電源配線と、外部印加電圧を外部電源配線に入力する外部端子と、外部端子と内部電源配線との間を結ぶ外部電源配線上に配され、活性化されたテストモード信号に応じてオンして、外部端子と内部電源配線とを電気的に結合して、内部電源配線に外部印加電圧を伝達するスイッチ回路とを備える。スイッチ回路は、テストモード信号に応じてオンすると、外部印加電圧を内部回路が駆動可能な電圧レベルに制限して、内部電源配線に伝達する。
【0025】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0026】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す回路図である。なお、本実施の形態では、周辺回路への電源電圧の供給に関する部分を抽出して説明する。
【0027】
図1を参照して、半導体記憶装置は、周辺回路21と、周辺電源発生回路12と、参照電圧発生回路11とを含む。
【0028】
参照電圧発生回路11は、周辺電源電圧生成時の参照電圧Vrefを生成する。参照電圧発生回路11と周辺電源発生回路12との間には、周辺電源配線CPLが配設されており、参照電圧発生回路11からの参照電圧Vrefを周辺電源発生回路12へと駆動する。したがって、周辺電源配線CPL上のノードAは、参照電圧Vrefレベルとなる。
【0029】
なお、参照電圧発生回路11には、図1に示すように、テストモード信号TEが入力される。周辺電源配線CPLへの参照電圧Vrefの出力は、テストモード信号TEによって制御される。後述するように、通常動作時には、非活性化されたテストモード信号TEを受けて、周辺電源配線CPLに参照電圧Vrefを出力する。一方、テストモード時には、活性化されたテストモード信号TEに応じて、周辺電源配線CPLへの参照電圧Vrefの出力を停止する。
【0030】
周辺回路およびメモリアレイ以外の内部回路30は、外部からの印加電圧の供給を受けて動作を行なう。外部からの印加電圧は、外部ピンPINと内部回路30とを結ぶ外部電源配線EPLを介して、内部回路30に供給される。
【0031】
外部電源配線EPLは、さらに、周辺電源配線CPL上のノードAに結合される。したがって、外部印加電圧は、ノードAを経由して周辺電源発生回路12に供給されることとなる。
【0032】
外部ピンPINとノードAとを結ぶ外部電源配線EPL上には、図1に示すように、スイッチ回路として、PチャネルMOSトランジスタP1,P2が直列に接続されて配される。PチャネルMOSトランジスタP1は、ゲートが接地電位に結合され、ソースがノードAに接続され、ドレインがPチャネルMOSトランジスタP2のソースに接続される。PチャネルMOSトランジスタP2は、ゲートがインバータI1の出力ノードに接続され、ソースがPチャネルMOSトランジスタP1のドレインに接続され、ドレインが外部ピンPINに接続される。
【0033】
PチャネルMOSトランジスタP2は、ゲートにインバータI1を介して、テストモード信号TEの反転信号を受ける。テストモード信号TEは、図示しないテストモード信号発生回路の出力信号であり、HレベルとLレベルとの2値の論理からなる。テストモードエントリ時にはHレベルを示し、通常動作時にはLレベルを示す。
【0034】
したがって、Hレベルのテストモード信号TEの反転信号に応じて、PチャネルMOSトランジスタP2がオン状態に駆動されると、外部ピンPINとPチャネルMOSトランジスタP1のドレインとは電気的に結合される。
【0035】
一方、Lレベルのテストモード信号TEの反転信号に応じて、PチャネルMOSトランジスタP2がオフ状態に駆動されると、外部ピンPINとPチャネルMOSトランジスタP1のドレインとは電気的に分離される。
【0036】
PチャネルMOSトランジスタP1は、ゲートに受けた接地電位によって常時オン状態に駆動される。したがって、PチャネルMOSトランジスタP2のソースとノードAとは常に電気的に結合されている。
【0037】
以上をまとめると、テストモードエントリ時には、Hレベルのテストモード信号TEに応じて、外部ピンPINとノードAとが電気的に結合され、外部印加電圧が外部電源配線EPLを介して周辺電源発生回路12に供給される。したがって、周辺回路21には、外部印加電圧を電源電圧として動作することとなる。なお、以下において、テストモードにおいて、内部電源発生回路で生成されるべき内部電源電圧を、外部印加電圧により任意に設定可能とするモードを内部電源印加モードとも称する。
【0038】
一方、通常動作時には、Lレベルのテストモード信号TEに応じて、外部ピンPINとノードAとは電気的に分離される。したがって、周辺電源発生回路12への参照電圧の供給は参照電圧発生回路11によって行なわれ、参照電圧Vrefに基づく周辺電源電圧VDCが周辺回路21に供給されることとなる。
【0039】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【0040】
このとき、テストモード信号TEはHレベルとなり、半導体記憶装置は、内部電源印加モードに移行する。周辺電源配線CPL上のノードAには、参照電圧発生回路11からの参照電圧Vrefの供給が途絶えるとともに、外部ピンPINに印加された外部印加電圧が駆動される。
【0041】
ここで、PチャネルMOSトランジスタP1,P2の閾値電圧をともにVthpとすると、これらのトランジスタがオンされたときにノードAに駆動される電位は、必ず2・Vthp以上の電位レベルとなる。
【0042】
このように、ノードAの電位は、直列接続されたPチャネルMOSトランジスタの個数n(nは自然数)に比例する電位n・Vthpを最低値とすることとなる。したがって、この最低電位n・Vthpを周辺回路21が動作可能な電源電圧レベルとなるように、PチャネルMOSトランジスタの個数nを設定すれば、外部ピンPINからノードAに供給される外部印加電圧が低い場合であっても、周辺回路21は通常動作を行なうことができる。
【0043】
なお、本実施の形態では、内部電源発生回路として、周辺電源発生回路を例に説明したが、アレイ電源発生回路、ワード線電圧(VPP)発生回路、ビット線電圧(VBL)発生回路およびセルプレート電圧(VCP)発生回路などに適用した場合においても、同様の効果を得ることができる。
【0044】
以上のように、この発明の実施の形態1に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであって、供給される外部印加電圧レベルが低いときにおいても、周辺回路およびメモリアレイには、動作可能な電源電圧が供給されることから、通常動作が保証される。
【0045】
[実施の形態2]
図2は、この発明の実施の形態2に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【0046】
図2を参照して、半導体記憶装置は、メモリアレイ22と、基板電圧発生回路15とを含む。
【0047】
基板電圧発生回路15は、外部電源電圧を受けて動作し、負電圧の基板電圧VBBをアレイ電源配線APLに生成する。基板電圧発生回路15はたとえば、チャージポンプ回路によって構成される。したがって、アレイ電源配線APL上のノードAは、通常動作時は基板電圧VBBレベルに駆動される。
【0048】
なお、基板電圧発生回路15には、図2に示すように、テストモード信号TEが入力される。アレイ電源配線APLへの基板電圧VBBの出力は、テストモード信号TEによって制御される。後述のように、テストモード信号TEがHレベルとなってテストモードにエントリしたときには、基板電圧発生回路15は、基板電圧VBBの出力を停止する。
【0049】
周辺回路およびメモリアレイ以外の内部回路30に対しては、実施の形態1と同様に、図示しない外部からの印加電圧が供給される。外部印加電圧は、外部ピンPINと内部回路30とを結ぶ外部電源配線EPLを介して、内部回路30に供給される。
【0050】
外部電源配線EPLは、さらに、アレイ電源配線APL上のノードAに結合される。したがって、外部印加電圧は、ノードAを経由してメモリアレイ22に供給されることとなる。
【0051】
外部ピンPINとノードAとを結ぶ外部電源配線EPL上には、図2に示すように、スイッチ回路として、NチャネルMOSトランジスタN1と、トランスファゲートT1とが直列に結合されて配される。
【0052】
NチャネルMOSトランジスタN1は、ゲートに、図示しないテストモード信号発生回路からのテストモード信号TEが入力される。NチャネルMOSトランジスタN1は、ソースが外部ピンPINに接続され、ドレインがトランスファゲートT1に接続される。
【0053】
ここで、テストモード信号TEは、上述のように、HレベルとLレベルとの2値信号であり、テストモードエントリ時にはHレベルを示し、通常動作時にはLレベルを示す。したがって、NチャネルMOSトランジスタN1は、テストモード信号TEの論理レベルに応じてオンまたはオフ状態に駆動される。
【0054】
NチャネルMOSトランジスタN1は、Hレベルのテストモード信号TEに応じてオンされると、外部ピンPINとトランスファゲートT1とを電気的に結合する。したがって、外部ピンPINに入力される外部印加電圧をトランスファゲートT1へと駆動する。これによって、図2に示すように、NチャネルMOSトランジスタN1のドレインとトランスファゲートT1との間のノードCの電位は、外部印加電圧レベルとなる。
【0055】
一方、NチャネルMOSトランジスタN1は、Lレベルのテストモード信号TEに応じてオフされると、外部ピンPINとトランスファゲートT1とを電気的に分離する。したがって、外部ピンPINに入力される外部印加電圧は、ノードCには駆動されない。
【0056】
トランスファゲートT1は、NチャネルMOSトランジスタN1のドレインとノードAとの間に結合され、ゲートにテストモード信号TEおよびインバータI2を介して反転されたテストモード信号TEを受けると、その論理レベルに応じて、NチャネルMOSトランジスタN1とノードAとを電気的に結合/分離する。
【0057】
テストモード信号TEがHレベルのとき(テストモードエントリ時)には、トランスファゲートT1はオンされて、NチャネルMOSトランジスタN1とノードAとを電気的に結合する。
【0058】
一方、テストモード信号TEがLレベルのとき(通常動作時)には、トランスファゲートT1はオフされて、NチャネルMOSトランジスタN1とノードAとを電気的に分離する。
【0059】
外部ピンPINとノードAとを結ぶ外部電源配線EPL上であって、MチャネルMOSトランジスタN1とトランスファゲートT1との間のノードCには、図2に示すように、ダイオードD1が並列に結合されて配される。
【0060】
ダイオードD1は、アノードがノードCに接続され、カソードが接地電位に接続される。ダイオードD1は、順電圧が立上り電圧(以下、VFとも称する)を超えたときに、順方向に(アノードからカソードへ)電流が流れ、アノード−カソード間の電圧がほぼVFに固定されるという特性を有する。したがって、ノードCの電位が立上り電圧VFを超えて、ダイオードD1がオンされたときには、ノードCの電位は立上り電圧VFに固定される。なお、この立上り電圧VFは、ダイオードの材質によって異なっており、たとえば、シリコンでは通常約0.6Vを示す。
【0061】
以上のことから、本実施の形態の半導体記憶装置において、テストモードエントリ時にHレベルのテストモード信号TEが入力されると、NチャネルMOSトランジスタN1およびトランスファゲートT1がともにオンされて、外部ピンPINとアレイ電源配線APL上のノードAとを電気的に結合する。
【0062】
このとき、外部ピンPINに印加される外部電源電圧は、外部電源配線EPL上のノードCに駆動される。外部電源電圧が立上り電圧VFを超えたときには、ダイオードD1がオンされることから、ノードCの電位はダイオードD1の立上り電圧VFに固定される。したがって、ノードAに駆動される電位は、ノードCの電位であるダイオードD1の立上り電圧VFレベルとなる。
【0063】
一方、外部電源電圧が立上り電圧VF以下のときには、ダイオードD1は、オフのままであり、ノードCは、外部電源電圧レベルとなる。したがって、ノードAに駆動される電位は、ノードCの電位である外部電源電圧レベルとなり、その値は、立上り電圧VF以下である。
【0064】
このように、Hレベルのテストモード信号TEが入力されてテストモードにエントリしたときには、アレイ電源配線APL上のノードAには、外部ピンPINを介して外部印加電圧が供給されるが、ノードAの電位は、ノードCに結合されたダイオードD1によって常に立上り電圧VF以下に抑えられる。
【0065】
一方、通常動作時は、Lレベルのテストモード信号TEに応じて、NチャネルMOSトランジスタN1およびトランスファゲートT1が、ともにオフ状態となることから、外部ピンPINとアレイ電源配線APL上のノードAとは電気的に分離され、ノードAに外部電源電圧は供給されない。このとき、ノードAの電位は、基板電圧発生回路15がアレイ電源配線APLに生成された基板電圧VBBとなる。
【0066】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【0067】
このとき、テストモード信号TEはHレベルとなり、半導体記憶装置は、内部電源印加モードに移行する。したがって、アレイ電源配線APL上のノードAには、基板電圧発生回路15からの基板電圧VBBの供給が途絶えるとともに、外部ピンPINに印加された外部印加電圧が駆動される。
【0068】
ここで、ノードAに駆動される電位は、外部印加電圧の電位とは無関係に、常にダイオードD1の立上り電圧VF以下となることから、メモリアレイ22には、立上り電圧VF以下の電圧が基板電圧VBBとして供給される。このため、メモリアレイ22は、外部印加電圧が高電位であっても、正常に動作を行なうことができる。
【0069】
以上のように、この発明の実施の形態2に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであっても、供給される外部印加電圧レベルとは無関係に、メモリアレイには、動作可能な基板電圧が供給されることから、通常動作が保証される。
【0070】
[実施の形態3]
図3は、この発明の実施の形態3に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【0071】
図3を参照して、本実施の形態の半導体記憶装置においても、実施の形態2と同様に、基板電圧発生回路15がアレイ電源配線APLに生成する基板電圧VBBがメモリアレイ22に供給される。
【0072】
さらに、アレイ電源配線APL上のノードAと外部ピンPINとの間には、外部電源配線EPLが配設される。外部電源配線EPL上には、スイッチ回路として、それぞれテストモード信号TEに応じて駆動される、NチャネルMOSトランジスタN1とトランスファゲートT1とが直列に結合されて配される。
【0073】
以上の構成は、図2の実施の形態2の半導体記憶装置と共通する。よって、詳細な説明は繰り返さない。
【0074】
さらに、本実施の形態では、外部電源配線EPL上のノードCと接地電位との間に、PチャネルMOSトランジスタP3が結合される。この点において、ノードCにダイオードD1が結合される実施の形態2とは異なる。
【0075】
PチャネルMOSトランジスタP3は、ゲートおよびドレインが接地電位に接続され、ソースがノードCに接続される。PチャネルMOSトランジスタP3は、ゲートに接地電位が常に入力されることから、常時オン状態に駆動されることとなる。PチャネルMOSトランジスタは、接地電位を受けてオンされると、ゲート−ソース間電圧は電流値によらずほぼ閾値電圧(以下、Vthとも称する)に固定されるという特性を有する。なお、この特性は、実施の形態2におけるダイオードの特性と明らかに同一である。したがって、ノードCの電位は、常にPチャネルMOSトランジスタの閾値電圧Vthに固定される。
【0076】
以上のことから、本実施の形態の半導体記憶装置において、テストモードエントリ時にHレベルのテストモード信号TEが入力されると、NチャネルMOSトランジスタN1およびトランスファゲートT1がともにオンされて、外部ピンPINとアレイ電源配線APL上のノードAとを電気的に結合する。
【0077】
このとき、外部ピンPINに印加される外部印加電圧は、外部電源配線EPL上のノードCに駆動される。PチャネルMOSトランジスタP3は常にオン状態にあることから、ノードCの電位は、外部電源電圧レベルにかかわらず、閾値電圧Vthに固定される。したがって、ノードAに駆動される電位は、ノードCの電位であるPチャネルMOSトランジスタP3の閾値電圧Vthレベルとなる。
【0078】
このように、Hレベルのテストモード信号TEが入力されてテストモードにエントリし、内部電源印加モードとなったときには、アレイ電源配線APL上のノードAには、外部ピンPINを介して外部印加電圧が供給されるが、ノードAの電位は、ノードCに結合されたPチャネルMOSトランジスタP3によって常に閾値電圧Vthに抑えられる。
【0079】
一方、通常動作時は、Lレベルのテストモード信号TEに応じて、NチャネルMOSトランジスタN1およびトランスファゲートT1が、ともにオフ状態となることから、外部ピンPINとアレイ電源配線APL上のノードAとは電気的に分離され、ノードAに外部印加電圧は供給されない。このとき、ノードAの電位は、基板電圧発生回路15がアレイ電源配線APLに生成された基板電圧VBBとなる。
【0080】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【0081】
このとき、Hレベルのテストモード信号TEに応じて、半導体記憶装置は、内部電源印加モードに入る。したがって、アレイ電源配線APL上のノードAには、基板電圧発生回路15からの基板電圧VBBの供給が途絶えるとともに、外部ピンPINに印加された外部印加電圧が駆動される。
【0082】
ここで、ノードAに駆動される電位は、外部印加電圧の電位とは無関係に、常にPチャネルMOSトランジスタP3の閾値電圧Vthとなることから、メモリアレイ22には、閾値電圧Vthが基板電圧VBBとして供給される。このため、メモリアレイ22は、外部印加電圧が高電位であっても、正常に動作を行なうことができる。
【0083】
以上のように、この発明の実施の形態3に従えば、誤動作によってテストモードにエントリし、内部電源印加モードとなったときであっても、供給される外部印加電圧レベルとは無関係に、メモリアレイには、動作可能な基板電圧が供給されることから、通常動作が保証される。
【0084】
[実施の形態4]
以上の実施の形態1〜3においては、電源投入時の誤動作によってテストモードにエントリしたことによって、内部電源発生回路(周辺電源発生回路、アレイ電源発生回路、基板電圧発生回路などを含む)に外部印加電圧が供給される内部電源印加用テストモードに移行したときにおいても、内部電源配線に生成される電位を、内部回路が動作可能な電位に制限することによって、通常動作を保証するものであった。
【0085】
以降の実施の形態では、誤動作によって、内部電源印加用テストモードに入った場合に、内部電源発生回路のモードをリセットすることにより、内部回路の誤動作を防ぐ方法について説明する。
【0086】
図4は、この発明の実施の形態4に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【0087】
図4を参照して、半導体記憶装置は、内部回路としてのメモリアレイおよび周辺回路20と、内部電源発生回路10と、モードレジスタ設定回路50とを備える。
【0088】
モードレジスタ設定回路50は、外部ピンPINAと、モードレジスタ設定回路50のみに電源電圧を供給するモードレジスタ設定回路専用電源41とを含む。
【0089】
モードレジスタ設定回路50は、内部電源発生回路10を内部電源印加用テストモードにセット/リセットに設定するための回路である。モードレジスタ設定回路50は、外部ピンPINAから入力される制御信号に応じて、内部電源印加用テストモード信号TEを生成して、内部電源発生回路10へと出力する。なお、内部電源印加用テストモード信号が活性状態のときに、半導体記憶装置は、内部電源印加用テストモードにエントリする。
【0090】
内部電源発生回路10は、図示しない参照電圧発生回路から入力される参照電圧との比較に基づいて、内部電源電圧を生成する内部電源電圧発生部13と内部電源配線IPLとを電気的に結合/分離するためのスイッチ回路14とを有する。
【0091】
スイッチ回路14は、モードレジスタ設定回路50からの内部電源印加用テストモード信号を制御信号としてスイッチング動作を行なう。スイッチ回路14は、内部電源印加用テストモード信号TEが非活性状態のときには、内部電源電圧発生部13と内部電源配線IPLとを電気的に結合する。一方、内部電源印加用テストモード信号TEが活性状態のときには、内部電源電圧発生部13と内部電源配線IPLとを電気的に結合する。
【0092】
したがって、内部電源印加用テストモード信号TEが活性化され、半導体記憶装置が該テストモードにエントリすると、内部電源電圧発生部13と内部電源配線IPLとが電気的に分離され、図示しない外部ピンからノードAに入力される外部印加電圧が内部電源配線IPLに出力される。
【0093】
これにより、内部電源印加用テストモードにおいて、メモリアレイおよび周辺回路20には、外部からの印加電圧が、直接内部電源電圧として供給される。したがって、メモリアレイおよび周辺回路20の内部電源電圧を外部から制御することが可能となる。
【0094】
ここで、電源投入時など外部印加電圧が低いときに、図4の半導体記憶装置が誤動作で内部電源印加用テストモードに入ったものとする。
【0095】
半導体記憶装置のメモリアレイおよび周辺回路20には、該テストモード時には、外部印加電圧が内部電源電圧として供給されることから、外部印加電圧が低電位であると正常動作を行なうことができない。
【0096】
一方、モードレジスタ設定回路50は、専用の電源41によって半導体記憶装置とは独立に駆動しており、かつ外部ピンPINAには、外部からの制御信号が直接入力される構成となっている。
【0097】
従って、この場合は、半導体記憶装置外部から外部ピンPINAを介してモードレジスタ設定回路50に入力する制御信号によって、内部電源印加用テストモード信号TEを非活性化させれば、該テストモードをリセットすることができる。
【0098】
すなわち、内部電源発生回路10において、非活性化された内部電源印加用テストモード信号TEを受けると、スイッチ回路14は、内部電源電圧発生部13と内部電源配線IPLとを電気的に結合する。
【0099】
この結果、内部電源発生回路10は、外部ピンの印加電圧ではなく、内部電源電圧発生部13で参照電圧に基づいて生成した一定電圧を内部電源電圧として内部電源配線IPLに出力する。したがって、メモリアレイおよび周辺回路20は、該テストモードがリセットされて、正常動作を行なうことができる。
【0100】
以上のように、この発明の実施の形態4に従えば、専用の電源で駆動し、かつ外部からの制御信号によって、半導体記憶装置とは独立してテストモードをセット/リセットするモードレジスタ設定回路を設けることにより、半導体記憶装置の誤動作によって内部電源印加用テストモードにエントリした場合においても、通常動作に容易に復帰することができる。
【0101】
[実施の形態5]
図5は、この発明の実施の形態5に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【0102】
図5を参照して、半導体記憶装置は、メモリアレイおよび周辺回路20と、内部電源発生回路10と、モードレジスタ設定回路50とを備える。
【0103】
モードレジスタ設定回路50は、実施の形態4のモードレジスタ設定回路50と同様の構成からなり、制御信号の入力端子である外部ピンPINAを有する。さらに、本実施の形態のモードレジスタ設定回路50は、外部電源42から電源電圧が供給される。この点において、モードレジスタ設定回路専用電源41から電源電圧を供給される実施の形態4と異なる。なお、内部回路20および内部電源発生回路10については、共通することから、説明を繰り返さない。
【0104】
モードレジスタ設定回路50は、外部電源42によって半導体記憶装置とは独立に駆動しており、かつ外部ピンPINAには、外部からの制御信号が直接入力される。モードレジスタ設定回路50は、外部ピンPINAから入力される制御信号に応じて、内部電源印加用テストモード信号TEを生成して、内部電源発生回路10へと出力する。
【0105】
内部電源発生回路10は、内部電源印加用テストモード信号が活性化されたことに応答して、内部電源電圧発生部13と内部電源配線IPLとを分離し、外部ピンから入力される外部印加電圧を内部電源配線IPLに出力する。
【0106】
これにより、内部電源印加用テストモードにおいて、メモリアレイおよび周辺回路20には、外部から印加された外部電源電圧が、直接内部電源電圧として供給される。したがって、メモリアレイおよび周辺回路20の内部電源電圧を外部から制御することが可能となる。
【0107】
ここで、電源投入時など外部電源電圧が低いときに、図5の半導体記憶装置が誤動作で内部電源印加用テストモードに入ったものとする。
【0108】
半導体記憶装置のメモリアレイおよび周辺回路20には、該テストモード時には、外部からの印加電圧が内部電源電圧として供給されることから、外部印加電圧が低電位であると正常動作を行なうことができない。
【0109】
一方、モードレジスタ設定回路50は、外部電源42によって半導体記憶装置とは独立に駆動しており、かつ外部ピンPINAには、外部からの制御信号が直接入力される構成となっている。
【0110】
従って、この場合は、半導体記憶装置外部から外部ピンPINAを介してモードレジスタ設定回路50に入力する制御信号によって、内部電源印加用テストモード信号TEを非活性化させれば、該テストモードをリセットすることができる。
【0111】
すなわち、内部電源発生回路10において、スイッチ回路13が非活性化された内部電源印加用テストモード信号TEに応答して内部電源電圧発生部13と内部電源配線IPLとを電気的に結合すると、内部電源配線IPLには外部ピンの印加電圧ではなく、参照電圧に基づいて生成した一定電圧が内部電源電圧として内部電源配線IPLに出力される。したがって、メモリアレイおよび周辺回路20は、該テストモードがリセットされて、正常動作を行なうことができる。
【0112】
以上のように、この発明の実施の形態5に従えば、外部電源で駆動し、かつ外部からの制御信号によって、半導体記憶装置とは独立してテストモードをセット/リセットするモードレジスタ設定回路を設けることにより、半導体記憶装置の誤動作によって内部電源印加用テストモードにエントリした場合においても、通常動作に容易に復帰することができる。
【0113】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0114】
【発明の効果】
以上のように、この発明のある局面に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであって、供給される外部印加電圧レベルが低いときにおいても、メモリアレイおよび周辺回路などの内部回路には、動作可能な電源電圧が供給されることから、通常動作が保証される。
【0115】
さらに、この発明の別の局面に従えば、誤動作によって内部電源印加用テストモードにエントリしたときにおいても、半導体記憶装置とは独立した電源および制御信号によってモード設定が可能なモードレジスタ設定回路を備えることにより、内部電源印加用テストモードをリセットして、通常動作に復帰することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す回路図である。
【図2】この発明の実施の形態2に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【図3】この発明の実施の形態3に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【図4】この発明の実施の形態4に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【図5】この発明の実施の形態5に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【図6】従来の半導体記憶装置における電源電圧の供給に関する部分を抽出して示す回路図である。
【符号の説明】
10 内部電源発生回路、11 参照電圧発生回路、12 周辺電源発生回路、13 内部電源電圧発生部、14 スイッチ回路、20 メモリアレイおよび周辺回路、21 周辺回路、22 メモリアレイ、30 内部回路、41 モードレジスタ設定回路専用電源、42 外部電源、50 モードレジスタ設定回路、TE テストモード信号、P1〜P3 PチャネルMOSトランジスタ、N1NチャネルMOSトランジスタ、T1,T2 トランスファゲート、D1 ダイオード、I1〜I3 インバータ、IPL 内部電源配線、EPL 外部電源配線、APL アレイ電源配線、CPL 周辺電源配線、PIN,PINA 外部ピン。
Claims (6)
- 通常動作モードとテストモードとを有する半導体記憶装置であって、
データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、
前記内部回路に対して内部電源電圧を伝達するための内部電源配線と、
前記内部電源電圧を生成する内部電源発生回路と、
外部からの印加電圧の供給を受ける外部電源配線と、
前記外部印加電圧を前記外部電源配線に入力する外部端子と、
前記外部端子と前記内部電源配線との間に結合された前記外部電源配線上に配され、活性化されたテストモード信号に応じてオンして、前記外部端子と前記内部電源配線とを電気的に結合して、前記内部電源配線に前記外部印加電圧を伝達するスイッチ回路とを備え、
前記スイッチ回路は、前記活性化されたテストモード信号に応じてオンすると、前記外部印加電圧を前記内部回路が駆動可能な電圧レベルに制限して、前記内部電源配線に伝達する、半導体記憶装置。 - 前記スイッチ回路は、前記外部端子と前記内部電源配線との間の前記外部電源配線上に直列に接続されるPチャネル電界効果型トランジスタを複数個含み、
前記複数個のPチャネル電界効果型トランジスタは、活性化された前記テストモード信号に応じてオンすると、前記外部印加電圧を、前記複数個のPチャネル電界効果型トランジスタの閾値電圧の和に相当する電位を最低値とする電位レベルに駆動する、請求項1に記載の半導体記憶装置。 - 前記スイッチ回路は、
前記外部端子と前記内部電源配線との間の前記外部電源配線上に直列に結合されるNチャネル電界効果型トランジスタおよびトランスファゲートと、
前記Nチャネル電界効果型トランジスタと前記トランスファゲートとの接続ノードと接地電位との間に順方向接続されるダイオードとを含み、
前記Nチャネル電界効果型トランジスタは、活性化されたテストモード信号に応じてオンすると、前記外部端子と前記接続ノードとを電気的に結合して、前記接続ノードに前記外部印加電圧を伝達し、
前記ダイオードは、前記外部印加電圧を受けてオンすると、前記接続ノードを立上り電圧レベルに固定して保持し、
前記トランスファゲートは、活性化されたテストモード信号に応じてオンすると、前記固定された接続ノードの電位を前記内部電源配線に伝達する、請求項1に記載の半導体記憶装置。 - 前記スイッチ回路は、
前記外部端子と前記内部電源配線との間の前記外部電源配線上に直列に結合されるNチャネル電界効果型トランジスタおよびトランスファゲートと、
前記Nチャネル電界効果型トランジスタと前記トランスファゲートとの接続ノードと接地電位との間に接続され、ゲートが接地されるPチャネル電界効果型トランジスタとを含み、
前記Nチャネル電界効果型トランジスタは、活性化されたテストモード信号に応じてオンすると、前記外部端子と前記接続ノードとを電気的に結合して、前記接続ノードに前記外部印加電圧を伝達し、
前記Pチャネル電界効果型トランジスタは、接地電位を受けてオンすると、前記接続ノードを閾値電圧レベルに固定して保持し、
前記トランスファゲートは、活性化されたテストモード信号に応じてオンすると、前記固定された接続ノードの電位を前記内部電源配線に伝達する、請求項1に記載の半導体記憶装置。 - 通常動作モードとテストモードとを有する半導体記憶装置であって、
データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、
前記内部回路に対して内部電源電圧を伝達する内部電源配線と、
前記内部電源電圧を生成する内部電源発生回路と、
前記内部電源発生回路のモード設定を保持するモードレジスタ設定回路とを備え、
前記モードレジスタ設定回路は、
外部からのモード設定をする制御信号を受ける第1の外部端子を含み、
供給される電源電圧によって、前記第1の外部端子から入力される前記制御信号に応じてモード設定信号を生成して前記内部電源発生回路に出力し、
前記内部電源発生回路は、
前記内部電源電圧の目標レベルに対応する参照電圧との比較に基づいて、前記内部電源電圧を生成する内部電源電圧発生部と、
外部からの印加電圧を受ける第2の外部端子と、
前記モード設定信号を制御信号として、前記第2の外部端子および前記内部電源電圧発生部のいずれか一方と前記内部電源配線とを選択的に結合するスイッチ回路とを含み、
前記モード設定信号が通常動作モードに設定されたことに応答して、前記スイッチ回路が前記内部電源電圧発生部と前記内部電源配線とを電気的に結合すると、前記内部電源電圧発生部が生成した前記内部電源電圧を前記内部電源配線に出力し、
前記モード設定信号がテストモードに設定されたことに応答して、前記スイッチ回路が前記第2の外部端子と前記内部電源配線とを電気的に結合すると、前記第2の外部端子に入力される前記印加電圧を前記内部電源配線に出力する、半導体記憶装置。 - 前記モードレジスタ設定回路は、前記モードレジスタ設定回路専用に設けられた電源または外部電源から供給される電源電圧によって動作する、請求項5に記載の半導体記憶装置。
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JP2007317345A (ja) * | 2006-04-27 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
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- 2003-03-17 JP JP2003072185A patent/JP2004280970A/ja not_active Withdrawn
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