JP3738001B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ等の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の動作テストにおいて、全パッドと同数のテスト用ピンが必要であるが、ピン数が増大するほど、コストが高くなり、精度も落ちる可能性がある。そこで、従来の半導体集積回路装置は、テスト時にはパッドの一部を共有化する共通化回路を備える構成であった（例えば、特許文献１参照）。
【０００３】
また、外部から供給される外部電源とは別に、外部電源をもとにして生成した内部電源を用いる構成の半導体集積回路装置において、メモリ等の検査時に内部電源をモニターするため、あるいは外部から内部電源として電圧を強制的に印加するために、外部パッドが必要である。従来の半導体集積回路装置の構成図である図９に示されているように、半導体集積回路装置１０１の外部パッド領域１０２に、前述の内部電源用の外部パッド１０８が割り当てられている。
【０００４】
しかし、外部電源入力用またはメモリ検査時の内部電源のモニター用の外部パッド１０８が、少なくとも混載されているメモリ１０３の内部電源発生回路１０５の数だけ必要である。したがって、メモリ１０３の数が多い場合には、それに応じてモニターパッド１０８の数が増えてしまう。
【０００５】
近年よく見られる、複数のメモリが１チップに混載されている、システムＬＳＩと呼ばれる半導体集積回路装置１０１は、ロジック回路の規模が大きくなり、多ピン構成になる。それにより、小面積化を図るため、メモリ検査に用いる外部パッド数を減らすことが必須になってきている。
【０００６】
また、メモリテスターでモニターできるピン数は限られているため、外部パッド１０８の数が、限られたピン数以上になる場合には、メモリ検査時に複雑な調整をする必要があるため、検査時間を短縮することができないといった問題もある。一方、Ｉ／Ｏ数の縮退機能を持つ半導体集積回路装置（例えば、特許文献１参照）では、通常動作時とメモリ検査時の内部電源電圧の特性が変化するため、内部電源電圧を正しく評価することができない。
【０００７】
【特許文献１】
特開平９−９２７８７号公報
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みなされたものであり、内部電源発生回路の数が増えても、パッド数が増大することなく、低コスト、小面積を実現できる半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体集積回路装置は、同一チップ上に複数の内部電源発生回路が配置された半導体集積回路装置であって、前記各内部電源発生回路は、それぞれスイッチを介して、少なくとも一部が共通のモニター用パッドに接続されていて、前記スイッチにより、前記各内部電源発生回路と前記モニター用パッドとを選択的に接続することが可能であり、前記内部電源発生回路は、すべてまたは選択的に非活性状態とすることが可能であり、前記内部電源発生回路に強制印加手段が接続され、前記強制印加手段は、外部パッドを介して入力される電圧の前記内部電源発生回路への供給を制御する。
【００１０】
【発明の実施の形態】
本発明は、上述の構成とすることで、内部電源をモニターするためや外部からの電源強制印加を行なうための外部パッドを、複数の内部電源発生回路で共有することができる。それにより、外部パッドを減少させ、半導体集積回路装置の小面積化、コストダウンが可能となる。また、前記各内部電源発生回路は、すべてまたは選択的に非活性状態とすることが可能である。それにより、外部から電源を強制印加する際に、強制印加される内部電源発生回路を非活性状態にすることで、内部電源発生回路の出力と外部印加電圧が衝突し、異常電流や貫通電流が発生することや、所望の電圧を印加できないといった不具合を防ぐことができる。また、前記内部電源発生回路に強制印加手段が接続され、前記強制印加手段は、外部パッドを介して入力される電圧の前記内部電源発生回路への供給を制御する構造とする。それにより、外部から強制印加する電源を、省電力化することができる。また、供給電流量を少なくすることができる。
【００１７】
また、前記強制印加手段は、前記内部電源発生回路ごとに備えられ、かつ、前記スイッチのオンとオフに同期して動作するように制御されるとしてもよい。
【００１８】
また、好ましくは、前記内部電源発生回路と前記スイッチとの間に、電圧レベルシフト回路を備え、前記電圧レベルシフト回路は、前記内部電源発生回路で発生された内部電源の電圧レベルを変化させる。それにより、マイナス電源電圧をプラス電圧値に昇圧したり、昇圧電源電圧を降圧したりすることができるので、スイッチを統一回路にできたり、基板がツインウエル構造である場合等によるマイナス電源を容易に伝達することができる。
【００１９】
以下、本発明のさらに具体的な実施形態について説明する。
【００２０】
（実施の形態１）
本発明の実施の形態１に係る半導体集積回路装置について図１を用いて説明する。半導体集積回路装置１ａは、システムＬＳＩであって、記憶部であるメモリ３ａ、３ｂが基板１１上に混載された構成である。
【００２１】
さらに、基板１１上には外部電源をもとに内部電源を生成して、メモリ３ａ、３ｂに供給する内部電源発生回路５ａ、５ｂ、５ｃ、５ｄと、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄで発生された内部電源電圧の外部への出力を制御するスイッチ制御部４ａ、４ｂが設置されている。スイッチ制御部４ａ、４ｂの動作によって、通常動作時においては、内部電源電圧は外部に出力されないが、メモリ検査時においては、内部電源電圧が外部に出力され、モニターされる。
【００２２】
メモリ３ａには２つの内部電源発生回路５ａ、５ｂで発生した内部電源電圧が供給され、メモリ３ｂには２つの内部電源発生回路５ｃ、５ｄで発生した内部電源電圧が供給されている。また、スイッチ制御部４ａは内部電源発生回路５ａ、５ｂで発生した内部電源電圧のモニターパッド８への出力を制御し、スイッチ制御部４ｂは内部電源発生回路５ｃ、５ｄで発生した内部電源電圧のモニターパッド８への出力を制御する。
【００２３】
基板１１の外縁部は外部パッド領域２であり、各種複数のパッドが設置されている。複数のパッドには、制御用パッド７および、モニターパッド８が含まれている。制御用パッド７は、制御信号ＶＳＥを外部から受け、スイッチ制御部４ａ、４ｂに伝達する。制御信号ＶＳＥは、内部電源電圧のモニターパッド８への出力を制御する信号である。
【００２４】
スイッチ制御部４ａは、制御回路１０ａと、制御回路１０ａによって動作を制御されているＮチャンネルトランジスタ６ａ、およびＰチャンネルトランジスタ１６ａを備え、スイッチ制御部４ｂは、制御回路１０ｂと、制御回路１０ｂによって動作が制御されているＮチャンネルトランジスタ６ｂおよびＰチャンネルトランジスタ１６ｂを備えている。このように、１つのメモリに複数の内部電源発生回路を使用する場合は、スイッチとなるＮチャンネルトランジスタまたはＰチャンネルトランジスタを、使用する内部電源発生回路の数に合わせて複数使用することで、内部電源発生回路の出力の制御を容易に行なうことができる。また、内部電源電圧が昇圧電源電圧であるかマイナス電源電圧であるかに応じて各々、ＮチャンネルトランジスタまたはＰチャンネルトランジスタを用いればよい。
【００２５】
制御回路１０ａには、内部電源発生回路５ａ、５ｂのどちらの内部電源電圧を外部に出力するかを指示する選択信号ＣＥ１が、外部からメモリ３ａを介して入力されている。内部電源発生回路５ａの内部電源電圧ＶＢＢは、Ｎチャンネルトランジスタ６ａを介してモニターパッド８に伝達される。また、内部電源発生回路５ｂの内部電源電圧ＶＰＰは、Ｐチャンネルトランジスタ１６ａを介してモニターパッド８に伝達される。
【００２６】
同様に、制御回路１０ｂには、メモリ３ｂから内部電源発生回路５ｃ、５ｄのどちらの内部電源電圧を外部に出力するかを指示する選択信号ＣＥ２が、外部からメモリ３ａを介して入力されている。内部電源発生回路５ｃの内部電源電圧ＶＢＢは、Ｎチャンネルトランジスタ６ｂを介してモニターパッド８に伝達される。また、内部電源発生回路５ｄの内部電源電圧ＶＰＰは、Ｐチャンネルトランジスタ１６ｂを介してモニターパッド８に伝達される。
【００２７】
図２に、スイッチ制御部４ａの構成の一例を示す。制御回路１０ａはＮＡＮＤ回路９とＮＯＲ回路１９とで構成されている。選択信号ＣＥ１および制御信号ＶＳＥが、ＮＡＮＤ回路９に入力され、Ｎチャンネルトランジスタ６ａのゲートにスイッチ制御信号ＢＢＳ１が入力される。また、選択信号ＣＥ１の反転信号と、制御信号ＶＳＥとがＮＯＲ回路１９に入力され、Ｐチャンネルトランジスタ１６ａのゲートにスイッチ制御信号ＰＰＳ１が入力される。このような回路構造により、選択信号ＣＥ１と制御信号ＶＳＥに応じて、Ｎチャンネルトランジスタ６ａとＰチャンネルトランジスタ１６ａを制御し、内部電源電圧ＶＢＢおよびＶＰＰのモニターパッド８への伝達を制御することができる。
【００２８】
共通ノードＶＯＬＳには、スイッチ制御部４ａで選択された各内部電源発生回路５ａ、５ｂのいずれかの内部電源電圧が伝達される。メモリ検査時に、各内部電源発生回路５ａ、５ｂのいずれかの内部電源電圧が、共通ノード電圧ＶＯＬＳに伝達され、モニターパッド８でモニターすることができる。
【００２９】
なお、スイッチ制御部４ｂも上記と同様の構成を有する。
【００３０】
このように構成された半導体集積回路装置１ａの動作について図３に示すタイミングチャートを用いて説明する。図３において、サイクルＡよりも以前は、通常動作モードであり、メモリ３ａ、３ｂに入力される信号ＴＥＳＴが接地電圧ＶＳＳである。選択信号ＣＥ１、ＣＥ２も非活性状態である。図２の回路構成で、選択信号ＣＥ１、ＣＥ２が非活性であれば、スイッチ制御信号ＢＢＳ１およびＢＢＳ２、ＰＰＳ１およびＰＰＳ２によって、すべてのＮチャンネルおよびＰチャンネルトランジスタはカットオフされている。したがって、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄは、モニターパッド８と接続されておらず、共通ノードＶＯＬＳはＨｉｇｈ−Ｚ（ハイインピーダンス）状態となっている。
【００３１】
サイクルＡで信号ＴＥＳＴが外部電源電圧ＶＤＤとなり、メモリ検査モードとなる。さらに、選択信号ＣＥ１のみが活性化され、制御用パッド７から入力されている制御信号ＶＳＥはＶＰＰである。それにより、スイッチ制御信号ＰＰＳ１によって制御されるトランジスタのみオンになる。つまり、内部電源発生回路５ｂの内部電源電圧ＶＰＰのみが、共通ノードＶＯＬＳに伝達されモニターパッド８でモニターされる。
【００３２】
次に、サイクルＢで通常動作モードに戻り、信号ＴＥＳＴがＶＳＳとなり、共通ノードＶＯＬＳはＨｉｇｈ−Ｚ状態となる。
【００３３】
その後、サイクルＣで信号ＴＥＳＴが再度ＶＤＤとなり、メモリ検査モードとなる。選択信号ＣＥ２のみが活性化され、制御信号ＶＳＥはＶＢＢである。それにより、スイッチ制御信号ＢＢＳ２によって制御されるトランジスタのみオンになる。つまり、内部電源発生回路５ｃの内部電源電圧ＶＢＢのみが、共通ノードＶＯＬＳに伝達されモニターパッド８でモニターされる。
【００３４】
最後に、サイクルＤで通常動作モードに戻り、同様に共通ノードＶＯＬＳはＨｉｇｈ−Ｚ状態となる。
【００３５】
同様にして、選択信号ＣＥ１、ＣＥ２と制御信号ＶＳＥの組み合わせによって、各スイッチ制御部４ａ、４ｂのＮチャンネルトランジスタ６ａ、６ｂおよびＰチャンネルトランジスタ１６ａ、１６ｂをそれぞれ一つずつオンさせたり、全て同時にオフさせることができる。したがって、各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄの内部電源電圧を選択的にモニターすることができる。それにより、外部パッド数を大幅に削減することができ、半導体集積回路装置の小面積化、低コスト化が実現できる。
【００３６】
また、内部電源を用いずに、外部電源をメモリ３ａ、３ｂに強制印加させる場合は、スイッチ制御部４ａ、４ｂによって、モニターパッド８と所望のメモリ３ａ、３ｂの内部電源発生回路５ａ、５ｂ、５ｃ、５ｄとが接続されるようにする。この状態で、モニターパッド８より、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄに外部電源電圧が強制印加される。なお、この場合には、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄは非活性状態とされていて、電源電圧を発生させていない。内部電源発生回路５ａ、５ｂ、５ｃ、５ｄを非活性状態とすることで、強制印加された外部電源と内部で生成された内部電源が衝突することを防ぎ、異常電流や貫通電流の発生を防止することができる。
【００３７】
内部電源発生回路５ａ、５ｂ、５ｃ、５ｄを非活性とする制御に、例えば、制御信号ＶＳＥおよび選択信号ＣＥ１、ＣＥ２等の既存の信号を用いることとすれば、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄを選択的に非活性にすることが可能であり、外部パッドをさらに削減することができ、小面積化を図ることができる。
【００３８】
以上のように、実施の形態１の半導体集積回路装置１ａによれば、複数個のメモリ３ａ、３ｂが同一チップ上に混載されていても、共通の制御用パッド７およびモニターパッド８のみを用いてメモリ検査時の各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄの内部電源のモニター、もしくは外部電源のメモリ３ａ、３ｂへの強制印加を行なうことができる。それにより、外部パッドの数を減らすことができ、半導体集積回路装置を小面積化することができる。
【００３９】
また、スイッチ制御部４ａ、４ｂは、内部電源のモニターや外部電源の強制印加時だけでなく、通常動作時も半導体集積回路装置１ａに備えられているため、通常動作時とメモリ検査時で内部電源電圧の特性が変わることがない。したがって、正確に内部電源を評価することができる。
【００４０】
（実施の形態２）
本発明の実施の形態２に係る半導体集積回路装置について、図４を用いて説明する。実施の形態２の半導体集積回路装置１ｂが実施の形態１と相違する点は、各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄからの出力の内、同一の電位のものは同一のモニターパッドに接続されるようにしたことである。
【００４１】
半導体集積回路装置１ｂは、外部パッドとして制御用パッド７以外に、２つのモニターパッド８ａ、８ｂを備えている。実施の形態１では、各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄで発生された内部電源電圧は、ＶＢＢであってもＶＰＰであっても同一のモニターパッド８に伝達されていたが、実施の形態２の半導体集積回路装置１ｂにおいては、内部電源電圧のがＶＰＰであればモニターパッド８ａに、ＶＢＢであればモニターパッド８ｂに伝達される。
【００４２】
具体的には、内部電源発生回路５ａの内部電源電圧ＶＢＢは、内部電源発生回路５ｃの内部電源電圧ＶＢＢに等しい。そこで、スイッチ制御部４ａ、４ｂを介して、共通ノードＶＢＢＳに伝達され、どちらもモニターパッド８ｂでモニターされる。また、内部電源発生回路５ｂの内部電源電圧ＶＰＰは、内部電源発生回路５ｄの内部電源電圧ＶＰＰに等しい。そこで、スイッチ制御部４ａ、４ｂを介して、共通ノードＶＰＰＳに伝達され、どちらもモニターパッド８ａでモニターされる。
【００４３】
実施の形態２の半導体集積回路装置１ｂにおけるメモリ検査時の内部電源のモニターや強制印加等におけるスイッチ制御動作は、実施の形態１と同様なので説明は省略する。
【００４４】
実施の形態２の半導体集積回路装置１ｂにおいて、メモリ３ａが、内部電源発生回路５ａ、５ｂから供給される内部電源は、ＶＰＰとＶＢＢの２種類であり、これらは、異なるモニターパッド８ａ、８ｂでモニターされるため、同時にモニターすることが可能である。また、メモリ３ｂに関しても同様である。したがって、上述のように、電位が同一の内部電源は共通のモニターパッドに伝達されるようにすることで、メモリ３ａ、３ｂごとの内部電源のモニターが容易に行なえる。
【００４５】
また、実施の形態２の半導体集積回路装置１ｂは、１つのモニターパッドに繋がる配線やトランジスタの負荷を低減することができる。
【００４６】
（実施の形態３）
本発明の実施の形態３に係る半導体集積回路装置について図５を用いて説明する。実施の形態３の半導体集積回路装置１ｃは、基板１１上にメモリ３ａ、３ｂが設置されたシステムＬＳＩである。基板１１上には、さらに、メモリ３ａ、３ｂごとに設置された内部電源発生回路５ｅ、５ｆと、内部電源電圧の外部への出力を制御するスイッチ制御部４ｃ、４ｄと、ドライバ制御部１４ａ、１４ｂが形成されている。また、基板１１の外縁部の外部パッド領域２には、制御用パッド７と、強制印加用パッド１５と、モニターパッド８ｃと、制御用パッド１７の外部パッドが形成されている。
【００４７】
内部電源発生回路５ｅ、５ｆは、スイッチ制御部４ｃ、４ｄを介して、モニターパッド８ｃと接続されている。スイッチ制御部４ｃ、４ｄは各々、Ｐチャンネルトランジスタ１６ｃ、１６ｄと、それを制御する制御回路１０ｃ、１０ｄで構成されている。ドライバ制御部１４ａ、１４ｂは各々、強制印加用パッド１５から入力される外部電源電圧である強制印加電圧ＶＰＰ２を、制御用パッド１７から入力される印加制御信号ＶＫＥに基づいて内部電源発生回路５ｅ、５ｆに供給する。
【００４８】
ドライバ制御部１４ａは、例えば、図６に示す回路構造を有する。差動アンプドライバ構造の回路と、それを制御するドライバ制御回路１２ａとしてのＡＮＤ回路とからなる。差動アンプドライバ構造としているため、供給する外部電源電圧の省電力化が可能である。ＡＮＤ回路は、選択信号ＣＥ１と印加制御信号ＶＫＥに基づいて、差動アンプを動作させる。なお、ドライバ制御部１４ｂも上記と同様の構成を有する。
【００４９】
以上のように構成された半導体集積回路装置の動作について説明する。まず、メモリ検査において、内部電源電圧をモニターする場合は、印加制御信号ＶＫＥをオフとすることで、ドライバ制御部１４ａ、１４ｂをオフとなり、強制印加されない。スイッチ制御信号ＶＳＥと選択信号ＣＥ１、ＣＥ２を用いて、制御回路１０ｃ、１０ｄを制御し、所望の内部電源発生回路の出力に接続されているＰチャンネルトランジスタをオンさせる。それにより、モニターパッド８ｃから所望の内部電源をモニターすることができる。なお、メモリ検査時には、各スイッチ制御部４ｃ、４ｄのＰチャンネルトランジスタのオン、オフに同期して、各ドライバ制御部１４ａ、１４ｂがオフ、オンになるようにしておいてもよい。
【００５０】
次に、外部から電源を強制印加する場合について説明する。印加制御信号ＶＫＥと選択信号ＣＥ１、ＣＥ２を用いて、所望のドライバ制御部１４ａ、１４ｂをオンさせ、内部電源発生回路５ｅ、５ｆに所望とする外部電源電圧を供給する。このとき、スイッチ制御部４ｃ、４ｄはモニター用にオンしていても、またオフしていてもかまわない。
【００５１】
また、通常動作時は、内部電源発生回路５ｅ、５ｆの出力がモニターパッド８ｃに伝達されないように、スイッチ制御部４ｃ、４ｂはオフにしておく。さらに、外部から強制印加電源が印加されないように、ドライバ制御部１４ａ、１４ｂもオフにしておく。
【００５２】
このように、実施の形態３の半導体集積回路装置１ｃによれば、内部電源発生回路５ｅ、５ｆに電圧を供給するためのドライバ制御部１４ａ、１４ｂを備えることにより、内部電源電圧を出力するモニターパッドとは別の外部パッドである強制印加用パッドを用い、外部電源電圧を入力することができるので、各外部パッドの負荷が軽くなり、電流供給能力が大きく、省電力化が実現できる。
【００５３】
なお、実施の形態１または実施の形態２の半導体集積回路装置に、実施の形態３の半導体装置と同様に、ドライバ回路を備えてもよい。
【００５４】
（実施の形態４）
本発明の実施の形態４に係る半導体集積回路装置について図７を用いて説明する。実施の形態４の半導体集積回路装置１ｄは、基板１１上にメモリ３ａ、３ｂが設置されたシステムＬＳＩである。基板１１上には、メモリ３ａ、３ｂ以外に、メモリ３ａ、３ｂごとに設置された内部電源発生回路５ｅ、５ｆと、内部電源の外部への出力を制御するスイッチ制御部４ｅ、４ｆと、電圧レベル変換回路１８ａ、１８ｂが形成されている。また、基板１１の外縁部の外部パッド領域２には、制御用パッド７と、モニターパッド８ｄを含む外部パッドが形成されている。
【００５５】
内部電源発生回路５ｅ、５ｆは、電圧レベル変換回路１８ａ、１８ｂとスイッチ制御部４ｅ、４ｆを介して、制御用パッド７と接続されている。スイッチ制御部４ｅ、４ｆは、Ｎチャンネルトランジスタ６ｃ、６ｄと、Ｎチャンネルトランジスタ６ｃ、６ｄを制御する制御回路１０ｅ、１０ｆとで構成されている。
【００５６】
電圧レベル変換回路１８ａは、例えば、図８に示す回路構造である。内部電源発生回路５ｅによって発生される内部電源電圧ＶＢＢが、基板電圧を制御するマイナスレベルの電位である。内部電源電圧ＶＢＢは電圧レベル変換回路１８ａによって、外部電源ＶＤＤと内部電源電圧ＶＢＢとの中間の電圧値ＶＢＢ２に変換される。メモリ検査時には、変換された電圧ＶＢＢ２が、スイッチ制御部４ｅを介してモニターパッド８へ伝達される。なお、電圧レベル変換回路１８ｂも上記と同様の構成を有する。
【００５７】
電圧レベル変換回路１８ａ、１８ｂを備えていることにより、特に内部電源電圧が外部電源より昇圧されている場合やマイナス電源の場合に、電圧レベルを変換して最適な電圧にすることができる。そのため、次段のスイッチ制御部４ｅ、４ｆの回路構成を複雑にする必要がない。また、基板１１がツインウエル構成の場合のように、メモリ３の内部でマイナス電源電圧を使用しなければならない場合などに、電圧レベルをプラス電源電圧に変換することができるため、スイッチ制御部４ｅ、４ｆの回路構成を容易にできる。
【００５８】
なお、実施の形態１〜４は、メモリに用いるための内部電源を発生する内部電源発生回路を例に挙げて説明したが、メモリに限るものではなく、内部電源発生回路を備えている半導体集積回路ならば本発明を適用することができる。
また、実施の形態１〜４で具体的に示した回路構成は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
【００５９】
【発明の効果】
本発明の半導体集積回路装置によれば、１チップ上に複数の内部電源回路を備えるメモリが混載されている構成のシステムＬＳＩであっても、外部パッドの数を増加させる必要なく、メモリ検査や外部電源の強制印加を行なうことができる。それにより、低コスト化、小面積化が可能な、半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路装置の構成を示すブロック図
【図２】本発明の実施の形態１に係る制御回路の回路図
【図３】本発明の実施の形態１に係る半導体集積回路装置における各信号のタイミングチャート
【図４】本発明の実施の形態２に係る半導体集積回路装置の構成を示すブロック図
【図５】本発明の実施の形態３に係る半導体集積回路装置の構成を示すブロック図
【図６】本発明の実施の形態３に係るドライバ制御部の回路図
【図７】本発明の実施の形態４に係る半導体集積回路装置の構成を示すブロック図
【図８】本発明の実施の形態４に係る電圧レベル変換回路の回路図
【図９】従来の半導体集積回路装置の構成を示すブロック図
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ 半導体集積回路装置
２ 外部パッド領域
３ａ、３ｂ、１０３ メモリ
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ スイッチ制御部
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、１０５ 内部電源発生回路
６ａ、６ｂ、６ｃ、６ｄ Ｎチャンネルトランジスタ
７ 制御用パッド
８、８ａ、８ｂ、８ｃ、８ｄ、１０８ モニターパッド
９ ＮＡＮＤ回路
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ 制御回路
１１、１１１ 基板
１２ａ、１２ｂ ドライバ制御回路
１４ａ、１４ｂ ドライバ制御部
１５ 強制印加用パッド
１６ａ、１６ｂ、１６ｃ、１６ｄ Ｐチャンネルトランジスタ
１７ 制御用パッド
１８ａ、１８ｂ 電圧レベル変換回路
１９ ＮＯＲ回路
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ等の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の動作テストにおいて、全パッドと同数のテスト用ピンが必要であるが、ピン数が増大するほど、コストが高くなり、精度も落ちる可能性がある。そこで、従来の半導体集積回路装置は、テスト時にはパッドの一部を共有化する共通化回路を備える構成であった（例えば、特許文献１参照）。
【０００３】
また、外部から供給される外部電源とは別に、外部電源をもとにして生成した内部電源を用いる構成の半導体集積回路装置において、メモリ等の検査時に内部電源をモニターするため、あるいは外部から内部電源として電圧を強制的に印加するために、外部パッドが必要である。従来の半導体集積回路装置の構成図である図９に示されているように、半導体集積回路装置１０１の外部パッド領域１０２に、前述の内部電源用の外部パッド１０８が割り当てられている。
【０００４】
しかし、外部電源入力用またはメモリ検査時の内部電源のモニター用の外部パッド１０８が、少なくとも混載されているメモリ１０３の内部電源発生回路１０５の数だけ必要である。したがって、メモリ１０３の数が多い場合には、それに応じてモニターパッド１０８の数が増えてしまう。
【０００５】
近年よく見られる、複数のメモリが１チップに混載されている、システムＬＳＩと呼ばれる半導体集積回路装置１０１は、ロジック回路の規模が大きくなり、多ピン構成になる。それにより、小面積化を図るため、メモリ検査に用いる外部パッド数を減らすことが必須になってきている。
【０００６】
また、メモリテスターでモニターできるピン数は限られているため、外部パッド１０８の数が、限られたピン数以上になる場合には、メモリ検査時に複雑な調整をする必要があるため、検査時間を短縮することができないといった問題もある。一方、Ｉ／Ｏ数の縮退機能を持つ半導体集積回路装置（例えば、特許文献１参照）では、通常動作時とメモリ検査時の内部電源電圧の特性が変化するため、内部電源電圧を正しく評価することができない。
【０００７】
【特許文献１】
特開平９−９２７８７号公報
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みなされたものであり、内部電源発生回路の数が増えても、パッド数が増大することなく、低コスト、小面積を実現できる半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体集積回路装置は、同一チップ上に複数の内部電源発生回路が配置された半導体集積回路装置であって、前記各内部電源発生回路は、それぞれスイッチを介して、少なくとも一部が共通のモニター用パッドに接続されていて、前記スイッチにより、前記各内部電源発生回路と前記モニター用パッドとを選択的に接続することが可能であり、前記内部電源発生回路は、すべてまたは選択的に非活性状態とすることが可能であり、前記内部電源発生回路に強制印加手段が接続され、前記強制印加手段は、外部パッドを介して入力される電圧の前記内部電源発生回路への供給を制御する。
【００１０】
【発明の実施の形態】
本発明は、上述の構成とすることで、内部電源をモニターするためや外部からの電源強制印加を行なうための外部パッドを、複数の内部電源発生回路で共有することができる。それにより、外部パッドを減少させ、半導体集積回路装置の小面積化、コストダウンが可能となる。また、前記各内部電源発生回路は、すべてまたは選択的に非活性状態とすることが可能である。それにより、外部から電源を強制印加する際に、強制印加される内部電源発生回路を非活性状態にすることで、内部電源発生回路の出力と外部印加電圧が衝突し、異常電流や貫通電流が発生することや、所望の電圧を印加できないといった不具合を防ぐことができる。また、前記内部電源発生回路に強制印加手段が接続され、前記強制印加手段は、外部パッドを介して入力される電圧の前記内部電源発生回路への供給を制御する構造とする。それにより、外部から強制印加する電源を、省電力化することができる。また、供給電流量を少なくすることができる。
【００１７】
また、前記強制印加手段は、前記内部電源発生回路ごとに備えられ、かつ、前記スイッチのオンとオフに同期して動作するように制御されるとしてもよい。
【００１８】
また、好ましくは、前記内部電源発生回路と前記スイッチとの間に、電圧レベルシフト回路を備え、前記電圧レベルシフト回路は、前記内部電源発生回路で発生された内部電源の電圧レベルを変化させる。それにより、マイナス電源電圧をプラス電圧値に昇圧したり、昇圧電源電圧を降圧したりすることができるので、スイッチを統一回路にできたり、基板がツインウエル構造である場合等によるマイナス電源を容易に伝達することができる。
【００１９】
以下、本発明のさらに具体的な実施形態について説明する。
【００２０】
（実施の形態１）
本発明の実施の形態１に係る半導体集積回路装置について図１を用いて説明する。半導体集積回路装置１ａは、システムＬＳＩであって、記憶部であるメモリ３ａ、３ｂが基板１１上に混載された構成である。
【００２１】
さらに、基板１１上には外部電源をもとに内部電源を生成して、メモリ３ａ、３ｂに供給する内部電源発生回路５ａ、５ｂ、５ｃ、５ｄと、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄで発生された内部電源電圧の外部への出力を制御するスイッチ制御部４ａ、４ｂが設置されている。スイッチ制御部４ａ、４ｂの動作によって、通常動作時においては、内部電源電圧は外部に出力されないが、メモリ検査時においては、内部電源電圧が外部に出力され、モニターされる。
【００２２】
メモリ３ａには２つの内部電源発生回路５ａ、５ｂで発生した内部電源電圧が供給され、メモリ３ｂには２つの内部電源発生回路５ｃ、５ｄで発生した内部電源電圧が供給されている。また、スイッチ制御部４ａは内部電源発生回路５ａ、５ｂで発生した内部電源電圧のモニターパッド８への出力を制御し、スイッチ制御部４ｂは内部電源発生回路５ｃ、５ｄで発生した内部電源電圧のモニターパッド８への出力を制御する。
【００２３】
基板１１の外縁部は外部パッド領域２であり、各種複数のパッドが設置されている。複数のパッドには、制御用パッド７および、モニターパッド８が含まれている。制御用パッド７は、制御信号ＶＳＥを外部から受け、スイッチ制御部４ａ、４ｂに伝達する。制御信号ＶＳＥは、内部電源電圧のモニターパッド８への出力を制御する信号である。
【００２４】
スイッチ制御部４ａは、制御回路１０ａと、制御回路１０ａによって動作を制御されているＮチャンネルトランジスタ６ａ、およびＰチャンネルトランジスタ１６ａを備え、スイッチ制御部４ｂは、制御回路１０ｂと、制御回路１０ｂによって動作が制御されているＮチャンネルトランジスタ６ｂおよびＰチャンネルトランジスタ１６ｂを備えている。このように、１つのメモリに複数の内部電源発生回路を使用する場合は、スイッチとなるＮチャンネルトランジスタまたはＰチャンネルトランジスタを、使用する内部電源発生回路の数に合わせて複数使用することで、内部電源発生回路の出力の制御を容易に行なうことができる。また、内部電源電圧が昇圧電源電圧であるかマイナス電源電圧であるかに応じて各々、ＮチャンネルトランジスタまたはＰチャンネルトランジスタを用いればよい。
【００２５】
制御回路１０ａには、内部電源発生回路５ａ、５ｂのどちらの内部電源電圧を外部に出力するかを指示する選択信号ＣＥ１が、外部からメモリ３ａを介して入力されている。内部電源発生回路５ａの内部電源電圧ＶＢＢは、Ｎチャンネルトランジスタ６ａを介してモニターパッド８に伝達される。また、内部電源発生回路５ｂの内部電源電圧ＶＰＰは、Ｐチャンネルトランジスタ１６ａを介してモニターパッド８に伝達される。
【００２６】
同様に、制御回路１０ｂには、メモリ３ｂから内部電源発生回路５ｃ、５ｄのどちらの内部電源電圧を外部に出力するかを指示する選択信号ＣＥ２が、外部からメモリ３ａを介して入力されている。内部電源発生回路５ｃの内部電源電圧ＶＢＢは、Ｎチャンネルトランジスタ６ｂを介してモニターパッド８に伝達される。また、内部電源発生回路５ｄの内部電源電圧ＶＰＰは、Ｐチャンネルトランジスタ１６ｂを介してモニターパッド８に伝達される。
【００２７】
図２に、スイッチ制御部４ａの構成の一例を示す。制御回路１０ａはＮＡＮＤ回路９とＮＯＲ回路１９とで構成されている。選択信号ＣＥ１および制御信号ＶＳＥが、ＮＡＮＤ回路９に入力され、Ｎチャンネルトランジスタ６ａのゲートにスイッチ制御信号ＢＢＳ１が入力される。また、選択信号ＣＥ１の反転信号と、制御信号ＶＳＥとがＮＯＲ回路１９に入力され、Ｐチャンネルトランジスタ１６ａのゲートにスイッチ制御信号ＰＰＳ１が入力される。このような回路構造により、選択信号ＣＥ１と制御信号ＶＳＥに応じて、Ｎチャンネルトランジスタ６ａとＰチャンネルトランジスタ１６ａを制御し、内部電源電圧ＶＢＢおよびＶＰＰのモニターパッド８への伝達を制御することができる。
【００２８】
共通ノードＶＯＬＳには、スイッチ制御部４ａで選択された各内部電源発生回路５ａ、５ｂのいずれかの内部電源電圧が伝達される。メモリ検査時に、各内部電源発生回路５ａ、５ｂのいずれかの内部電源電圧が、共通ノード電圧ＶＯＬＳに伝達され、モニターパッド８でモニターすることができる。
【００２９】
なお、スイッチ制御部４ｂも上記と同様の構成を有する。
【００３０】
このように構成された半導体集積回路装置１ａの動作について図３に示すタイミングチャートを用いて説明する。図３において、サイクルＡよりも以前は、通常動作モードであり、メモリ３ａ、３ｂに入力される信号ＴＥＳＴが接地電圧ＶＳＳである。選択信号ＣＥ１、ＣＥ２も非活性状態である。図２の回路構成で、選択信号ＣＥ１、ＣＥ２が非活性であれば、スイッチ制御信号ＢＢＳ１およびＢＢＳ２、ＰＰＳ１およびＰＰＳ２によって、すべてのＮチャンネルおよびＰチャンネルトランジスタはカットオフされている。したがって、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄは、モニターパッド８と接続されておらず、共通ノードＶＯＬＳはＨｉｇｈ−Ｚ（ハイインピーダンス）状態となっている。
【００３１】
サイクルＡで信号ＴＥＳＴが外部電源電圧ＶＤＤとなり、メモリ検査モードとなる。さらに、選択信号ＣＥ１のみが活性化され、制御用パッド７から入力されている制御信号ＶＳＥはＶＰＰである。それにより、スイッチ制御信号ＰＰＳ１によって制御されるトランジスタのみオンになる。つまり、内部電源発生回路５ｂの内部電源電圧ＶＰＰのみが、共通ノードＶＯＬＳに伝達されモニターパッド８でモニターされる。
【００３２】
次に、サイクルＢで通常動作モードに戻り、信号ＴＥＳＴがＶＳＳとなり、共通ノードＶＯＬＳはＨｉｇｈ−Ｚ状態となる。
【００３３】
その後、サイクルＣで信号ＴＥＳＴが再度ＶＤＤとなり、メモリ検査モードとなる。選択信号ＣＥ２のみが活性化され、制御信号ＶＳＥはＶＢＢである。それにより、スイッチ制御信号ＢＢＳ２によって制御されるトランジスタのみオンになる。つまり、内部電源発生回路５ｃの内部電源電圧ＶＢＢのみが、共通ノードＶＯＬＳに伝達されモニターパッド８でモニターされる。
【００３４】
最後に、サイクルＤで通常動作モードに戻り、同様に共通ノードＶＯＬＳはＨｉｇｈ−Ｚ状態となる。
【００３５】
同様にして、選択信号ＣＥ１、ＣＥ２と制御信号ＶＳＥの組み合わせによって、各スイッチ制御部４ａ、４ｂのＮチャンネルトランジスタ６ａ、６ｂおよびＰチャンネルトランジスタ１６ａ、１６ｂをそれぞれ一つずつオンさせたり、全て同時にオフさせることができる。したがって、各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄの内部電源電圧を選択的にモニターすることができる。それにより、外部パッド数を大幅に削減することができ、半導体集積回路装置の小面積化、低コスト化が実現できる。
【００３６】
また、内部電源を用いずに、外部電源をメモリ３ａ、３ｂに強制印加させる場合は、スイッチ制御部４ａ、４ｂによって、モニターパッド８と所望のメモリ３ａ、３ｂの内部電源発生回路５ａ、５ｂ、５ｃ、５ｄとが接続されるようにする。この状態で、モニターパッド８より、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄに外部電源電圧が強制印加される。なお、この場合には、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄは非活性状態とされていて、電源電圧を発生させていない。内部電源発生回路５ａ、５ｂ、５ｃ、５ｄを非活性状態とすることで、強制印加された外部電源と内部で生成された内部電源が衝突することを防ぎ、異常電流や貫通電流の発生を防止することができる。
【００３７】
内部電源発生回路５ａ、５ｂ、５ｃ、５ｄを非活性とする制御に、例えば、制御信号ＶＳＥおよび選択信号ＣＥ１、ＣＥ２等の既存の信号を用いることとすれば、内部電源発生回路５ａ、５ｂ、５ｃ、５ｄを選択的に非活性にすることが可能であり、外部パッドをさらに削減することができ、小面積化を図ることができる。
【００３８】
以上のように、実施の形態１の半導体集積回路装置１ａによれば、複数個のメモリ３ａ、３ｂが同一チップ上に混載されていても、共通の制御用パッド７およびモニターパッド８のみを用いてメモリ検査時の各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄの内部電源のモニター、もしくは外部電源のメモリ３ａ、３ｂへの強制印加を行なうことができる。それにより、外部パッドの数を減らすことができ、半導体集積回路装置を小面積化することができる。
【００３９】
また、スイッチ制御部４ａ、４ｂは、内部電源のモニターや外部電源の強制印加時だけでなく、通常動作時も半導体集積回路装置１ａに備えられているため、通常動作時とメモリ検査時で内部電源電圧の特性が変わることがない。したがって、正確に内部電源を評価することができる。
【００４０】
（実施の形態２）
本発明の実施の形態２に係る半導体集積回路装置について、図４を用いて説明する。実施の形態２の半導体集積回路装置１ｂが実施の形態１と相違する点は、各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄからの出力の内、同一の電位のものは同一のモニターパッドに接続されるようにしたことである。
【００４１】
半導体集積回路装置１ｂは、外部パッドとして制御用パッド７以外に、２つのモニターパッド８ａ、８ｂを備えている。実施の形態１では、各内部電源発生回路５ａ、５ｂ、５ｃ、５ｄで発生された内部電源電圧は、ＶＢＢであってもＶＰＰであっても同一のモニターパッド８に伝達されていたが、実施の形態２の半導体集積回路装置１ｂにおいては、内部電源電圧のがＶＰＰであればモニターパッド８ａに、ＶＢＢであればモニターパッド８ｂに伝達される。
【００４２】
具体的には、内部電源発生回路５ａの内部電源電圧ＶＢＢは、内部電源発生回路５ｃの内部電源電圧ＶＢＢに等しい。そこで、スイッチ制御部４ａ、４ｂを介して、共通ノードＶＢＢＳに伝達され、どちらもモニターパッド８ｂでモニターされる。また、内部電源発生回路５ｂの内部電源電圧ＶＰＰは、内部電源発生回路５ｄの内部電源電圧ＶＰＰに等しい。そこで、スイッチ制御部４ａ、４ｂを介して、共通ノードＶＰＰＳに伝達され、どちらもモニターパッド８ａでモニターされる。
【００４３】
実施の形態２の半導体集積回路装置１ｂにおけるメモリ検査時の内部電源のモニターや強制印加等におけるスイッチ制御動作は、実施の形態１と同様なので説明は省略する。
【００４４】
実施の形態２の半導体集積回路装置１ｂにおいて、メモリ３ａが、内部電源発生回路５ａ、５ｂから供給される内部電源は、ＶＰＰとＶＢＢの２種類であり、これらは、異なるモニターパッド８ａ、８ｂでモニターされるため、同時にモニターすることが可能である。また、メモリ３ｂに関しても同様である。したがって、上述のように、電位が同一の内部電源は共通のモニターパッドに伝達されるようにすることで、メモリ３ａ、３ｂごとの内部電源のモニターが容易に行なえる。
【００４５】
また、実施の形態２の半導体集積回路装置１ｂは、１つのモニターパッドに繋がる配線やトランジスタの負荷を低減することができる。
【００４６】
（実施の形態３）
本発明の実施の形態３に係る半導体集積回路装置について図５を用いて説明する。実施の形態３の半導体集積回路装置１ｃは、基板１１上にメモリ３ａ、３ｂが設置されたシステムＬＳＩである。基板１１上には、さらに、メモリ３ａ、３ｂごとに設置された内部電源発生回路５ｅ、５ｆと、内部電源電圧の外部への出力を制御するスイッチ制御部４ｃ、４ｄと、ドライバ制御部１４ａ、１４ｂが形成されている。また、基板１１の外縁部の外部パッド領域２には、制御用パッド７と、強制印加用パッド１５と、モニターパッド８ｃと、制御用パッド１７の外部パッドが形成されている。
【００４７】
内部電源発生回路５ｅ、５ｆは、スイッチ制御部４ｃ、４ｄを介して、モニターパッド８ｃと接続されている。スイッチ制御部４ｃ、４ｄは各々、Ｐチャンネルトランジスタ１６ｃ、１６ｄと、それを制御する制御回路１０ｃ、１０ｄで構成されている。ドライバ制御部１４ａ、１４ｂは各々、強制印加用パッド１５から入力される外部電源電圧である強制印加電圧ＶＰＰ２を、制御用パッド１７から入力される印加制御信号ＶＫＥに基づいて内部電源発生回路５ｅ、５ｆに供給する。
【００４８】
ドライバ制御部１４ａは、例えば、図６に示す回路構造を有する。差動アンプドライバ構造の回路と、それを制御するドライバ制御回路１２ａとしてのＡＮＤ回路とからなる。差動アンプドライバ構造としているため、供給する外部電源電圧の省電力化が可能である。ＡＮＤ回路は、選択信号ＣＥ１と印加制御信号ＶＫＥに基づいて、差動アンプを動作させる。なお、ドライバ制御部１４ｂも上記と同様の構成を有する。
【００４９】
以上のように構成された半導体集積回路装置の動作について説明する。まず、メモリ検査において、内部電源電圧をモニターする場合は、印加制御信号ＶＫＥをオフとすることで、ドライバ制御部１４ａ、１４ｂをオフとなり、強制印加されない。スイッチ制御信号ＶＳＥと選択信号ＣＥ１、ＣＥ２を用いて、制御回路１０ｃ、１０ｄを制御し、所望の内部電源発生回路の出力に接続されているＰチャンネルトランジスタをオンさせる。それにより、モニターパッド８ｃから所望の内部電源をモニターすることができる。なお、メモリ検査時には、各スイッチ制御部４ｃ、４ｄのＰチャンネルトランジスタのオン、オフに同期して、各ドライバ制御部１４ａ、１４ｂがオフ、オンになるようにしておいてもよい。
【００５０】
次に、外部から電源を強制印加する場合について説明する。印加制御信号ＶＫＥと選択信号ＣＥ１、ＣＥ２を用いて、所望のドライバ制御部１４ａ、１４ｂをオンさせ、内部電源発生回路５ｅ、５ｆに所望とする外部電源電圧を供給する。このとき、スイッチ制御部４ｃ、４ｄはモニター用にオンしていても、またオフしていてもかまわない。
【００５１】
また、通常動作時は、内部電源発生回路５ｅ、５ｆの出力がモニターパッド８ｃに伝達されないように、スイッチ制御部４ｃ、４ｂはオフにしておく。さらに、外部から強制印加電源が印加されないように、ドライバ制御部１４ａ、１４ｂもオフにしておく。
【００５２】
このように、実施の形態３の半導体集積回路装置１ｃによれば、内部電源発生回路５ｅ、５ｆに電圧を供給するためのドライバ制御部１４ａ、１４ｂを備えることにより、内部電源電圧を出力するモニターパッドとは別の外部パッドである強制印加用パッドを用い、外部電源電圧を入力することができるので、各外部パッドの負荷が軽くなり、電流供給能力が大きく、省電力化が実現できる。
【００５３】
なお、実施の形態１または実施の形態２の半導体集積回路装置に、実施の形態３の半導体装置と同様に、ドライバ回路を備えてもよい。
【００５４】
（実施の形態４）
本発明の実施の形態４に係る半導体集積回路装置について図７を用いて説明する。実施の形態４の半導体集積回路装置１ｄは、基板１１上にメモリ３ａ、３ｂが設置されたシステムＬＳＩである。基板１１上には、メモリ３ａ、３ｂ以外に、メモリ３ａ、３ｂごとに設置された内部電源発生回路５ｅ、５ｆと、内部電源の外部への出力を制御するスイッチ制御部４ｅ、４ｆと、電圧レベル変換回路１８ａ、１８ｂが形成されている。また、基板１１の外縁部の外部パッド領域２には、制御用パッド７と、モニターパッド８ｄを含む外部パッドが形成されている。
【００５５】
内部電源発生回路５ｅ、５ｆは、電圧レベル変換回路１８ａ、１８ｂとスイッチ制御部４ｅ、４ｆを介して、制御用パッド７と接続されている。スイッチ制御部４ｅ、４ｆは、Ｎチャンネルトランジスタ６ｃ、６ｄと、Ｎチャンネルトランジスタ６ｃ、６ｄを制御する制御回路１０ｅ、１０ｆとで構成されている。
【００５６】
電圧レベル変換回路１８ａは、例えば、図８に示す回路構造である。内部電源発生回路５ｅによって発生される内部電源電圧ＶＢＢが、基板電圧を制御するマイナスレベルの電位である。内部電源電圧ＶＢＢは電圧レベル変換回路１８ａによって、外部電源ＶＤＤと内部電源電圧ＶＢＢとの中間の電圧値ＶＢＢ２に変換される。メモリ検査時には、変換された電圧ＶＢＢ２が、スイッチ制御部４ｅを介してモニターパッド８へ伝達される。なお、電圧レベル変換回路１８ｂも上記と同様の構成を有する。
【００５７】
電圧レベル変換回路１８ａ、１８ｂを備えていることにより、特に内部電源電圧が外部電源より昇圧されている場合やマイナス電源の場合に、電圧レベルを変換して最適な電圧にすることができる。そのため、次段のスイッチ制御部４ｅ、４ｆの回路構成を複雑にする必要がない。また、基板１１がツインウエル構成の場合のように、メモリ３の内部でマイナス電源電圧を使用しなければならない場合などに、電圧レベルをプラス電源電圧に変換することができるため、スイッチ制御部４ｅ、４ｆの回路構成を容易にできる。
【００５８】
なお、実施の形態１〜４は、メモリに用いるための内部電源を発生する内部電源発生回路を例に挙げて説明したが、メモリに限るものではなく、内部電源発生回路を備えている半導体集積回路ならば本発明を適用することができる。
また、実施の形態１〜４で具体的に示した回路構成は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
【００５９】
【発明の効果】
本発明の半導体集積回路装置によれば、１チップ上に複数の内部電源回路を備えるメモリが混載されている構成のシステムＬＳＩであっても、外部パッドの数を増加させる必要なく、メモリ検査や外部電源の強制印加を行なうことができる。それにより、低コスト化、小面積化が可能な、半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路装置の構成を示すブロック図
【図２】本発明の実施の形態１に係る制御回路の回路図
【図３】本発明の実施の形態１に係る半導体集積回路装置における各信号のタイミングチャート
【図４】本発明の実施の形態２に係る半導体集積回路装置の構成を示すブロック図
【図５】本発明の実施の形態３に係る半導体集積回路装置の構成を示すブロック図
【図６】本発明の実施の形態３に係るドライバ制御部の回路図
【図７】本発明の実施の形態４に係る半導体集積回路装置の構成を示すブロック図
【図８】本発明の実施の形態４に係る電圧レベル変換回路の回路図
【図９】従来の半導体集積回路装置の構成を示すブロック図
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ 半導体集積回路装置
２ 外部パッド領域
３ａ、３ｂ、１０３ メモリ
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ スイッチ制御部
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、１０５ 内部電源発生回路
６ａ、６ｂ、６ｃ、６ｄ Ｎチャンネルトランジスタ
７ 制御用パッド
８、８ａ、８ｂ、８ｃ、８ｄ、１０８ モニターパッド
９ ＮＡＮＤ回路
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ 制御回路
１１、１１１ 基板
１２ａ、１２ｂ ドライバ制御回路
１４ａ、１４ｂ ドライバ制御部
１５ 強制印加用パッド
１６ａ、１６ｂ、１６ｃ、１６ｄ Ｐチャンネルトランジスタ
１７ 制御用パッド
１８ａ、１８ｂ 電圧レベル変換回路
１９ ＮＯＲ回路
Claims (3)
- 同一チップ上に複数の内部電源発生回路が配置された半導体集積回路装置であって、
前記各内部電源発生回路は、それぞれスイッチを介して、少なくとも一部が共通のモニター用パッドに接続されていて、
前記スイッチにより、前記各内部電源発生回路と前記モニター用パッドとを選択的に接続することが可能であり、
前記内部電源発生回路は、すべてまたは選択的に非活性状態とすることが可能であり、
前記内部電源発生回路に強制印加手段が接続され、
前記強制印加手段は、外部パッドを介して入力される電圧の前記内部電源発生回路への供給を制御することを特徴とする半導体集積回路装置。 - 前記強制印加手段は、前記内部電源発生回路ごとに備えられ、かつ、前記スイッチと共通の制御信号によって制御される請求項１に記載の半導体集積回路装置。
- 前記内部電源発生回路と前記スイッチとの間に、電圧レベルシフト回路を備え、
前記電圧レベルシフト回路は、前記内部電源発生回路で発生された内部電源の電圧レベルを変化させる請求項１または請求項２に記載の半導体集積回路装置。
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