KR20070105847A - 반도체집적회로장치 - Google Patents

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KR20070105847A
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나오키 구로다
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은, 복수의 내부전원발생회로를 구비한 반도체집적회로장치의 패드 수를 삭감하기 위한 것이다.
반도체집적회로장치는, 동일 칩 상에 복수의 메모리(11a∼11d), 메모리(11a∼11d)에 공통의 전원전압을 공급하는 복수의 내부전원회로(12a, 12b), 메모리(11a∼11d)와 상기 내부전원회로(12a, 12b)를 서로 접속하는 공통전원배선(17)과, 공통전원배선에 접속된 외부패드(14)를 구비한다. 내부전원회로(12a, 12b)는, 전원제어신호(TESTVPPIN)에 의해, 전원전압을 공급할지 여부가 제어되도록 구성된다. 외부패드(14)에서, 공통전원배선(17)의 전압 모니터링이나 공통전원배선(17)으로의 전압인가가 실행된다.
반도체집적회로, 내부전원회로, 전원전압, 모니터링, 회로테스트, 전압 트리밍

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명의 제 1 실시형태에 관한 반도체집적회로장치의 주요 구성을 나타낸 블록도.
도 2는 본 발명 제 1 실시형태의 변형예에 관한 반도체집적회로장치의 주요 구성을 나타낸 블록도.
도 3은 본 발명의 제 2 실시형태에 관한 반도체집적회로장치의 주요 구성을 나타낸 블록도.
도 4는 본 발명의 제 2 실시형태에 관한 반도체집적회로장치의 모드레지스터(25a∼25f) 구성을 나타낸 블록도.
도 5는 본 발명의 제 3 실시형태에 관한 반도체집적회로장치의 주요 구성을 나타낸 블록도.
도 6은 본 발명의 제 4 실시형태에 관한 반도체집적회로장치의 주요 구성을 나타낸 블록도.
도 7은 본 발명의 제 4 실시형태에 관한 반도체집적회로장치의 모드레지스터제어회로(45a, 45b) 구성을 나타낸 블록도.
[도면의 주요 부분에 대한 부호의 설명]
11a∼11d, 21a∼21d : 메모리
12a, 12b, 22a, 22b, 32a, 32b, 42a, 42b : 내부전원회로
13, 18 : OR회로 14 : 외부패드
15a∼15d, 25a∼25f, 31, 46 : 모드레지스터
16a∼16d, 19, 27 : AND회로
17 : 공통전원배선 26, 47 : D플립플롭
35a, 35b, 48 : 제어회로 45a, 45b : 모드레지스터 제어회로
본 발명은, 예를 들어 디지털 가전제품에 탑재되는, DRAM(Dynamic Random Access Memory) 등이 탑재된 반도체집적회로장치에 관한 것이다.
시스템LSI(Large Scale Integrated Circuit)는, 가격경쟁이 심한 디지털 가전제품에 탑재되는 것이 많아, 칩 원가의 삭감이 강하게 요구되며, 패드 수를 삭감할 필요성이 높다. 그러나 근래의 반도체프로세스 미세화 가속에 따라, 시스템LSI 등의 반도체집적회로장치에 필요한 패드 수는, 논리회로의 규모 증대, 및 아날로그회로나 메모리회로의 혼합탑재에 의해 증대되고 있다.
그 중에서도 특히, 시스템LSI에 탑재되는 메모리의 용량이나 수량이 디지털 가전제품의 고 기능, 고 성능화에 따라 증대되므로, 메모리 검사에 필요한 패드 수가 증대한다. 따라서 메모리 검사에 사용되는 패드, 예를 들어 DRAM 등으로 내부전원회로에서 공급되는 내부전원전압을 모니터링하기 위한 패드를 삭감하는 것이 급 선무이다.
그래서 모니터링용 외부패드를 삭감하기 위한 수단으로서, 특허문헌1(일특개 2004-186435호 공보)에 나타낸 바와 같이, 메모리에 전원전압을 공급하기 위한 복수의 내부전원발생회로를 구비한 반도체집적회로장치에 있어서, 모니터링용 패드에 접속되는 내부전원발생회로가 스위치로 전환되는 기술이 알려져 있다.
그리고 특허문헌2(일특개 2005-259267호 공보)에는, 1개의 내부전원회로가 출력하는 내부전원전압이 복수의 메모리에 공유됨으로써, 칩 면적이 삭감되는 기술에 대해 기재되었다.
그러나, 상기와 같이 복수의 내부전원발생회로를 구비한 반도체집적회로장치는, 전원전압의 모니터링이나 외부전압의 인가에 이용되는 패드를 내부전원발생회로별로 구비하거나, 특허문헌1에 나타난 반도체집적회로장치와 같이 스위치를 구비할 필요가 있다.
본 발명은, 상기한 점에 감안하여 복수의 내부전원발생회로를 구비한 반도체집적회로장치의 패드 수를 삭감하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명 실시형태의 제 1 반도체집적회로장치는, 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서, 상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과, 상기 공통전 원배선에 접속된 외부패드를 구비하며, 상기 각 내부전원회로는, 소정의 전원제어신호에 의해, 상기 전원전압의 공급여부가 제어되도록 구성되는 것을 특징으로 한다.
제 1 반도체집적회로장치에 의해, 복수의 내부전원회로로부터 복수의 회로블록으로 공급되는 전원전압을, 공통전원배선에 접속된 1개의 외부패드에 의해 모니터링 할 수 있다.
또 본 발명 실시형태의 제 2 반도체집적회로장치는 제 1 반도체집적회로장치로서, 상기 전원제어신호에 의한 제어는, 상기 복수 회로블록의 적어도 1개가 테스트모드인 경우에 실행되는 것을 특징으로 한다.
제 2 반도체집적회로장치에 의해, 테스트모드 시에 내부전원회로가 전원전압을 공급할지 여부가 제어된다.
또한 본 발명 실시형태의 제 3 반도체집적회로장치는 제 2 반도체집적회로장치로서, 추가로, 상기 각 회로블록에 각각 대응하여 배치되며, 당해 회로블록을 상기 테스트모드로 할 때 H레벨이 되는 회로블록 테스트제어신호와, 상기 전원전압 공급의 정지를 지시할 때 H레벨이 되는 전원공급 정지지시신호의 논리곱을 각각 출력하는 복수의 AND회로와, 상기 각 AND회로에서 출력된 논리곱의 논리합을 상기 전원제어신호로서 출력하는 OR회로를 구비하는 것을 특징으로 한다.
또 본 발명 실시형태의 제 4 반도체집적회로장치는 제 2 반도체집적회로장치로서, 추가로, 상기 각 회로블록을 각각 상기 테스트모드로 할 때 H레벨이 되는 복수의 회로블록 테스트제어신호의 논리합을 출력하는 OR회로와, 상기 논리합과 상기 전원전압 공급의 정지를 지시하는 전원공급 정지지시신호와의 논리곱을 상기 전원제어신호로서 출력하는 AND회로를 구비하는 것을 특징으로 한다.
제 3 및 제 4 반도체집적회로장치에 의해, 회로블록 테스트제어신호와 전원공급 정지지시신호에 의해, 내부전원회로가 전원전압을 공급할지 여부가 용이하게 제어된다.
또한 본 발명 실시형태의 제 5 반도체집적회로장치는 제 1 반도체집적회로장치로서, 상기 내부전원회로는, 상기 전원전압을 공급하지 않는 경우 출력을 고 임피던스 상태로 하도록 구성되는 것을 특징으로 한다.
제 5 반도체집적회로장치에 의해, 외부패드에서 공통전원배선으로 용이하게 전압을 인가할 수 있다.
또 본 발명 실시형태의 제 6 반도체집적회로장치는 제 1 반도체집적회로장치로서, 상기 각 회로블록은 메모리이며, 또 동일 칩 상에 상기 메모리와는 별도로 논리회로블록을 구비하고, 상기 내부전원회로로부터 상기 메모리로 공급되는 공통의 전원전압은, 상기 논리회로블록에 공급되는 전원전압 이상의 전압인 것을 특징으로 한다.
또한 본 발명 실시형태의 제 7 반도체집적회로장치는, 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서, 상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과, 상기 공통전원배선에 접속된 외부패드와, 상기 각 회로블록 및 상기 각 내부전원회로에 각각 대응하여 배치되며, 모드설 정 제어신호를 각각 유지하는 복수의 모드레지스터를 구비하고, 상기 복수의 모드레지스터는 각각, 대응하는 회로블록 또는 내부전원회로를 선택함을 나타내는 마크로 선택 입력신호가 입력된 경우에, 유지할 모드설정 제어신호를 공통의 테스트입력신호에 대응한 값으로 갱신하며, 상기 복수의 회로블록 및 상기 복수의 내부전원회로는 각각, 대응하는 상기 모드레지스터에 유지된 모드설정 제어신호에 대응한 모드로 동작하는 것을 특징으로 한다.
제 7 반도체집적회로장치에 의해, 마크로 선택 입력신호에 의해 선택된 내부전원회로는, 테스트 입력신호에 대응한 값으로 갱신된 모드설정 제어신호에 따른 모드로 동작한다. 따라서 마크로 선택 입력신호에 의해 일부의 내부전원회로가 선택되도록 함으로써, 일부의 내부전원회로를 전원전압 공급모드로 하고, 다른 내부전원회로를 전원전압을 공급하지 않는 모드로 하는 등의 동작이 가능하다. 따라서 내부전원회로를 테스트하기 위한 회로설계, 회로의 검사, 및 회로의 평가가 용이해진다.
또 본 발명 실시형태의 제 8 반도체집적회로장치는 제 7 반도체집적회로장치로서, 테스트모드 시에 상기 마크로 선택 입력신호에 의해, 상기 복수의 내부전원회로와 상기 복수의 회로블록 중 하나 또는 복수가 선택되는 것을 특징으로 한다.
제 8 반도체집적회로장치에 의해, 공통의 테스트 입력신호에 대응한 값으로 동작시키는 내부전원회로와 회로블록을, 마크로 선택 입력신호에 의해 하나 또는 복수 선택할 수 있다.
또한 본 발명 실시형태의 제 9 반도체집적회로장치는 제 8 반도체집적회로장 치로서, 상기 복수의 내부전원회로는 각각, 공급할 전원전압의 레벨을 트리밍하는 기능을 갖는 것을 특징으로 한다.
제 9 반도체집적회로장치에 의해, 내부전원회로로부터 공급되는 전원전압의 레벨 트리밍이 가능하다.
또 본 발명 실시형태의 제 10 반도체집적회로장치는, 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서, 상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과, 상기 공통전원배선에 접속된 외부패드와, 상기 각 회로블록에 대응하여 각각 배치되며, 모드설정 제어신호를 유지하는 복수의 회로블록용 모드레지스터와, 상기 복수의 내부전원회로에 공유되며, 모드설정 제어신호를 유지하는 내부전원회로용 모드레지스터를 구비하고, 상기 복수의 회로블록용 모드레지스터는 각각, 대응하는 회로블록을 선택함을 나타내는 마크로 선택 입력신호가 입력된 경우에, 유지할 모드설정 제어신호를, 공통의 테스트입력신호에 대응한 값으로 갱신하며, 상기 복수의 회로블록은 각각, 대응하는 상기 회로블록용 모드레지스터에 유지된 모드설정 제어신호에 대응한 모드로 동작하고, 상기 복수의 내부전원회로는 각각, 당해 내부전원회로를 선택함을 나타내는 마크로 선택입력신호가 입력된 경우에, 상기 내부전원회로용 모드레지스터에 의해 유지된 모드설정 제어신호에 대응한 모드로 동작하는 것을 특징으로 한다.
제 10 반도체집적회로장치에 의해, 마크로 선택입력신호로 선택된 내부전원회로는, 내부전원회로용 모드레지스터에 의해 유지된 모드설정 제어신호에 따른 모 드로 동작한다. 따라서 마크로 선택입력신호에 의해 일부의 내부전원회로가 선택되도록 함으로써, 일부 내부전원회로를 전원전압 공급모드로 하고, 다른 내부전원회로를 전원전압을 공급하지 않는 모드로 하는 등의 동작이 가능하다. 그러므로 내부전원회로를 테스트하기 위한 회로설계, 회로의 검사, 및 회로의 평가가 용이해진다.
또한 본 발명 실시형태의 제 11 반도체집적회로장치는, 동일 칩 상에, 복수의 회로블록과, 상기 복수의 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서, 상기 복수의 회로블록과 상기 복수의 내부전원회로를 서로 접속하는 공통전원배선과, 상기 공통전원배선에 접속된 외부패드와, 상기 각 내부전원회로에 각각 대응하여 배치되며, 모드설정 제어신호와 당해 내부전원회로의 선택 여부를 나타내는 선택신호를 각각 유지하는 복수의 모드레지스터를 구비하고, 상기 복수의 내부전원회로는 각각, 대응하는 상기 모드레지스터에 유지된 선택신호가, 당해 내부전원회로를 선택함을 나타낼 경우에, 대응하는 상기 모드레지스터에 유지된 모드설정 제어신호에 대응한 모드로 동작하는 것을 특징으로 한다.
제 11 반도체집적회로장치에 의해, 선택신호로 선택된 내부전원회로는 모드레지스터에 유지된 모드설정 제어신호에 따른 모드로 동작한다. 따라서 선택신호에 의해 일부의 내부전원회로가 선택되도록 함으로써, 일부의 내부전원회로를 전원전압 공급모드로 하고, 다른 내부전원회로를 전원전압을 공급하지 않는 모드로 하는 등의 동작이 가능하다. 그러므로 내부전원회로를 테스트하기 위한 회로설계, 회로 의 검사, 및 회로의 평가가 용이해진다.
또 본 발명 실시형태의 제 12 반도체집적회로장치는 제 11 반도체집적회로장치로서, 상기 복수의 모드레지스터는 각각, 당해 모드레지스터에 대응하는 상기 내부전원회로의 선택 여부를 나타내는 선택신호와 더불어, 상기 복수의 내부전원회로 중 당해 모드레지스터에 대응하는 상기 내부전원회로 이외의 각 내부전원회로의 선택 여부를 나타내는 선택신호를 유지하는 것을 특징으로 한다.
제 12 반도체집적회로장치에 의해, 복수의 내부전원회로에 대응하는 선택신호를 각 모드레지스터가 유지하므로, 복수 모드레지스터의 회로구성을 동일하게 할 수 있다. 따라서 모드레지스터의 설계공정 수를 삭감하기가 용이해진다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
[실시예]
이하, 본 발명의 실시예에 대해, 도면을 참조하면서 설명한다. 여기서 이하의 각 실시예에 있어서, 다른 실시예와 마찬가지 기능을 갖는 구성요소에 대해서는 동일 부호를 부여하고 그 설명을 생략한다.
[제 1 실시예]
도 1은 본 발명의 제 1 실시예에 관한 반도체집적회로장치의 주요 구성을 나타낸 블록도이다. 도 1에 나타낸 바와 같이 반도체집적회로장치는, 메모리(11a∼11d)(복수의 회로블록), 내부전원회로(12a, 12b), OR회로(13)(논리합 회로), 및 외부패드(14)를 구비한다. 또 반도체집적회로장치는 추가로, 도시하지 않는 논리회로 블록을 구비한다. 그리고 반도체집적회로장치는, 1칩의 시스템LSI로 구성된다.
메모리(11a∼11d)에는, 각 메모리를 테스트상태(테스트모드)로 하는 메모리선택 입력신호(TESTIN)(회로블록 테스트제어신호)와 내부전원회로(12a, 12b)에 전원전압 공급의 정지를 지시하는 전원공급 정지지시신호(TESTVPPCNT)가 각각 입력되도록 구성된다. 전원공급 정지지시신호(TESTVPPCNT)가 H(High)레벨일 경우, 내부전원회로(12a, 12b)는 전원전압의 공급을 정지한 상태가 되고, 전원공급 정지지시신호(TESTVPPCNT)가 L(Low)레벨일 경우, 내부전원회로(12a, 12b)는 전원전압을 공급하는 상태가 된다. 여기서 메모리선택 입력신호(TESTIN)는 각 메모리(11a∼11d)에 대응하는 개별신호이며, 전원공급 정지지시신호(TESTVPPCNT)는 메모리(11a∼11d)에 공통신호이다. 그리고 메모리(11a∼11d)는 모드레지스터(15a∼15d)를 구비한다. 모드레지스터(15a∼15d)는 각각, 메모리선택 입력신호(TESTIN)와 전원공급 정지지시신호(TESTVPPCNT)의 논리곱을, 신호(TESTVPP)로서 출력하는 AND회로(16a∼16d)를 포함한다. 또 모드레지스터(15a∼15d)에서 출력된 신호(TESTVPP)는, 메모리(11a∼11d)의 외부로 출력된다. 메모리선택 입력신호(TESTIN) 및 전원공급 정지지시신호(TESTVPPCNT)는, 예를 들어 외부패드(14) 이외의 도시하지 않은 외부패드 등으로부터 입력되도록 구성된다. 전원공급 정지지시신호(TESTVPPCNT)는, 외부패드(14)에 의해 내부전원회로(12a, 12b)의 출력이 모니터링 될 경우는 L레벨, 외부패드(14)에 의해 메모리(11a∼11d)로 전원전압이 인가될 경우는 H레벨로 된다. 또 메모리(11a∼11d)는, 각각 메모리선택 입력신호(TESTIN)에 의해 테스트상태로 된 경우에는 동작하나, 그렇지 않은 경우는 대기상태로 되도록 구성된다. 여기서 메모리(11a∼ 11d)의 종류는 DRAM이다.
내부전원회로(12a, 12b)는, 공통의 전원제어신호(TESTVPPIN)에 의해, 메모리(11a∼11d)에 공통의 전원전압(VPP)을 공급할지 여부가 제어되도록 구성된다. 예를 들어 전원제어신호(TESTVPPIN)가 L레벨일 경우는, 메모리(11a∼11d)에 공통의 전원전압(VPP)을 공급하고, 전원제어신호(TESTVPPIN)가 H레벨일 경우는, 출력을 고 임피던스상태로 하도록 구성된다. 또 내부전원회로(12a, 12b)는, 출력전압의 전압트리밍이 가능하다.
상기와 같이 구성된 메모리(11a∼11d) 및 내부전원회로(12a, 12b)는, 공통전원배선(17)에 의해 서로 접속된다.
OR회로(13)는, 각 메모리(11a∼11d)로부터 출력되는, 내부전원회로(12a, 12b)를 제어하기 위한 신호(TESTVPP)의 논리합을 전원제어신호(TESTVPPIN)로서 출력한다. 전원제어신호(TESTVPPIN)는, 공통 제어신호로서 내부전원회로(12a, 12b)로 입력된다.
도시하지 않는 논리회로블록은, 외부패드(14) 이외의 외부패드로부터 직접 입력되는 전원전압으로 동작하도록 구성된다. 예를 들어 내부전원회로(12a, 12b)에서 메모리(11a∼11d)로 공급되는 전원전압(VPP)은, 논리회로블록에 공급되는 전원전압과 동등한 전압, 또는 논리회로블록에 공급되는 전원전압보다 높은 전압(논리회로블록에 공급되는 전원전압 이상의 전압)으로 되도록 구성된다.
다음으로, 상기와 같이 구성된 반도체집적회로장치의 동작에 대해 설명한다.
우선, 반도체집적회로장치의 검사 시(테스트모드 시)에, 메모리선택 입력신 호(TESTIN)에 의해 메모리(11a)만이 테스트상태로 되어, 외부패드(14)에 의해 내부전원회로(12a, 12b)의 출력이 모니터링 되는 경우의 동작에 대해 설명한다. 이 경우, 전원공급 정지지시신호(TESTVPPCNT)는 L레벨이므로, 메모리(11a)의 AND회로(16a)에 의해 출력되는 전원공급 정지지시신호(TESTVPPCNT)와 메모리선택 입력신호(TESTIN)의 논리곱, 즉 신호(TESTVPP)는 L레벨이 된다. 그리고 L레벨의 신호(TESTVPP)가 모드레지스터(15a)로부터 출력되어 메모리(11a) 외부로 출력된다. 또 이 때, 메모리(11b∼11d)에서 출력되는 신호(TESTVPP)도 L레벨이 된다. 메모리(11a∼11d)에서 출력된 신호(TESTVPP)는 OR회로(13)로 입력되고, OR회로(13)에 의해 내부전원회로(12a, 12b) 양쪽으로 L레벨의 전원제어신호(TESTVPPIN)가 입력된다. 이로써 내부전원회로(12a, 12b) 양쪽이 전원전압(VPP)을 공급하는 상태(활성상태)가 되어, 메모리(11a∼11d)로 전원전압(VPP)을 공급한다. 그리고 전원전압(VPP)이 출력되는 공통전원배선(17)에 접속된 외부패드(14)에서 메모리테스터에 의해 공통전원배선(17)의 전압이 모니터링 된다. 또 이때 내부전원회로(12a)와 내부전원회로(12b)는, 각각 단독으로 전원전압을 출력한 경우의 전원전압이 같아지도록 구성되는 것이 이상적이나, 프로세스의 차이 등에 의해 이들이 다를 경우, 공통전원배선(17)의 전압은 목표전압이 높은 쪽의 내부전원회로가 출력하는 전원전압이 되고, 목표전압이 낮은 쪽의 내부전원회로 출력은 고 임피던스 상태로 된다.
여기서는 메모리(11a)만이 테스트상태로 되는 경우에 대해 설명했으나, 메모리(11a∼11d) 중 복수의 메모리가 메모리선택 입력신호(TESTIN)에 의해 테스트상태로 되는 경우에도, 마찬가지로 공통전원배선(17)의 전압을 모니터링 할 수 있다.
여기서, 공통전원배선(17)의 전압을 원하는 전압으로 조정하는 방법으로는, 전압모니터링으로 얻어지는 전압이 원하는 전압으로 되도록, 내부전원회로(12a, 12b) 양쪽에 동일 전압트리밍을 행하는 방법이 있다. 예를 들어 공통전원배선(17)의 전압이 원하는 전압보다 0.2V 낮을 경우에, 내부전원회로(12a, 12b) 양쪽에 대해 목표전압을 0.2V 높이는 식의 전압트리밍을 실시함으로써, 공통전원배선(17)의 전압을 원하는 전압으로 조정할 수 있다. 단 이와 같이 양쪽의 내부전원회로(12a, 12b)에 동일 전압 트리밍이 실시될 경우, 트리밍 전에 프로세스 편차 등에 의해 내부전원회로(12a, 12b)의 목표전압이 달라, 목표전압이 낮은 쪽의 내부전원회로 출력이 고 임피던스 상태로 된 경우, 트리밍 후도 목표전압이 낮은 쪽의 내부전원회로 출력은 고 임피던스 상태로 된다.
또 내부전원회로(12a, 12b)의 어느 한쪽 출력전압을 조정하는 방법으로는, 조정대상이 아닌 쪽 내부전원회로의 목표전압을 전압트리밍 등에 의해 일시적으로 내린 상태에서, 공통전원배선(17)의 전압을 모니터링 하고, 조정대상 내부전원회로의 출력전압을 조정하는 방법이 있다. 조정대상이 아닌 쪽의 내부전원회로는, 그 목표전압이 내려짐으로써 출력이 고 임피던스 상태로 된다. 따라서 공통전원배선(17)의 전압은 조정대상 내부전원회로의 출력전압이 된다. 그러므로 이 상태에서 공통전원배선(17)의 전압, 즉 조정대상 내부전원회로의 출력전압을 모니터링 함으로써, 모니터링 대상 내부전원회로의 출력전압을 전압트리밍 등에 의해 조정할 수 있다. 또 모니터링 대상의 내부전원회로를 전환하여 마찬가지 모니터링 및 조정을 실시함으로써, 내부전원회로(12a, 12b) 양쪽의 출력전압을 조정할 수 있다.
또 상기 방법으로, 내부전원회로(12a, 12b) 양쪽의 출력전압이 서로 동등한 원하는 전압으로 되도록 한쪽씩 조정됨으로써, 메모리 동작에 의해 전류가 소비될 경우에, 2개의(복수의) 내부전원회로(12a, 12b)가 동일 전류공급특성을 가지므로, 설계 시에 상정한 전압변동에 상관없이 이상적인 전류공급을 실현할 수 있다.
다음으로, 반도체집적회로장치의 검사 시(테스트모드 시)에, 메모리선택 입력신호(TESTIN)에 의해 메모리(11a)만이 테스트상태가 되어, 외부패드(14)에서 메모리(11a)로 전원전압이 외부 인가되는 경우의 반도체집적회로장치 동작에 대해 설명한다. 이 경우, 전원공급 정지지시신호(TESTVPPCNT)는 H레벨이므로, 메모리(11a)의 AND회로(16a)에 의해 출력되는 전원공급 정지지시신호(TESTVPPCNT)와 메모리선택 입력신호(TESTIN)의 논리곱, 즉 신호(TESTVPP)는 H레벨이 된다. 그리고 H레벨의 신호(TESTVPP)가 모드레지스터(15a)로부터 출력되어 메모리(11a) 외부로 출력된다. 또 이 때, 메모리(11b∼11d)에서 출력되는 신호(TESTVPP)는 L레벨이다. 메모리(11a∼11d)에서 출력된 신호(TESTVPP)는 OR회로(13)로 입력되고, OR회로(13)에 의해 내부전원회로(12a, 12b) 양쪽으로 H레벨의 전원제어신호(TESTVPPIN)가 입력된다. 이로써 내부전원회로(12a, 12b) 양쪽의 출력(전압출력단자)이 고 임피던스 상태로 된다(내부전원회로(12a, 12b)가 비활성상태가 된다). 그리고 외부패드(14)에서 메모리(11a)로 소정의 전압이 인가된다. 이 때 메모리(11b∼11d)는 대기상태이므로, 전류가 소비되는 일은 없어 검사상 문제는 발생하지 않는다.
상기와 같이 반도체집적회로장치의 검사 시에, 메모리선택 입력신호(TESTIN)에 의해 메모리(11a∼11d)의 동작이 제어되고, 또 메모리선택 입력신호(TESTIN)와 전원공급 정지지시신호(TESTVPPCNT)에 의해 내부전원회로(12a, 12b)의 동작이 제어된다. 따라서 전원배선의 전압모니터링, 전압의 조정(설정), 및 전압의 인가를 외부패드(14)에서 용이하게 실행할 수 있다.
또 여기서는 메모리(11a)로만 외부패드(14)로부터 전압이 인가되는 경우에 대해 설명했으나, 메모리(11a∼11d) 중 복수의 메모리를 메모리선택 입력신호(TESTIN)에 의해 테스트상태로 함으로써, 복수의 메모리로 전압을 인가할 수도 있다.
이와 같이 본 실시예의 반도체집적회로장치에 의하면, 복수의 내부전원회로(12a, 12b)에 의해 1개의 외부패드(14)가 공유됨으로써, 전원배선의 전압모니터링 등에 이용되는 외부패드가 삭감된다. 따라서 시스템LSI에 다수의 메모리가 탑재된 경우에도, 구동능력 유지를 위해 다수의 내부전원회로가 탑재됨에 따른 외부패드 수의 증대가 방지된다.
또 본 실시예의 반도체집적회로장치에서는, 전원제어신호(TESTVPPIN)가 H레벨일 경우는 내부전원회로(12a, 12b)의 출력이 고 임피던스상태로 되도록 구성되므로, 테스트 시를 고려하여 공통전원배선(17)과 각 내부전원회로(12a, 12b) 사이에 스위치 등의 회로를 구성시킬 필요가 없다. 따라서 스위치 등의 회로를 설계할 필요가 없는 만큼 설계기간의 단축으로 이어진다.
또한 복수의 내부전원회로(12a, 12b)에 의해 1개의 외부패드(14)가 공유되는 것은, 특히 메모리동작 시에 소비되는 전류가 큰 회로의 패드 수 삭감에 효과적인 수단이다. 즉, 메모리동작 시에 소비되는 전류가 큰 회로에서는 일반적으로 내부전 원회로가 다수 구비되므로, 본 발명과 같이 외부패드가 공유되는 경우 쪽이, 내부전원회로별로 외부패드가 구비되도록 한 경우보다 외부패드의 수가 대폭 적어진다. 복수의 내부전원회로(12a, 12b)가, 예를 들어 동일 칩에 혼합 탑재된 논리회로에 사용되는 전압레벨과 동일 전압 혹은 메모리동작에 사용하는 상기 전압레벨보다 승압된 전압을 발생시키는 내부전원회로일 경우도, 외부패드의 공유에 의해 외부패드의 삭감이 가능함은 물론이다.
그리고 메모리(11a∼11d)의 종류는, DRAM에 한정됨 없이, 시스템LSI에 복수 탑재되는 메모리라면 그 밖의 종류의 메모리라도 된다.
또 본 실시예에서는, 메모리선택 입력신호(TESTIN)와 전원공급 정지지시신호(TESTVPPCNT)의 논리곱을 출력하는 AND회로(16a∼16d)와, 이들 논리곱의 논리합을 출력하는 OR회로(13)에 의해 전원제어신호(TESTVPPIN)가 생성되도록 구성됐으나, 전원제어신호(TESTVPPIN)를 생성하는 회로의 구성은 이에 한정되지 않는다. 예를 들어 도 2에 나타낸 바와 같이, 각 메모리의 메모리선택 입력신호(TESTIN) 논리합을 출력하는 OR회로(18), 및 그 논리합 즉 OR회로의 출력과 전원공급 정지지시신호(TESTVPPCNT)의 논리곱을 전원제어신호(TESTVPPIN)로서 출력하는 AND회로(19)에 의해 전원제어신호(TESTVPPIN)가 생성되는 구성이라도 된다.
[제 2 실시예]
도 3은 본 발명의 제 2 실시예에 관한 반도체집적회로장치의 주요구성을 나타낸 블록도이다. 도 3에 나타낸 바와 같이 본 실시예의 반도체집적회로장치는, 메모리(21a∼21d)(복수의 회로블록), 내부전원회로(22a, 22b), 및 외부패드(14)를 구 비한다. 또 메모리(21a∼21d) 및 내부전원회로(22a, 22b)의 내부에, 모드레지스터(25a∼25f)를 구비한다. 또 이 반도체집적회로장치는 추가로, 도시하지 않는 논리회로블록을 구비한다. 또한 이 반도체집적회로장치는, 1칩의 시스템LSI로 구성된다.
메모리(21a∼21d) 및 내부전원회로(22a, 22b)에는, 각 메모리(21a∼21d) 및 내부전원회로(22a, 22b)에 대응하는 개별 마크로 선택입력신호(PCS1∼PCS6)가 입력된다. 또 메모리(21a∼21d) 및 내부전원회로(22a, 22b)에는, 메모리(21a∼21d) 및 내부전원회로(22a, 22b)에 공통의 테스트 입력신호(PTEST) 및 테스트 입력클록신호(PTCK)가 입력된다.
각 메모리(21a∼21d)는, 대응하는 모드레지스터(25a∼25d)에 의해 생성(유지)된 모드설정 제어신호(M1∼Mn)에 의해 테스트상태와 대기상태로 제어된다. 그리고 본 명세서에서는, 이 2가지의 모드에 대해서만 서술하나, 메모리(21a∼21d)가 모드설정 제어신호(M1∼Mn)에 의해 제어됨으로써, 보다 다양한 종류의 모드 동작을 실행하도록 해도 된다.
또 내부전원회로(22a, 22b)는 각각, 대응하는 모드레지스터(25e, 25f)에 의해 생성(유지)된 모드설정 제어신호(M1∼Mn)에 의해, 메모리(21a∼21d)에 내부전원전압(VPP)을 공급할지, 또는 출력을 고 임피던스상태(Hi-Z상태)로 할지가 제어된다. 그리고 본 명세서에서는, 이 2가지의 모드에 대해서만 서술하나, 내부전원회로(22a, 22b)가 모드설정 제어신호(M1∼Mn)에 의해 제어됨으로써, 보다 다양한 종류의 모드 동작을 실행하도록 해도 된다. 또 내부전원회로(22a, 22b)는 출력전압의 전압트리밍이 가능하다.
즉, 메모리(21a∼21d) 및 내부전원회로(22a, 22b)는, 각각 모드설정 제어신호(M1∼Mn)에 대응한 모드로 동작한다.
모드레지스터(25a∼25f)는 각각, 대응하는 메모리(21a∼21d) 또는 내부전원회로(22a, 22b)에 대하여 모드설정을 실행하는 기능을 갖는다. 구체적으로는 도 4에 나타낸 바와 같이, 복수의 D플립플롭(26) 및 AND회로(27)를 구비한다. 각 모드레지스터(25a∼25f)에는, 테스트 입력신호(PTEST), 마크로 선택입력신호(PCS1∼PCS6) 및 테스트 입력클록신호(PTCK)가 입력된다. 그리고 각 모드레지스터(25a∼25f)는 입력되는 이들 신호에 기초하여, 모드설정 제어신호(M1∼Mn)를 생성하도록 구성된다. 각 모드레지스터는, 대응하는 마크로 선택입력신호(PCS1∼PCS6)가 H레벨일 경우에, 유지할 모드설정 제어신호(M1∼Mn)가 테스트 입력신호(PTEST)에 대응한 값으로 갱신된다. 마크로 선택입력신호(PCS1∼PCS6)에 의해 선택된 모든 메모리(21a∼21d) 및 내부전원회로(22a, 22b)에 있어서, 모드설정 제어신호(M1∼Mn)가, 메모리(21a∼21d) 및 내부전원회로(22a, 22b)에서 공통의 테스트 입력신호(PTEST)에 의해 활성화된다.
이와 같이, 기능이 다른 메모리(21a∼21d) 및 내부전원회로(22a, 22b)의 모드가, 공통의 기능을 갖는 모드레지스터(25a∼25f)에 의해 설정된다. 따라서 테스트 시, 선택된 회로블록과 내부전원회로가, 어떤 모드설정신호에 의해 서로 다른 테스트모드로 설정되는 등에 따른 테스트동작 문제가 일어나지 않는다.
모드레지스터(25a∼25f)를 같은 구성으로 함으로써, 모드레지스터의 설계공 정 수를 단축할 수 있다. 그러나 모드레지스터의 회로면적 삭감 등을 위해, 동일 기능을 갖지만 회로구성이 다른 모드레지스터를 이용해도 된다.
마크로 선택입력신호(PCS1∼PCS6)는, 대응하는 내부전원회로(22a, 22b) 또는 메모리(21a∼21d)를 선택(특정)하는 경우에는 H레벨(활성화상태)로 되고, 대응하는 내부전원회로(22a, 22b) 또는 메모리(21a∼21d)를 선택(특정)하지 않는 경우에는 L레벨로 된다.
이상과 같이 구성된 반도체집적회로장치에 있어서, 내부전원회로(22b)에 의해 공급(발생)되는 내부전원전압(VPP)의 레벨이 모니터링 되어, 원하는 전압레벨로 설정될 때의 회로동작에 대해 설명한다.
이때 각 모드레지스터(25a∼25f)에는, 내부전원회로(22a, 22b)의 어느 한쪽을 비활성상태로 하는 모드, 즉 내부전원회로(22a, 22b)의 어느 한쪽으로부터 메모리(21a∼21d)로의 출력을 고 임피던스상태로 하는 모드를 나타내는 테스트입력신호(PTEST)가, 테스트 입력클록신호(PTCK)에 동기하여 1비트씩 직렬로 입력된다. 또 이와 동시에, 마크로 선택입력신호(PCS5)가 H레벨로 되므로, 모드레지스터(25e)에서 테스트 입력클록신호(PTCK)가 D플립플롭(26)으로 클록신호로서 입력된다. 이로써 소정 클록주기만큼의 시간 경과 후, 테스트입력신호(PTEST)의 신호값이, 모드설정 제어신호(M1∼Mn)로서 병렬로 출력된다. 이 모드설정 제어신호(M1∼Mn)에 따라, 내부전원회로(22a)에서 메모리(21a∼21d)로의 출력이 고 임피던스상태로 된다. 이 상태에서 외부패드(14)로는, 내부전원회로(22b)에서 생성된 내부전원전압(VPP)이 출력되므로, 이 내부전원전압(VPP)의 레벨을 모니터링 함으로써 원하는 전압레벨로 설정할 수 있다.
이와 같이 복수의 내부전원회로가 각각 모드레지스터를 구비하고, 개개의 내부전원회로 모드가, 내부전원회로를 특정하기 위한 마크로 선택입력신호와 복수의 각 내부전원회로에 공통으로 접속된 테스트 입력신호에 의해 개별로 제어된다. 따라서 패드 수 삭감효과를 얻을 수 있음과 더불어, 특히 프로세스 차이 등이 원인으로, 내부전원회로별로 다른 내부전원전압(VPP)이 생성된 경우에, 테스트 입력신호에 의해 모드를 설정함으로써, 모든 내부전원회로에 의해 생성되는 내부전원전압(VPP)을 원하는 동일전압으로 설정할 수 있다. 이로써 예를 들어, 통상동작 시에 메모리(21a∼21d)를 동작시키기 위해 내부전원회로(22a) 및 내부전원회로(22b)에 의해 생성되는 내부전원전압(VPP)의 전압레벨을, 프로세스 차이 등의 편차요인에 상관없이 동일하게 할 수 있다. 따라서 공급되는 내부전원전압을 설계값대로 할 수 있어 신뢰성 높은 LSI를 제조할 수 있다.
또 시스템LSI 내에서 내부전원회로에 관한 테스트용 회로를, 배선을 접속하기만 하는 용이한 설계로 설계할 수 있으므로, 테스트용 회로설계 공정 수를 대폭으로 경감할 수 있다.
또한 본 실시예의 반도체집적회로장치에서는, 테스트 시에 내부전원전압(VPP)을 공급하는 내부전원회로의 수가, 테스트입력신호에 의해 설정되는 테스트모드에 따라 변경되도록 구성된다. 따라서 내부전원전압(VPP)을 공급하는 내부전원회로의 수를 테스트입력신호에 의해 변경함으로써, 동작하는 메모리(21a∼21d) 수에 따른 필요한 내부전원회로 수의 평가 등을 용이하게 할 수 있다. 그러므로 최적 의 내부전원회로 수를 실제 디바이스에 사용하여 결정할 수 있다.
또 메모리(21a∼21d)는, 내부전원회로(22a, 22b)만을 테스트하는 모드 등, 메모리(21a∼21d)를 테스트모드로 할 필요가 없는 모드에서는, 어떤 모드설정 제어신호가 활성화된다 하더라도, 그 모드설정 제어신호에 의해 모드 설정되지 않도록 구성된다.
또한 테스트 시에 마크로 선택입력신호(PCS1∼PCS6)에 의해, 메모리(21a∼21d)와 내부전원회로(22a, 22b) 중의 하나 또는 복수가 선택되도록 구성된다. 즉 마크로 선택입력신호(PCS1∼PCS6) 중, H레벨로 되는 것은 하나라도 되고, 복수 마크로 선택입력신호의 어떠한 조합이라도 된다.
이와 같이 메모리(21a∼21d)와 내부전원회로(22a, 22b) 중의 일부를 시스템LSI 중의 회로마크로로서 임의로 선택할 수 있도록 구성되므로, 테스트모드로 되는 메모리(21a∼21d)의 수와 내부전원전압(VPP)을 공급하는 내부전원회로(22a, 22b) 수와의 관계 평가를 용이하게 실시할 수 있다.
또 내부전원회로(22a, 22b)는 각각, 공급할 내부전원전압(VPP)의 레벨을 트리밍하는 기능을 갖는다. 이와 같이 공통의 전압레벨로 설정된 내부전원전압(VPP)으로 통상동작을 실행시키기 위해 퓨즈(fuse) 등으로 트리밍하는 기능을 내부전원회로(22a, 22b)에 부여함으로써, 프로세스 차이 등 편차요인의 영향이 해소된 LSI를 제조할 수 있다.
[제 3 실시예]
도 5는, 본 발명의 제 3 실시예에 관한 반도체집적회로장치의 주요구성을 나 타낸 블록도이다. 도 5에 나타낸 바와 같이 본 실시예의 반도체집적회로장치는, 모드레지스터(31)(내부전원회로용 모드레지스터)를 구비하며, 내부전원회로(22a, 22b) 대신, 내부전원회로(32a, 32b)를 구비하는 점에서 제 2 실시예의 반도체집적회로장치와 다르다. 또 이 반도체집적회로장치는 제 2 실시예의 반도체집적회로장치와 마찬가지로, 도시하지 않는 논리회로블록을 추가로 구비하며, 1칩의 시스템LSI로 구성된다.
모드레지스터(31)는, 모드레지스터(25a∼25d)(회로블록용 모드레지스터)와 마찬가지로 도 4에 나타난 바와 같은 회로구성을 갖는다. 그러나 모드레지스터(31)는, 그 AND회로(27)의 마크로 선택 입력신호용의 입력단자 전압이 H레벨로 고정되는 점에서, 모드레지스터(25a∼25d)와 다르다. 모드레지스터(31)는, 모드설정 제어신호(M1∼Mn)에 따라 내부전원회로 제어신호(PVPPCNT)를 출력한다. 내부전원회로 제어신호(PVPPCNT)는, 내부전원회로(32a, 32b)를 고 임피던스상태로 할 경우에 H레벨이 되며(활성화되며), 그렇지 않은 경우에는 L레벨이 된다.
또 내부전원회로(32a, 32b)는 각각, 대응하는 마크로 선택입력신호(PCS5, PCS6)가 H레벨일 경우에, 모드레지스터(31)에 의해 유지된 모드설정 제어신호(M1∼Mn)에 대응한 모드로 동작한다. 구체적인 구성으로, 내부전원회로(32a, 32b)는 내부에 제어회로(35a, 35b)를 구비한다. 제어회로(35a, 35b)는 각각, 모드레지스터(31)에 의해 출력된 내부전원회로 제어신호(PVPPCNT)와, 대응하는 마크로 선택입력신호(PCS5, PCS6)와의 논리곱을 신호(PVPP)로서 출력하는 AND회로를 구비한다. 내부전원회로(32a, 32b)는, 대응하는 제어회로(35a, 35b)의 AND회로에 의해 출력된 신호(PVPP)가 H레벨일 경우에는 출력을 고 임피던스상태로 하고, L레벨일 경우에는 메모리(21a∼21d)로 내부전원전압(VPP)을 공급한다.
이상과 같이 구성된 반도체집적회로장치에 있어서, 내부전원회로(32b)에 의해 공급(발생)되는 내부전원전압(VPP)의 레벨이 모니터링 되어, 원하는 전압레벨로 설정될 때의 회로동작에 대해 설명한다.
이때, 내부전원회로(32a, 32b)의 어느 한쪽을 비활성상태로 하는 모드, 즉 내부전원회로(32a, 32b)의 어느 한쪽에서 메모리(21a∼21d)로의 출력을 고 임피던스상태로 하는 모드를 나타내는 테스트 입력신호(PTEST)가, 테스트 입력클록신호(PTCK)에 동기하여, 모드레지스터(25a∼25f, 31)로 순차 입력된다. 이 테스트 입력신호(PTEST)가 모드레지스터(31)로 입력됨으로써, 모드레지스터(31)에서 내부전원회로(32a, 32b)를 고 임피던스상태로 하기 위한 내부전원회로 제어신호(PVPPCNT)가 H레벨로 된다. 또 이와 동시에, 마크로 선택입력신호(PCS5)가 H레벨로 되므로, 제어회로(35a)의 AND회로에 의해 출력되는 신호(PVPP)가 H레벨로 된다. 이로써 내부전원회로(32a)의 출력이 고 임피던스상태로 된다. 이 상태에서 외부패드(14)로는, 내부전원회로(32b)에서 생성된 내부전원전압(VPP)이 출력되므로, 이 내부전원전압(VPP)의 레벨을 모니터링 함으로써 원하는 전압레벨로 설정할 수 있다. 이와 같이, 복수의 내부전원회로(32a, 32b)를 제어하기 위해, 하나의 모드레지스터(31)가 공통으로 사용되므로, 모드레지스터의 면적을 삭감할 수 있어, 시스템LSI의 면적을 삭감할 수 있다.
그리고 또, 메모리(21a∼21d)에 대응하는 모드레지스터(25a∼25d)와 모드레 지스터(31)를 하나로 공통화해도 된다. 이 경우에는 모드레지스터의 영역 및 모드레지스터로부터의 출력신호 등을 통과시키는 배선을 배치하는 영역의 삭감 효과를 감안하여, 면적삭감을 우선한 설계를 하면 된다.
[제 4 실시예]
도 6은, 본 발명의 제 4 실시예에 관한 반도체집적회로장치의 주요구성을 나타낸 블록도이다. 도 6에 나타낸 바와 같이 본 실시예의 반도체집적회로장치는, 내부전원회로(22a, 22b) 대신, 내부전원회로(42a, 42b)를 구비하는 점에서 제 2 실시예의 반도체집적회로장치와 다르다. 또 이 반도체집적회로장치는 제 2 실시예의 반도체집적회로장치와 마찬가지로, 도시하지 않는 논리회로블록을 추가로 구비하며, 1칩의 시스템LSI로 구성된다.
내부전원회로(42a, 42b)는, 모드레지스터 제어회로(45a, 45b)를 구비한다.
모드레지스터 제어회로(45a, 45b)는 도 7에 나타낸 바와 같이, 각각 모드레지스터(46)와 제어회로(48)를 구비한다. 모드레지스터(46)는, 복수의 D플립플롭(47)을 구비한다. 제어회로(48)는, AND회로를 구비하며 회로제어신호를 출력한다.
내부전원회로(42a, 42b)는 각각, 대응하는 모드레지스터 제어회로(45a, 45b)에 의해 출력되는 회로제어신호가 H레벨일 경우에는 출력을 고 임피던스상태(Hi-Z상태)로 하고, 회로제어신호가 L레벨일 경우에는 메모리(21a∼21d)로 내부전원전압(VPP)을 공급한다.
이상과 같이 구성된 반도체집적회로장치에 있어서, 내부전원회로(42b)에 의 해 공급(발생)되는 내부전원전압(VPP)의 레벨이 모니터링 되어, 원하는 전압레벨로 설정될 때의 회로동작에 대해 설명한다.
이때, 내부전원회로(42a, 42b)의 어느 한쪽을 비활성상태로 하는 모드, 즉 내부전원회로(42a, 42b)의 어느 한쪽에서 메모리(21a∼21d)로의 출력을 고 임피던스상태로 하는 모드를 나타내는 테스트 입력신호(PTEST), 내부전원회로(42a)의 선택 여부를 나타내는 마크로 선택 입력신호(PCS5) 및 내부전원회로(42b)의 선택 여부를 나타내는 마크로 선택 입력신호(PCS6)가, 일련의 시리얼신호로서 테스트 입력클록신호(PTCK)에 동기하여, 모드레지스터 제어회로(45a, 45b)로 1비트씩 입력된다. 이때 마크로 선택 입력신호(PCS5)가 H레벨로 된다. 따라서 이들 입력신호에 의해, 모드레지스터 제어회로(45a, 45b)에서 출력되는 모드설정 출력신호(Mn)와 마크로 선택 출력신호(PCSP1)가 H레벨로 된다. 이로써 내부전원회로(42a)에서는 회로제어신호가 H레벨(활성화 상태)이 되어, 내부전원회로(42a)의 출력이 고 임피던스상태가 된다. 한편 모드레지스터 제어회로(45b) 내에서는, 제어회로(48)로 L레벨의 마크로 선택 출력신호(PCSP2)가 입력되므로, 내부전원회로(42b)는 상기 테스트모드로 되지 않고 내부전원전압(VPP)을 출력한다. 이와 같이 내부전원회로(42a, 42b)는 각각, 대응하는 모드레지스터(46)에 유지된 마크로 선택 출력신호(PCSP1, PCSP2)(선택신호)가, 그 내부전원회로(42a, 42b)를 선택함을 나타낼 경우에, 그 모드레지스터(46)에 유지된 모드설정 제어신호에 대응한 모드로 동작한다.
이와 같이 본 실시예의 반도체집적회로장치에서는, 내부전원회로(42a, 42b)를 선택하는 마크로 선택 입력신호가, 테스트 입력신호와 연속되는 시리얼신호로서 입력되므로, 마크로 선택 입력신호용 배선을 배치할 필요가 없다. 따라서 내부전원회로에 접속되는 배선 수가 삭감되므로, 테스트용 회로의 설계가 보다 용이해져 LSI의 면적 삭감이 가능해진다.
또 내부전원회로(42a, 42b)를 선택하는 마크로 선택 입력신호(PCS5, PCS6)가, 테스트신호(PTEST)와 같은 입력경로로 내부전원회로(42a, 42b)로 입력되며, 내부전원회로(42a, 42b)는 각각, 개별 신호경로로 마크로 선택 출력신호(PCSP1, PCSP2)를 출력한다. 그리고 각 내부전원회로(42a, 42b)로는, 당해 내부전원회로(42a, 42b)에서 출력된 마크로 선택 출력신호(PCSP1, PCSP2) 중, 당해 내부전원회로(42a, 42b)를 선택하는 한쪽만이 입력되어 제어회로(48) 내의 AND회로로 입력된다.
이와 같이 모드레지스터 제어회로(45a, 45b)를 포함하는 2개의 내부전원회로(42a, 42b)는 모두, 마크로 선택 입력신호(PCS5, PCS6)의 양쪽을 유지하며, 서로 같은 회로구성을 갖는 회로블록(마크로)이다. 따라서 시스템LSI의 테스트용 회로의 설계로서, 1종류의 내부전원회로를 설계하고, 필요한 배선을 내부전원회로(42a, 42b)의 외부단자에 접속하면 되므로, 내부전원회로(42a, 42b)의 마크로설계 공정 수를 삭감할 수 있다. 또 마크로 선택 입력신호(PCS5, PCS6)용의 신호선을 칩 내로 배선할 필요가 없어지므로, 배선면적을 삭감할 수 있다.
이상과 같이 상기 제 1 내지 제 4 실시예에 있어서, 내부전원회로가 2개, 메모리가 4개인 예에 대해 설명했으나, 내부전원회로나 메모리가 몇 개인 경우이건 하나의 외부패드에 의해 전압모니터링이나 전압의 인가를 실행할 수 있다. 따라서 시스템LSI에 탑재되는 메모리의 개수에 따라 내부전원회로의 개수를 용이하게 변경할 수 있다.
또 복수의 내부전원회로에서 복수의 메모리가 아닌 복수의 논리회로블록으로 전원전압이 공급되는 구성에서도 본 발명을 적용할 수 있다. 예를 들어 메모리(11a∼11d) 대신 4개의 논리회로블록에 내부전원회로(12a, 12b)로부터 전원전압이 공급되도록 해도, 패드삭감의 효과를 얻을 수 있다. 즉, 본 발명의 효과를 얻기 위해서는, 복수의 회로블록에 복수의 내부전원회로로부터 공통의 전원전압이 공급되는 구성이면 된다.
본 발명에 의하면, 복수의 내부전원발생회로를 구비한 반도체집적회로장치의 패드 수를 삭감할 수 있다.
본 발명에 관한 반도체집적회로장치는, 복수의 내부전원 발생회로를 구비한 반도체집적회로장치의 패드 수를 삭감할 수 있다는 효과를 가지며, 예를 들어 디지털 가전제품 등에 탑재되는, DRAM 등이 탑재된 반도체집적회로장치 등으로서 유용하다.

Claims (12)

  1. 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서,
    상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과,
    상기 공통전원배선에 접속된 외부패드를 구비하며,
    상기 각 내부전원회로는, 소정의 전원제어신호에 의해 상기 전원전압의 공급여부가 제어되도록 구성되는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1에 있어서,
    상기 전원제어신호에 의한 제어는, 상기 복수 회로블록의 적어도 1개가 테스트모드인 경우에 실행되는 것을 특징으로 하는 반도체집적회로장치.
  3. 청구항 2에 있어서,
    추가로,
    상기 각 회로블록에 각각 대응하여 배치되며, 당해 회로블록을 상기 테스트모드로 할 때 H레벨이 되는 회로블록 테스트제어신호와, 상기 전원전압 공급의 정지를 지시할 때 H레벨이 되는 전원공급 정지지시신호의 논리곱을 각각 출력하는 복수의 AND회로와,
    상기 각 AND회로에서 출력된 논리곱의 논리합을 상기 전원제어신호로서 출력하는 OR회로를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  4. 청구항 2에 있어서,
    추가로,
    상기 각 회로블록을 각각 상기 테스트모드로 할 때 H레벨이 되는 복수의 회로블록 테스트제어신호의 논리합을 출력하는 OR회로와,
    상기 논리합과 상기 전원전압 공급의 정지를 지시하는 전원공급 정지지시신호와의 논리곱을 상기 전원제어신호로서 출력하는 AND회로를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  5. 청구항 1에 있어서,
    상기 내부전원회로는, 상기 전원전압을 공급하지 않는 경우, 출력을 고 임피던스 상태로 하도록 구성되는 것을 특징으로 하는 반도체집적회로장치.
  6. 청구항 1에 있어서,
    상기 각 회로블록은 메모리이며, 또 동일 칩 상에 상기 메모리와는 별도로 논리회로블록을 구비하고,
    상기 내부전원회로로부터 상기 메모리로 공급되는 공통의 전원전압은, 상기 논리회로블록에 공급되는 전원전압 이상의 전압인 것을 특징으로 하는 반도체집적 회로장치.
  7. 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서,
    상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과,
    상기 공통전원배선에 접속된 외부패드와,
    상기 각 회로블록 및 상기 각 내부전원회로에 각각 대응하여 배치되며, 모드설정 제어신호를 각각 유지하는 복수의 모드레지스터를 구비하고,
    상기 복수의 모드레지스터는 각각, 대응하는 회로블록 또는 내부전원회로를 선택함을 나타내는 마크로 선택입력신호가 입력된 경우에, 유지할 모드설정 제어신호를 공통 테스트입력신호에 대응한 값으로 갱신하며,
    상기 복수 회로블록 및 상기 복수 내부전원회로는 각각, 대응하는 상기 모드레지스터에 유지된 모드설정 제어신호에 대응한 모드로 동작하는 것을 특징으로 하는 반도체집적회로장치.
  8. 청구항 7에 있어서,
    테스트모드 시에, 상기 마크로 선택입력신호에 의해, 상기 복수 내부전원회로와 상기 복수 회로블록 중 하나 또는 복수가 선택되는 것을 특징으로 하는 반도체집적회로장치.
  9. 청구항 8에 있어서,
    상기 복수의 내부전원회로는 각각, 공급할 전원전압의 레벨을 트리밍하는 기능을 갖는 것을 특징으로 하는 반도체집적회로장치.
  10. 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수 내부전원회로를 구비한 반도체집적회로장치에 있어서,
    상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과,
    상기 공통전원배선에 접속된 외부패드와,
    상기 각 회로블록에 대응하여 각각 배치되며, 모드설정 제어신호를 유지하는 복수의 회로블록용 모드레지스터와,
    상기 복수의 내부전원회로에 공유되며, 모드설정 제어신호를 유지하는 내부전원회로용 모드레지스터를 구비하고,
    상기 복수의 회로블록용 모드레지스터는 각각, 대응하는 회로블록을 선택함을 나타내는 마크로 선택 입력신호가 입력된 경우에, 유지할 모드설정 제어신호를, 공통의 테스트입력신호에 대응한 값으로 갱신하며,
    상기 복수의 회로블록은 각각, 대응하는 상기 회로블록용 모드레지스터에 유지된 모드설정 제어신호에 대응한 모드로 동작하고,
    상기 복수의 내부전원회로는 각각, 당해 내부전원회로를 선택함을 나타내는 마크로 선택 입력신호가 입력된 경우에, 상기 내부전원회로용 모드레지스터에 의해 유지된 모드설정 제어신호에 대응한 모드로 동작하는 것을 특징으로 하는 반도체집적회로장치.
  11. 동일 칩 상에, 복수의 회로블록과, 상기 복수 회로블록에 공통의 전원전압을 공급하는 복수의 내부전원회로를 구비한 반도체집적회로장치에 있어서,
    상기 복수 회로블록과 상기 복수 내부전원회로를 서로 접속하는 공통전원배선과,
    상기 공통전원배선에 접속된 외부패드와,
    상기 각 내부전원회로에 각각 대응하여 배치되며, 모드설정 제어신호와 당해 내부전원회로의 선택 여부를 나타내는 선택신호를 각각 유지하는 복수의 모드레지스터를 구비하고,
    상기 복수의 내부전원회로는 각각, 대응하는 상기 모드레지스터에 유지된 선택신호가, 당해 내부전원회로를 선택함을 나타낼 경우에, 대응하는 상기 모드레지스터에 유지된 모드설정 제어신호에 대응한 모드로 동작하는 것을 특징으로 하는 반도체집적회로장치.
  12. 청구항 11에 있어서,
    상기 복수의 모드레지스터는 각각, 당해 모드레지스터에 대응하는 상기 내부전원회로의 선택 여부를 나타내는 선택신호와 더불어, 상기 복수의 내부전원회로 중 당해 모드레지스터에 대응하는 상기 내부전원회로 이외의 각 내부전원회로의 선택 여부를 나타내는 선택신호를 유지하는 것을 특징으로 하는 반도체집적회로장치.
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