CN220552940U - 芯片测试电路及测试系统 - Google Patents

Abstract

本申请公开了一种芯片测试电路及测试系统。其中，该电路包括：测试电源阵列，选通模块，校准模块，其中，测试电源阵列，包括至少一个测试电源，测试电源通过选通模块与待测元件或校准模块连接，并且在测试电源通过选通模块与待测元件连接的情况下，测试电源通过选通模块向一个或多个待测元件发送测试信号；校准单元，用于在测试电源通过选通模块与校准单元连接的情况下，对测试电源输出的测试信号进行校准。本申请解决了由于相关技术中测试通道数量固定，若增加测试通道数量需要增加DPS(Device Power Supply，设备电源供应器)芯片的通道数量，成本过高，造成的芯片测试灵活性差的技术问题。

Description

芯片测试电路及测试系统

技术领域

本申请涉及半导体自动化测试技术领域，具体而言，涉及一种芯片测试电路及测试系统。

背景技术

半导体测试工序是半导体集成电路制程的重要工序，半导体测试是指基于ATE机台(Automatic Test Equipment，自动测试设备)的产品测试。ATE机台内部有许多资源板卡，其中，DPS(Device Power Supply，设备电源供应器)板卡主要为待测物(Device UnderTest，DUT)提供可编程的电源，通常是大电流和高电压。

然而，相关技术中测试通道数量及输出、测量能力固定，难以满足测试领域的复杂性，而且板卡集成度越来越高，设计成本成倍增加，若增加测试通道数量需要增加DPS芯片的通道数量，成本过高，因此存在芯片测试灵活差等问题。

针对上述的问题，目前尚未提出有效的解决方案。

实用新型内容

本申请实施例提供了一种芯片测试电路及测试系统，以至少解决由于相关技术中测试通道数量固定，若增加测试通道数量需要增加DPS(Device Power Supply，设备电源供应器)芯片的通道数量，成本过高，造成的芯片测试灵活性差的技术问题。

根据本申请实施例的一个方面，提供了一种芯片测试电路，其特征在于，包括测试电源阵列，选通模块，校准模块，其中，测试电源阵列，包括至少一个测试电源，测试电源通过选通模块与待测元件或校准模块连接，并且在测试电源通过选通模块与待测元件连接的情况下，测试电源通过选通模块向一个或多个待测元件发送测试信号；校准单元，用于在测试电源通过选通模块与校准单元连接的情况下，对测试电源输出的测试信号进行校准。

可选地，选通模块中包括第一开关模块、第二开关模块和第三开关模块，以及与第二开关模块连接的目标电阻，目标电阻另一端与测试电源连接，用于避免多个待测元件之间的测试干扰；其中，第一开关模块，包括第一通路和第二通路，第一通路与待测元件连接，第二通路与校准单元连接，用于通过第一通路和第二通路的切换，选通测试电源与待测元件连接，或测试电源与校准单元连接，以使得驱动信号传输至待测元件或校准单元；第二开关模块，包括第三通路和第四通路，第三通路与待测元件连接，第四通路与校准单元连接，用于通过第三通路和第四通路的切换，选通测试电源与待测元件连接，或测试电源与校准单元连接，以使得高端感知信号传输至待测元件或校准单元；第三开关模块，包括第五通路和第六通路，第五通路与待测元件的接地端连接，第六通路与校准单元连接，用于通过第五通路和第六通路的切换，选通测试电源与待测元件连接，或测试电源与校准单元连接，以使得低端感知信号传输至待测元件或校准单元。

可选地，测试电源包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端；一个测试电源与N个选通模块连接，N为大于1的正整数，其中，驱动信号端经N个第一通断单元与N个第一开关模块连接；高端感知信号端经N个第二通断单元连接与N个第二开关模块连接，其中，目标电阻通过第二通断单元与高端感知信号端连接；低端感知信号端经N个第三通断单元与N个第三开关模块连接；在N个第一开关模块的第一通路、N个第二开关模块的第三通路、N个第三开关模块的第五通路均导通的情况下，测试电源同时向N个选通模块连接的待测元件提供测试信号。

可选地，测试电源包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端；一个测试电源与N个选通模块连接，N为大于1的正整数，其中，驱动信号端经M个第一通断模块与M个选通模块中的第一开关模块的第一通路连接，驱动信号端经剩余的N-M个第一通断模块与N-M个第一开关模块的第二通路连接，第二通路与校准单元断连，M为小于N的正整数；高端感知信号端经M个第二通断单元连接与M个选通模块中的的第三通路连接，高端感知信号端经剩余的N-M个第二通断单元与N-M个选通模块中的第二开关模块的第四通路连接，第四通路与校准单元断连；低端感知信号端经M个第三通断单元与M个选通模块中的第三开关模块的第五通路连接，高端感知信号端经剩余的N-M个第三通断单元与N-M个选通模块中的第三开关模块的第流通路连接，第六通路与校准单元断连；在M个选通模块中的第一开关模块的第一通路连、第二开关模块的第三通路、第三开关模块的第五通路均导通的情况下，测试电源同时向M个选通模块连接的待测元件提供测试信号。

可选地，测试电源包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端，其中，第一测试电源的驱动信号端经第一选通模块中的第一通断单元与第一选通模块中的第一开关模块连接，经第二选通模块中的第一通断单元与第二选通模块中的第一开关模块连接；第二测试电源的驱动信号端经第二选通模块中的第一通断单元的输出端与第二选通模块中的第一开关模块连接；第一测试电源的高端感知信号端经第一选通模块中的第二通断单元与第一选通模块中的第二开关模块连接，经第二选通模块中的第二通断单元与第二选通模块中的第二开关模块连接；第二测试电源的高端感知信号端经第二选通模块中的第二通断单元的输出端与第二选通模块中的第二开关模块连接；第一测试电源的低端感知信号端经第一选通模块中的第三通断单元与第一选通模块中的第三开关模块连接，经第二选通模块中的第三通断单元与第二选通模块中的第三开关模块连接；第二测试电源的低端感知信号端经第二选通模块中的第三通断单元的输出端与第二选通模块中的第三开关模块连接；其中，第二选通模块中的第一通断单元、第二通断单元、第三通断单元均断开，以使待测元件接收到的测试电流的电流值等于测试电源输出的电流值。

根据本申请实施例的另一方面，提供了一种测试系统，测试系统中包括芯片测试电路，上位机，第一逻辑控制器，其中，上位机，与至少一个第一逻辑控制器连接；第一逻辑控制器，与测试电源阵列和选通模块连接。

可选地，测试系统中还包括备用测试电源阵列，以及与备用测试电源阵列连接的第一逻辑控制器，其中，备用测试电源阵列中的测试电源与选通模块之间连接状态为断连状态。

可选地，测试系统中还包括第二逻辑控制器，其中，第二逻辑控制器一端与上位机连接，另一端与至少一个第一逻辑控制器连接。

可选地，测试系统中还包括第一类供电电源和第二类供电电源，其中，第一类供电电源为测试电源阵列和选通模块供电，第二类供电电源为测试电源阵列供电。

在本申请实施例中，提供了一种芯片测试电路，包括：测试电源阵列，选通模块，校准模块，其中，测试电源阵列，包括至少一个测试电源，测试电源通过选通模块与待测元件或校准模块连接，并且在测试电源通过选通模块与待测元件连接的情况下，测试电源通过选通模块向一个或多个待测元件发送测试信号；校准单元，用于在测试电源通过选通模块与校准单元连接的情况下，对测试电源输出的测试信号进行校准，通过控制测试电源和选通模块之间的连接关系来控制测试过程中为待测元件提供的测试条件，以及测试通道的数量，达到了对资源板卡的输出能力拓展的目的，进而解决了由于相关技术中测试通道数量固定，若增加测试通道数量需要增加DPS(Device Power Supply，设备电源供应器)芯片的通道数量，成本过高，造成的芯片测试灵活性差技术问题。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例提供的一种芯片测试电路的结构示意图；

图2是根据本申请实施例提供的一种选通模块的结构示意图；

图3是根据本申请实施例提供的第二种芯片测试电路的结构示意图；

图4是根据本申请实施例提供的第三种芯片测试电路的结构示意图；

图5是根据本申请实施例提供的一种测试系统的结构示意图；

图6是根据本申请实施例提供的第二种测试系统的结构示意图；

图7是根据本申请实施例提供的第三种测试系统的结构示意图；

图8是根据本申请实施例提供的测试方法的流程示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

半导体测试工序是半导体集成电路制程的重要工序，半导体测试是指基于ATE机台的产品测试，分为wafer level的CP测试(chip probing)和封装之后的FT测试(finaltest)。ATE机台内部有许多资源板卡，其中，DPS板卡主要为待测物(DUT)提供可编程的电源，通常是大电流和高电压。

对于DPS板卡，一般使用FPGA作为逻辑控制器，DAC加运算放大器、功率放大器、MOS管等分离器件组成输出环路，再加上继电器及模拟开关等进行切换。电路设计复杂，调试难度大，集成度低。目前大多使用高性能、高集成度的DPS电源芯片提供可编程的驱动电压和测量范围，电路设计相对简单，单个DPS板卡输出通道可达上百个。而在此基础上再提高板卡集成度，DPS板卡的输出通道增加，则需要增加对应数量的DPS芯片的通道，同时DPS板卡的性能指标，也是由DPS芯片所决定的。

在相关技术中，测试通道数量固定，若增加测试通道数量需要增加DPS芯片的通道数量，成本过高，因此，存在芯片测试灵活差，难以满足测试复杂性等问题。为了解决该问题，本申请实施例中提供了相关的解决方案，以下详细说明。

本申请实施例中提供了一种芯片测试电路。图1是该芯片测试电路的结构示意图。从图1中可以看出，该芯片测试电路包括测试电源阵列10，选通模块20，校准单元30，其中，测试电源阵列10，包括至少一个测试电源102，测试电源102通过选通模块20与待测元件或校准单元30连接，并且在测试电源102通过选通模块20与待测元件连接的情况下，测试电源102通过选通模块20向一个或多个待测元件发送测试信号；校准单元30，用于在测试电源102通过选通模块20与校准单元30连接的情况下，对测试电源102输出的测试信号进行校准。

需要说明的是，本申请实施例中所提供的芯片测试电路中，测试电源102可以与一个或多个选通模块20连接，从而向一个或多个待测元件发送测试信号，并且每个待测元件只与一个选通模块20连接。另外需要注意的是，本申请实施例中所指的测试电源102为DPS测试电源102芯片。

作为一种可选地实施方式，如图2所示，选通模块20中包括第一开关模块202、第二开关模块204和第三开关模块206，以及与第二开关模块204连接的目标电阻208，目标电阻208另一端与测试电源102连接，用于避免多个待测元件之间的测试干扰；其中，第一开关模块202，包括第一通路2021和第二通路2022，第一通路2021与待测元件连接，第二通路2022与校准单元30连接，用于通过第一通路2021和第二通路2022的切换，选通测试电源102与待测元件连接，或测试电源102与校准单元30连接，以使得驱动信号传输至待测元件或校准单元30；第二开关模块204，包括第三通路2041和第四通路2042，第三通路2041与待测元件连接，第四通路2042与校准单元30连接，用于通过第三通路2041和第四通路2042的切换，选通测试电源102与待测元件连接，或测试电源102与校准单元30连接，以使得高端感知信号传输至待测元件或校准单元30；第三开关模块，包括第五通路2061和第六通路2062，第五通路2061与待测元件的接地端连接，第六通路2062与校准单元30连接，用于通过第五通路2061和第六通路2062的切换，选通测试电源102与待测元件连接，或测试电源102与校准单元30连接，以使得低端感知信号传输至待测元件或校准单元30。

从图2中可以看出，可以通过改变选通模块20中的开关状态来决定测试电源102输出的测试信号被待测元件还是校准单元30连接，从而控制测试电源102为待测元件提供测试信号或者通过校准单元30对测试电源102进行校准。

具体地，在通过本申请实施例所提供的测试电路来为待测元件进行测试时，可以根据待测元件所需的测试条件来改变测试电源阵列10中的测试电源102和选通模块20之间的连接关系。例如，当确定待测元件所需的测试条件为输入到待测元件的测试电流为测试电源102输出的输出电流的1/N时(需要说明的是，在本申请实施例中，可以近似认为测试电源102无论为几个待测元件提供测试信号，测试电源102输出的总电流均不变，并且施加到每个待测元件上的电压也不会因为待测元件数量的变化而变化，仅测试电流会发生变化，例如与测试电源102连接的待测元件的数量从N变为K时，接收到的测试电流会从输出电流的1/N变为1/K，K为与测试电源102连接的待测元件的数量)，此时芯片测试电路中的各个部件的连接关系如图3所示，图3为N取2时测试电源102、选通模块20和待测元件之间的连接关系。从图3中可以看出，测试电源102包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端；一个测试电源102与N个选通模块20连接，N为大于1的正整数，其中，驱动信号端经N个第一通断单元40与N个第一开关模块202连接；高端感知信号端经N个第二通断单元42连接与N个第二开关模块204连接，其中，目标电阻208通过第二通断单元42与高端感知信号端连接；低端感知信号端经N个第三通断单元44与N个第三开关模块206连接；在N个第一开关模块202的第一通路2021、N个第二开关模块204的第三通路2041、N个第三开关模块206的第五通路2061均导通的情况下，测试电源102同时向N个选通模块20连接的待测元件提供测试信号。

需要说明的是，测试电源输出的测试信号中，驱动信号表示测试电源提供的测试电压和测试电流，高端感知信号和低端感知信号则是用于采集待测元件在测量过程中的电压，待测元件的测试电流则可通过设置在待测元件附近的电流测量装置测量。另外在本申请实施例中所提到的测试电流为输出电流的1/N等指的是在测试电源为N个待测元件提供测试电流的情况下，各个待测元件的测试电流的平均值。在实际测试工作中，由于待测元件的种类不同和线路损耗，实际不同待测元件之间测试电压和测试电流会有一定差异，但是各个待测元件的测试电压不会超过测试电源可输出的最大电压，全部待测元件接收的测试电流之和也不会超过测试电源可输出的最大电流。

在本申请的一些实施例中，当测试电源102与N个选通模块20连接时，还可以让N个选通模块20中的M个选通模块20与待测元件连接，其他的选通模块20则与校准单元30连接，并且校准单元30此时处于断开状态。也就是说，可以在确定与测试电源102连接的选通模块20的数量过多的情况下，仅让部分选通模块20处于导通状态并与待测元件连接，其余的选通模块20则是与处于断开状态的校准单元30连接，从而让测试电源102仅为M个待测元件提供测试信号。此时电路中各部分的连接关系与图3中所示的连接关系相同，仅通断模块中的开关状态不同。需要注意的是，图3中为了能够更清晰地展现测试电路结构，仅画出了第一开关模块202和测试单元之间的连接方式，而未画出第二开关模块204和测试单元之间的连接方式。可以理解地，第二开关模块204与测试单元之间的连接方式与第一开关模块202相同。

具体地，一个测试电源102与N个选通模块20连接，N为大于1的正整数，其中，驱动信号端经M个第一通断模块与M个选通模块20中的第一开关模块202的第一通路2021连接，驱动信号端经剩余的N-M个第一通断模块与N-M个第一开关模块202的第二通路2022连接，第二通路2022与校准单元30断连，M为小于N的正整数；高端感知信号端经M个第二通断单元42连接与M个选通模块20中的的第三通路2041连接，高端感知信号端经剩余的N-M个第二通断单元42与N-M个选通模块20中的第二开关模块204的第四通路2042连接，第四通路2042与校准单元30断连；低端感知信号端经M个第三通断单元44与M个选通模块20中的第三开关模块206的第五通路2061连接，高端感知信号端经剩余的N-M个第三通断单元44与N-M个选通模块20中的第三开关模块206的第流通路连接，第六通路2062与校准单元30断连；在M个选通模块20中的第一开关模块202的第一通路2021连、第二开关模块204的第三通路2041、第三开关模块206的第五通路2061均导通的情况下，测试电源102同时向M个选通模块20连接的待测元件提供测试信号。

在本申请的一些实施例中，还提供了一种如图4所示的芯片测试电路。图4所示的芯片测试电路中，两个测试电源102可以共用部分线路，从而达到节省测试电路所需空间和材料的效果。具体地，第一测试电源102的驱动信号端经第一选通模块20中的第一通断单元40与第一选通模块20中的第一开关模块202连接，经第二选通模块20中的第一通断单元40与第二选通模块20中的第一开关模块202连接；第二测试电源102的驱动信号端经第二选通模块20中的第一通断单元40的输出端与第二选通模块20中的第一开关模块202连接；第一测试电源102的高端感知信号端经第一选通模块20中的第二通断单元42与第一选通模块20中的第二开关模块204连接，经第二选通模块20中的第二通断单元42与第二选通模块20中的第二开关模块204连接；第二测试电源102的高端感知信号端经第二选通模块20中的第二通断单元42的输出端与第二选通模块20中的第二开关模块204连接；第一测试电源102的低端感知信号端经第一选通模块20中的第三通断单元44与第一选通模块20中的第三开关模块206连接，经第二选通模块20中的第三通断单元44与第二选通模块20中的第三开关模块206连接；第二测试电源102的低端感知信号端经第二选通模块20中的第三通断单元44的输出端与第二选通模块20中的第三开关模块206连接；其中，第二选通模块20中的第一通断单元40、第二通断单元42、第三通断单元44均断开，以使待测元件接收到的测试电流的电流值等于测试电源102输出的电流值。而当需要第一测试电源102为两个待测元件提供测试信号时，也可以让第二选通模块20中的第一通断单元40、第二通断单元42、第三通断单元44均导通。

在本申请的一些实施例中，上述第一开关模块202、第二开关模块204、第三开关模块206的开关类型可以为继电器或者模拟开关。

根据本申请实施例，还提供了一种测试系统。图5是该测试系统的结构示意图，从图5中可以看出，该测试系统包括上述芯片测试电路，上位机50，以及与测试电源阵列10连接的第一逻辑控制器60，其中，上位机50，用于确定待测元件所需的测试条件，以及依据测试条件生成控制指令，并发送控制指令至第一逻辑控制器60，其中，测试条件包括待测元件需要的测试电流的电流值，控制指令用于指示第一逻辑控制器60依据控制指令将测试电源阵列10中的测试电源102与选通模块20连接，从而为待测元件提供测试条件；第一逻辑控制器60，用于在接收到控制指令后，依据控制指令将测试电源阵列10中的测试电源102与选通模块20连通，从而为待测元件提供测试条件。

作为一种可选地实施方式，本申请所提供的测试系统中还包括第一类供电电源和第二类供电电源，其中，第一类供电电源不但为测试电源阵列10供电，还为全部的选通模块20组成的选通阵列供电，第二类供电电源则仅为测试电源阵列10供电。

在本申请的一些实施例中，上位机50可以用于确定测试系统中的硬件连接情况，以及接收用户或其他设备输入的待测元件所需的测试条件，从而生成对应的控制指令来让第一逻辑控制器60控制测试电源阵列10中的测试电源102与选通模块20连通，其中，测试电源102所连接的选通模块20的数量由控制指令确定。

在本申请的一些实施例中，当控制指令为令测试电源102为待测元件提供第一类测试条件时，第一逻辑控制器60控制一个测试电源102与N个选通模块20连接，从而让测试电源102的驱动信号端、高端感知信号端、低端感知信号端分别经N个第一通断单元40、第二通断单元42、第三通断单元44与N个选通模块20的第一开关模块202、第二开关模块204、第三开关模块206连接，并输出至待测元件，其中，N为大于1的正整数，第一类测试条件为N个所述待测元件所需的测试电流之和不大于所述测试电源的最大输出电流。例如，在N个待测元件为相同的待测元件的情况下，每个待测元件的测试电流不超过测试电源可输出的最大测试电流的1/N。

作为一种可选地实施方式，当控制指令为令测试电源102为待测元件提供第二类测试条件时，第一逻辑控制器60依据控制指令控制一个测试电源102与M个选通模块20连接，控制测试电源102的驱动信号端、高端感知信号端、低端感知信号端分别经M个第一通断单元40、第二通断单元42、第三通断单元44与M个选通模块20的第一开关模块202、第二开关模块204、第三开关模块206连接，并输出至待测元件，其中，M为大于1且小于N的正整数，第二测试条件为M个所述待测元件所需的测试电流之和不大于所述测试电源的最大输出电流；第一逻辑控制器60控制一个测试电源102与N-M个选通模块20连接，控制驱动信号端、高端感知信号端、低端感知信号端分别经N-M个第一通断单元40、第二通断单元42、第三通断单元44与校准单元30断连。

作为一种可选地实施方式，当控制指令为令测试电源102为待测元件提供第三类测试条件时，第一逻辑控制器60依据控制指令控制测试电源102与选通模块20一一对应连接，从而控制第一测试电源102的驱动信号端、高端感知信号端、低端感知信号端分别经第一选通模块20中的第一通断单元40、第二通断单元42、第三通断单元44与第一选通模块20中的第一开关模块202、第二开关模块204、第三开关模块206连接，并输出至待测元件，其中，第三类测试条件为待测元件接所需的测试电流的电流值等于测试电源102输出的输出电流的电流值；第一逻辑控制器60控制第二测试电源102的驱动信号端、高端感知信号端、低端感知信号端分别经第二选通模块20中的第一通断单元40的输出端、第二通断单元42的输出端、第三通断单元44的输出端与第二选通模块20中的第一开关模块202、第二开关模块204、第三开关模块206连接；第一逻辑控制器60控制第二选通模块20中的第一通断单元40、第二通断单元42、第三通断单元44断开，以使测试电源102满量程输出。

在本申请的一些实施例中，如图6所示，测试系统中还包括备用测试电源阵列10和与备用测试电源阵列10对应的第一逻辑控制器60，其中备用测试电源阵列10与选通模块之间的连接关系为断连状态，也就是备用测试电源阵列10中的测试电源102和选通模块之间没有形成通路。上位机50还用于在确定测试电源阵列10中的测试电源102数量不足，不能为待测元件提供第三类测试条件的情况下，可以在测试系统中检索备用测试电源阵列10，并向备用测试电源阵列10对应的第一逻辑控制器60发送控制指令；备用测试电源阵列10对应的第一逻辑控制器60在接收到控制指令后，控制备用测试电源阵列10中的测试电源102与选通模块20一一对应连接，从而控制测试电源102的驱动信号端、高端感知信号端、低端感知信号端分别经第一选通模块20中的第一通断单元40、第二通断单元42、第三通断单元44与第一选通模块20中的第一开关模块202、第二开关模块204、第三开关模块206连接，并输出至待测元件。

在本申请的一些实施例中，如图7所示，测试系统中还包括第二逻辑控制器70，第二逻辑控制器70与上位机50和第二逻辑控制器70连接，用于将上位机50生成的控制指令转发到第一逻辑控制器60。

本申请方案通过硬件电路及控制逻辑的合理设计，能够根据实际需求对测试系统的输出能力进行拓展，可根据实际需求选择相应电流档位，配置灵活；可以有效节省成本，在无需较大电流的情况下可通过对选通模块20的控制，实现任意通道数量的测量输出，提高了板卡的集成度。可最小成本实现最大的效果。

本申请实施例提供了一种芯片测试方法，可应用于上述芯片测试系统中，图8是根据本申请实施例提供的一种芯片测试的方法流程的示意图，如图8所示，该方法包括如下步骤：

步骤S802，上位机确定测试通道参数，以及确定待测元件对应的测试条件，其中，测试通道参数用于确定与待测元件连接的目标选通模块；

步骤S804，上位机确定测试系统中的硬件连接信息；

步骤S806，上位机在硬件连接信息指示测试系统中接入一个测试电源阵列的情况下，输出第一控制指令至第一逻辑控制器，其中，第一控制指令用于指示第一逻辑控制器控制目标选通模块与测试电源阵列中的测试电源连接，并控制目标选通模块中的开关导通，从而让测试电源通过目标选通模块为待测元件提供测试信号；

步骤S808，上位机在硬件连接信息指示测试系统中接入M个测试电源阵列的情况下，输出第二控制指令至第一逻辑控制器，其中，第二控制指令用于指示每个第二逻辑控制器控制目标选通模块对应的测试电源阵列中的测试电源连接，并控制目标选通模块中的开关闭合状态，从而让测试电源通过目标选通模块为待测元件提供测试信号。

在本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种芯片测试电路，其特征在于，包括测试电源阵列，选通模块，校准单元，其中，

所述测试电源阵列，包括至少一个测试电源，所述测试电源通过所述选通模块与待测元件或校准单元连接，并且在所述测试电源通过所述选通模块与所述待测元件连接的情况下，所述测试电源通过所述选通模块向一个或多个所述待测元件发送测试信号；

所述校准单元，用于在所述测试电源通过所述选通模块与所述校准单元连接的情况下，对所述测试电源输出的测试信号进行校准。

2.根据权利要求1所述的芯片测试电路，其特征在于，所述选通模块中包括第一开关模块、第二开关模块和第三开关模块，以及与所述第二开关模块连接的目标电阻，所述目标电阻另一端与测试电源连接，用于避免多个所述待测元件之间的测试干扰；

其中，

所述第一开关模块，包括第一通路和第二通路，所述第一通路与所述待测元件连接，所述第二通路与所述校准单元连接，用于通过所述第一通路和所述第二通路的切换，选通所述测试电源与所述待测元件连接，或所述测试电源与校准单元连接，以使得驱动信号传输至所述待测元件或所述校准单元；

所述第二开关模块，包括第三通路和第四通路，所述第三通路与所述待测元件连接，所述第四通路与所述校准单元连接，用于通过所述第三通路和所述第四通路的切换，选通所述测试电源与所述待测元件连接，或所述测试电源与校准单元连接，以使得高端感知信号传输至所述待测元件或所述校准单元；

所述第三开关模块，包括第五通路和第六通路，所述第五通路与所述待测元件的接地端连接，所述第六通路与所述校准单元连接，用于通过所述第五通路和所述第六通路的切换，选通所述测试电源与所述待测元件连接，或所述测试电源与所述校准单元连接，以使得低端感知信号传输至所述待测元件或所述校准单元。

3.根据权利要求2所述的芯片测试电路，其特征在于，所述测试电源包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端；

一个测试电源与N个所述选通模块连接，N为大于1的正整数，其中，所述驱动信号端经N个第一通断单元与N个所述第一开关模块连接；

所述高端感知信号端经N个第二通断单元连接与N个所述第二开关模块连接，其中，所述目标电阻通过所述第二通断单元与所述高端感知信号端连接；

所述低端感知信号端经N个第三通断单元与N个所述第三开关模块连接；

在N个所述第一开关模块的第一通路、N个所述第二开关模块的第三通路、N个所述第三开关模块的第五通路均导通的情况下，所述测试电源同时向N个所述选通模块连接的待测元件提供测试信号。

4.根据权利要求2所述的芯片测试电路，其特征在于，所述测试电源包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端；

一个测试电源与N个所述选通模块连接，N为大于1的正整数，其中，

所述驱动信号端经M个第一通断模块与M个所述选通模块中的所述第一开关模块的第一通路连接，所述驱动信号端经剩余的N-M个第一通断模块与N-M个所述第一开关模块的第二通路连接，所述第二通路与所述校准单元断连，M为小于N的正整数；

所述高端感知信号端经M个第二通断单元连接与M个所述选通模块中的所述的第三通路连接，所述高端感知信号端经剩余的N-M个第二通断单元与N-M个所述选通模块中的所述第二开关模块的第四通路连接，所述第四通路与所述校准单元断连；

所述低端感知信号端经M个第三通断单元与M个所述选通模块中的所述第三开关模块的第五通路连接，所述高端感知信号端经剩余的N-M个第三通断单元与N-M个所述选通模块中的所述第三开关模块的第流通路连接，所述第六通路与所述校准单元断连；

在M个所述选通模块中的所述第一开关模块的第一通路连、所述第二开关模块的第三通路、所述第三开关模块的第五通路均导通的情况下，所述测试电源同时向M个所述选通模块连接的待测元件提供测试信号。

5.根据权利要求2所述的芯片测试电路，其特征在于，所述测试电源包括用于输出驱动信号的驱动信号端、用于输出高端感知信号的高端感知信号端以及用于输出低端感知信号的低端感知信号端，其中，

第一测试电源的驱动信号端经第一选通模块中的第一通断单元与所述第一选通模块中的第一开关模块连接，经第二选通模块中的第一通断单元与所述第二选通模块中的第一开关模块连接；

第二测试电源的驱动信号端经所述第二选通模块中的第一通断单元的输出端与所述第二选通模块中的第一开关模块连接；

所述第一测试电源的高端感知信号端经第一选通模块中的第二通断单元与所述第一选通模块中的第二开关模块连接，经第二选通模块中的第二通断单元与所述第二选通模块中的第二开关模块连接；

所述第二测试电源的高端感知信号端经所述第二选通模块中的第二通断单元的输出端与所述第二选通模块中的第二开关模块连接；

第一测试电源的低端感知信号端经第一选通模块中的第三通断单元与所述第一选通模块中的第三开关模块连接，经第二选通模块中的第三通断单元与所述第二选通模块中的第三开关模块连接；

所述第二测试电源的低端感知信号端经所述第二选通模块中的第三通断单元的输出端与所述第二选通模块中的第三开关模块连接；

其中，所述第二选通模块中的所述第一通断单元、所述第二通断单元、所述第三通断单元均断开，以使所述待测元件接收到的测试电流的电流值等于所述测试电源输出的电流值。

6.根据权利要求2所述的芯片测试电路，其特征在于，所述第一开关模块、所述第二开关模块和所述第三开关模块的开关类型包括以下至少之一：继电器、模拟开关。

7.一种测试系统，其特征在于，所述测试系统中包括权利要求1-6中任意一项所述的芯片测试电路，上位机，第一逻辑控制器，其中，

所述上位机，与至少一个所述第一逻辑控制器连接；

所述第一逻辑控制器，与所述测试电源阵列和所述选通模块连接。

8.根据权利要求7所述的测试系统，其特征在于，所述测试系统中还包括备用测试电源阵列，以及与所述备用测试电源阵列连接的所述第一逻辑控制器，其中，所述备用测试电源阵列中的所述测试电源与所述选通模块之间连接状态为断连状态。

9.根据权利要求7所述的测试系统，其特征在于，所述测试系统中还包括第二逻辑控制器，其中，所述第二逻辑控制器一端与所述上位机连接，另一端与至少一个所述第一逻辑控制器连接。

10.根据权利要求7所述的测试系统，其特征在于，所述测试系统中还包括第一类供电电源和第二类供电电源，其中，所述第一类供电电源为所述测试电源阵列和所述选通模块供电，所述第二类供电电源为所述测试电源阵列供电。