JPH1183922A - 減衰器テスト回路および減衰器テスト方法 - Google Patents
減衰器テスト回路および減衰器テスト方法Info
- Publication number
- JPH1183922A JPH1183922A JP23850597A JP23850597A JPH1183922A JP H1183922 A JPH1183922 A JP H1183922A JP 23850597 A JP23850597 A JP 23850597A JP 23850597 A JP23850597 A JP 23850597A JP H1183922 A JPH1183922 A JP H1183922A
- Authority
- JP
- Japan
- Prior art keywords
- attenuator
- test
- circuit
- flip
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【課題】 減衰器を半導体集積回路の端子数の制限を受
けない特性テストを可能にする。 【解決手段】 通常制御信号とテスト入力との２つの入
力信号を切り替え記憶するフリップフロップ回路12〜14
と、このフリップフロップ回路12〜14へのクロック信号
を切り替える選択回路11とを備え、減衰器10への制御信
号を発生するフリップフロップ回路12〜14をシフト動作
させる構成にした減衰器テスト回路を用いることによっ
て、ＩＣの端子から直接制御する信号を減衰器10の制御
信号数に無関係に２本となるようにし、ＩＣの端子数に
制限されない減衰器10のテストを可能にする。
けない特性テストを可能にする。 【解決手段】 通常制御信号とテスト入力との２つの入
力信号を切り替え記憶するフリップフロップ回路12〜14
と、このフリップフロップ回路12〜14へのクロック信号
を切り替える選択回路11とを備え、減衰器10への制御信
号を発生するフリップフロップ回路12〜14をシフト動作
させる構成にした減衰器テスト回路を用いることによっ
て、ＩＣの端子から直接制御する信号を減衰器10の制御
信号数に無関係に２本となるようにし、ＩＣの端子数に
制限されない減衰器10のテストを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の制御信号を
入力することが可能な減衰器に適用され、その減衰器に
対して電圧特性テストを行う減衰器テスト回路、および
その減衰器テスト回路に用いられる減衰器テスト方法に
関する。
入力することが可能な減衰器に適用され、その減衰器に
対して電圧特性テストを行う減衰器テスト回路、および
その減衰器テスト回路に用いられる減衰器テスト方法に
関する。
【０００２】
【従来の技術】半導体集積回路(以下、ＩＣという)とし
て減衰器単体のテストを行う場合、減衰器の制御信号，
テスト信号をすべてＩＣの端子から直接入力するテスト
回路およびテスト方法が用いられている。
て減衰器単体のテストを行う場合、減衰器の制御信号，
テスト信号をすべてＩＣの端子から直接入力するテスト
回路およびテスト方法が用いられている。
【０００３】前記従来の減衰器テスト回路について、図
２の説明図を参照して、その動作を説明する。20は減衰
器、21は選択回路であって、選択回路21によってＩＣの
端子から直接制御可能なテスト信号により減衰器20の制
御信号を所定の値に設定し、その後、減衰器20のアナロ
グ入力にテスタより入力し、減衰器20のアナログ出力の
電圧値を測定することによって、製品の良品判定を行
う。
２の説明図を参照して、その動作を説明する。20は減衰
器、21は選択回路であって、選択回路21によってＩＣの
端子から直接制御可能なテスト信号により減衰器20の制
御信号を所定の値に設定し、その後、減衰器20のアナロ
グ入力にテスタより入力し、減衰器20のアナログ出力の
電圧値を測定することによって、製品の良品判定を行
う。
【０００４】
【発明が解決しようとする課題】図３に減衰器の回路構
成図を示した。減衰器は、アナログスイッチ(ＳＷ)30〜
33と抵抗器34〜36とで構成されているが、減衰器の動作
精度を上げるには抵抗器とアナログＳＷの設置個数を増
やす必要があり、アナログＳＷの個数を増やすとアナロ
グＳＷのオン，オフを制御するための制御信号も同時に
増やす必要がある。
成図を示した。減衰器は、アナログスイッチ(ＳＷ)30〜
33と抵抗器34〜36とで構成されているが、減衰器の動作
精度を上げるには抵抗器とアナログＳＷの設置個数を増
やす必要があり、アナログＳＷの個数を増やすとアナロ
グＳＷのオン，オフを制御するための制御信号も同時に
増やす必要がある。
【０００５】しかし、従来の技術ではＩＣの端子数に制
限されて、テスト用に使用することができる端子数には
限界があった。このため、各制御信号に対応したテスト
信号による充分なるテストを行うことができず、その結
果、減衰器の精度を上げることができなかった。
限されて、テスト用に使用することができる端子数には
限界があった。このため、各制御信号に対応したテスト
信号による充分なるテストを行うことができず、その結
果、減衰器の精度を上げることができなかった。
【０００６】本発明は、前記従来の問題を解決するもの
であり、ＩＣの端子数に制限されずに、減衰器の制御信
号をＩＣの端子から直接制御しないでテストすることを
できようにして、減衰器の精度向上を図った減衰器テス
ト回路、およびその減衰器テスト回路に用いられる減衰
器テスト方法を提供することを目的とする。
であり、ＩＣの端子数に制限されずに、減衰器の制御信
号をＩＣの端子から直接制御しないでテストすることを
できようにして、減衰器の精度向上を図った減衰器テス
ト回路、およびその減衰器テスト回路に用いられる減衰
器テスト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、通常制御信号とテスト信号との２つの入
力信号を切り替えて記憶するフリップフロップ回路と、
フリップフロップ回路へのクロック信号を切り替える選
択回路とを備えた減衰器テスト回路を用いてテストを行
うことによって、ＩＣの端子から直接制御する信号を減
衰器の制御信号数に無関係に２本となるようにし、ＩＣ
の端子数に制限されることなく減衰器のテストを可能に
する。
に、本発明は、通常制御信号とテスト信号との２つの入
力信号を切り替えて記憶するフリップフロップ回路と、
フリップフロップ回路へのクロック信号を切り替える選
択回路とを備えた減衰器テスト回路を用いてテストを行
うことによって、ＩＣの端子から直接制御する信号を減
衰器の制御信号数に無関係に２本となるようにし、ＩＣ
の端子数に制限されることなく減衰器のテストを可能に
する。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、複数の制御信号が入力可能な減衰器と、前記制御信
号とテスト信号との２つの入力信号を切り替えて記憶す
ることが可能な複数のフリップフロップ回路と、これら
のフリップフロップ回路に前記制御信号に対応するクロ
ックと前記テスト信号に対応するテストクロックとのい
ずれかを選択してそれぞれ出力する選択回路とを備えた
ことを特徴とし、この回路により、フリップフロップ回
路のシフト動作にて制御信号とテスト信号とを設定する
ことができるので、直接制御する信号を減衰器の制御信
号数に無関係に２本とすることができる。
は、複数の制御信号が入力可能な減衰器と、前記制御信
号とテスト信号との２つの入力信号を切り替えて記憶す
ることが可能な複数のフリップフロップ回路と、これら
のフリップフロップ回路に前記制御信号に対応するクロ
ックと前記テスト信号に対応するテストクロックとのい
ずれかを選択してそれぞれ出力する選択回路とを備えた
ことを特徴とし、この回路により、フリップフロップ回
路のシフト動作にて制御信号とテスト信号とを設定する
ことができるので、直接制御する信号を減衰器の制御信
号数に無関係に２本とすることができる。
【０００９】請求項２に記載の発明は、前記減衰器とフ
リップフロップ回路と選択回路とを共に１チップ上に形
成したことを特徴とし、この回路により、テストの際の
作業性がよくなる。
リップフロップ回路と選択回路とを共に１チップ上に形
成したことを特徴とし、この回路により、テストの際の
作業性がよくなる。
【００１０】請求項３に記載の発明は、複数の制御信号
が入力可能な減衰器と、前記制御信号とテスト信号との
２つの入力信号を切り替えて記憶することが可能な複数
のフリップフロップ回路と、これらのフリップフロップ
回路に前記制御信号に対応するクロックと前記テスト信
号に対応するテストクロックとのいずれかを選択してそ
れぞれ出力する選択回路とを備えた減衰器テスト回路に
用いられる減衰器テスト方法であって、前記選択回路か
らのクロック切り替えによって前記フリップフロップ回
路をシフト動作させて、減衰器の制御信号を所定の値に
設定する工程と、設定後に前記減衰器に電圧を印加し、
減衰器からの出力電圧を測定する工程とを備えたことを
特徴とし、この減衰器テスト方法により、ＩＣにおける
端子数に制限されない、良好なる減衰器のテストが可能
になる。
が入力可能な減衰器と、前記制御信号とテスト信号との
２つの入力信号を切り替えて記憶することが可能な複数
のフリップフロップ回路と、これらのフリップフロップ
回路に前記制御信号に対応するクロックと前記テスト信
号に対応するテストクロックとのいずれかを選択してそ
れぞれ出力する選択回路とを備えた減衰器テスト回路に
用いられる減衰器テスト方法であって、前記選択回路か
らのクロック切り替えによって前記フリップフロップ回
路をシフト動作させて、減衰器の制御信号を所定の値に
設定する工程と、設定後に前記減衰器に電圧を印加し、
減衰器からの出力電圧を測定する工程とを備えたことを
特徴とし、この減衰器テスト方法により、ＩＣにおける
端子数に制限されない、良好なる減衰器のテストが可能
になる。
【００１１】以下、本発明の一実施形態を図面を参照し
ながら説明する。
ながら説明する。
【００１２】図１は本発明に係る減衰器テスト回路およ
び減衰器テスト方法の実施形態を説明するための減衰器
テスト回路のブロック図であり、減衰器10として図３に
示す構成のものを使用しており、11は選択回路、12〜14
は複数(図では３個のみを図示している)のフリップフロ
ップ回路である。
び減衰器テスト方法の実施形態を説明するための減衰器
テスト回路のブロック図であり、減衰器10として図３に
示す構成のものを使用しており、11は選択回路、12〜14
は複数(図では３個のみを図示している)のフリップフロ
ップ回路である。
【００１３】図１において、テスト切替信号により選択
回路11からテストクロックをフリップフロップ回路12〜
14にクロック信号として供給し、かつテスト入力を論理
レベルHigh(以下、“１”と記す)にして、テストクロッ
クから立上りエッジを入力すると、第１のフリップフロ
ップ回路12の出力は“１”となる。次にテスト入力を
“１”にしたままで、テストクロックより立上りエッジ
を入力すると、第２のフリップフロップ回路13の出力も
“１”となる。テスト入力を“１”にしたままで、テス
トクロックから(Ｎ−２)の立上りエッジを入力して、次
にテスト入力を論理レベルLow(以下、“０”と記す)と
して、テストクロックより立上りエッジを入力し、かつ
テスト入力を“１”にして、テストクロックより立上り
エッジを入力する。
回路11からテストクロックをフリップフロップ回路12〜
14にクロック信号として供給し、かつテスト入力を論理
レベルHigh(以下、“１”と記す)にして、テストクロッ
クから立上りエッジを入力すると、第１のフリップフロ
ップ回路12の出力は“１”となる。次にテスト入力を
“１”にしたままで、テストクロックより立上りエッジ
を入力すると、第２のフリップフロップ回路13の出力も
“１”となる。テスト入力を“１”にしたままで、テス
トクロックから(Ｎ−２)の立上りエッジを入力して、次
にテスト入力を論理レベルLow(以下、“０”と記す)と
して、テストクロックより立上りエッジを入力し、かつ
テスト入力を“１”にして、テストクロックより立上り
エッジを入力する。
【００１４】前記動作ではテストクロックをクロック信
号として用いることによって、ＩＣの動作に影響されな
い動作を可能にしている。
号として用いることによって、ＩＣの動作に影響されな
い動作を可能にしている。
【００１５】図３において、減衰器内のアナログＳＷ31
のみ、それに対応する制御信号２が“０”になっている
ためオンしており、その他のアナログＳＷ30，32，33は
オフしている。
のみ、それに対応する制御信号２が“０”になっている
ためオンしており、その他のアナログＳＷ30，32，33は
オフしている。
【００１６】ここで、アナログ入力の電圧をＶinとし、
アナログ出力の電圧値をＶoutとすると、理論的には(数
１)により算出される電圧値がアナログ出力より出力さ
れる。
アナログ出力の電圧値をＶoutとすると、理論的には(数
１)により算出される電圧値がアナログ出力より出力さ
れる。
【００１７】
【数１】Ｖout＝｛（抵抗器35の抵抗値＋抵抗器36の抵
抗値）／（抵抗器34の抵抗値＋抵抗器35の抵抗値＋抵抗
器36の抵抗値）｝×Ｖin そして、アナログ出力から前記算出した電圧が出力され
ているか否かをテスタにて測定することによって、減衰
器の良品判定を行う。
抗値）／（抵抗器34の抵抗値＋抵抗器35の抵抗値＋抵抗
器36の抵抗値）｝×Ｖin そして、アナログ出力から前記算出した電圧が出力され
ているか否かをテスタにて測定することによって、減衰
器の良品判定を行う。
【００１８】
【発明の効果】以上説明したように、本発明の減衰器テ
スト回路および減衰器テスト方法によれば、減衰器の制
御信号を発生するフリップフロップ回路をシフト動作可
能に構成したことによって、減衰器の制御信号をＩＣの
端子から直接制御しないで、テストすることができるよ
うになり、ＩＣの端子から直接制御する信号を減衰器の
制御信号数に無関係に２本とすることが可能になるた
め、ＩＣの端子数に制限されない簡単で良好なテストが
可能になり、減衰器の精度を向上させることができる。
スト回路および減衰器テスト方法によれば、減衰器の制
御信号を発生するフリップフロップ回路をシフト動作可
能に構成したことによって、減衰器の制御信号をＩＣの
端子から直接制御しないで、テストすることができるよ
うになり、ＩＣの端子から直接制御する信号を減衰器の
制御信号数に無関係に２本とすることが可能になるた
め、ＩＣの端子数に制限されない簡単で良好なテストが
可能になり、減衰器の精度を向上させることができる。
【図１】本発明に係る減衰器テスト回路および減衰器テ
スト方法の一実施形態を説明するための減衰器テスト回
路のブロック図である。
スト方法の一実施形態を説明するための減衰器テスト回
路のブロック図である。
【図２】従来の減衰器テスト回路についての説明図であ
る。
る。
【図３】減衰器の一例を示す回路構成図である。
10…減衰器、 11…選択回路、 12〜14…フリップフロ
ップ回路、 30〜33…アナログスイッチ、 34〜36…抵
抗器。
ップ回路、 30〜33…アナログスイッチ、 34〜36…抵
抗器。
Claims (3)
- 【請求項１】 複数の制御信号が入力可能な減衰器と、
前記制御信号とテスト信号との２つの入力信号を切り替
えて記憶することが可能な複数のフリップフロップ回路
と、これらのフリップフロップ回路に前記制御信号に対
応するクロックと前記テスト信号に対応するテストクロ
ックとのいずれかを選択してそれぞれ出力する選択回路
とを備えたことを特徴とする減衰器テスト回路。 - 【請求項２】 前記減衰器とフリップフロップ回路と選
択回路とを共に１チップ上に形成したことを特徴とする
請求項１記載の減衰器テスト回路。 - 【請求項３】 複数の制御信号が入力可能な減衰器と、
前記制御信号とテスト信号との２つの入力信号を切り替
えて記憶することが可能な複数のフリップフロップ回路
と、これらのフリップフロップ回路に前記制御信号に対
応するクロックと前記テスト信号に対応するテストクロ
ックとのいずれかを選択してそれぞれ出力する選択回路
とを備えた減衰器テスト回路に用いられる減衰器テスト
方法であって、前記選択回路からのクロック切り替えに
よって前記フリップフロップ回路をシフト動作させて、
減衰器の制御信号を所定の値に設定する工程と、設定後
に前記減衰器に電圧を印加し、減衰器からの出力電圧を
測定する工程とを備えたことを特徴とする減衰器テスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23850597A JPH1183922A (ja) | 1997-09-03 | 1997-09-03 | 減衰器テスト回路および減衰器テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23850597A JPH1183922A (ja) | 1997-09-03 | 1997-09-03 | 減衰器テスト回路および減衰器テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1183922A true JPH1183922A (ja) | 1999-03-26 |
Family
ID=17031253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23850597A Pending JPH1183922A (ja) | 1997-09-03 | 1997-09-03 | 減衰器テスト回路および減衰器テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1183922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106019014A (zh) * | 2016-06-15 | 2016-10-12 | 中国工程物理研究院应用电子学研究所 | 一种折叠波导行波管用集中衰减器的测试系统及测试方法 |
| CN112904052A (zh) * | 2021-01-26 | 2021-06-04 | 航天科工防御技术研究试验中心 | 一种数控衰减器测试用夹具 |
-
1997
- 1997-09-03 JP JP23850597A patent/JPH1183922A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106019014A (zh) * | 2016-06-15 | 2016-10-12 | 中国工程物理研究院应用电子学研究所 | 一种折叠波导行波管用集中衰减器的测试系统及测试方法 |
| CN106019014B (zh) * | 2016-06-15 | 2018-08-24 | 中国工程物理研究院应用电子学研究所 | 一种折叠波导行波管用集中衰减器的测试系统及测试方法 |
| CN112904052A (zh) * | 2021-01-26 | 2021-06-04 | 航天科工防御技术研究试验中心 | 一种数控衰减器测试用夹具 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5832178A (ja) | Ｉｃテスタ | |
| JPH1183922A (ja) | 減衰器テスト回路および減衰器テスト方法 | |
| JP3229359B2 (ja) | 集積回路を試験するための回路装置 | |
| JP2007317345A (ja) | 半導体集積回路装置 | |
| JPH0645889A (ja) | 可変遅延回路 | |
| JP3189808B2 (ja) | 半導体集積回路 | |
| JP2000338186A (ja) | 分周テスト機能付集積回路 | |
| KR100668250B1 (ko) | 출력 신호 레벨을 스위칭하는 트리스테이트 회로 및 방법 | |
| JP2002005994A (ja) | 半導体装置のテスト回路 | |
| US6642861B1 (en) | Arrangements having ternary-weighted parameter stepping | |
| JPH06324111A (ja) | 半導体集積回路 | |
| JP2002189058A (ja) | 半導体デバイス試験装置 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JPH112661A (ja) | 半導体集積回路装置及びその試験方法 | |
| JPH06324112A (ja) | 半導体集積回路 | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| KR20030031789A (ko) | 복수의 반도체 집적 회로들을 병렬로 테스트하기 위한테스트 장치 | |
| JP2659043B2 (ja) | 電気部品試験機のチャネル制御装置 | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| JPH03165279A (ja) | 半導体記憶装置のテスト回路 | |
| JPH06201795A (ja) | 半導体装置テスト回路 | |
| JPH07115348A (ja) | 多入力比較器 | |
| JPH0738586B2 (ja) | テスト回路 | |
| JPH0754348B2 (ja) | テスト回路 | |
| JPH0520878A (ja) | メモリ集積回路 |