JP2659043B2 - 電気部品試験機のチャネル制御装置 - Google Patents

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 ［概要］ 本発明は、試験対象の電気部品とこれを試験する試験
機との間に挿入接続されて電気部品側からみた試験機の
チャネル端子数を等価的に増加制御する電気部品試験機
のチャネル制御装置に関し、電気部品の端子数よりチャ
ネル端子数の少ない試験機でその電気部品の試験を可能
とすることを目的とし、試験対象となる電気部品に設け
られた端子の複数へ向かい該電気部品を試験する試験機
の各チャネル端子から２本一組として、それぞれ放射状
に拡散伸張する信号経路が形成され、電気部品の端子毎
に設けられた信号経路選択のスイッチの被選択側接点に
つながるインターフェイス回路と、 インターフェイス回路の各スイッチを駆動するスイッ
チ切替駆動手段と、 電気部品の試験モードに応じスイッチ切替駆動手段を
制御し、電気部品に設けられた端子の単数又は複数に試
験機の各チャネル端子を接続するスイッチ切替制御手段
と、 を有する。

［産業上の利用分野］ 本発明は、試験対象の電気部品とこれを試験する試験
機との間に挿入接続されて電気部品側からみた試験機の
チャネル数を等価的に増加制御する電気部品試験機のチ
ャネル制御装置に関する。

メモリICやロジックIC等の電気部品は出荷の際や使用
の際に予め電気的な特性を確認することが必要とされて
おり、このため専用の試験機がそれらの試験に使用され
ている。

［従来の技術］ 1985年にIntel社から発行された“Memory Components
Handbook"では交流特性試験の測定方法や試験タイミン
グが詳細に説明されている。

例えば、メモリIC等の電気的特性を試験する場合、そ
の電気部品の端子が試験機のチャネル端子に各々接続さ
れる。

従って、この試験には電気部品の端子数より多くのチ
ャネル端子を有した試験機を用意することが必要とな
る。

第５図において、メモリIC1が試験機３に直接接続さ
れており、その接続には、試験機３に設けられたものの
うち４端子分のチャネルが使用されている。

メモリICの試験としては直流特性試験と交流特性試験
が行われ、交流特性試験ではアクセス時間，セットアッ
プ時間，ホールド時間が確認される。

第６図ではアクセス時間を確認する交流特性試験の一
例が説明されており、各メモリセルへデータ“1"が書き
込まれてからこれらのメモリセルからデータ“1"が読み
出され、データアウトに期待値“1"が出力されるまでの
アクセス時間が規格（時間）Ａを満たすことが全てのメ
モリセルについて確認される。

なお、各メモリセルへデータ“0"を書き込んでからこ
れらのメモリセルからデータ“0"を読み出す試験も行わ
れる。

そしてアドレス線が２本の場合、メモリセルは４個と
なり、“1",“0"の値を保持できる。

これらのメモリセルは第７図のように表現でき、両ア
ドレス線の値をA0,A1とすれば、両アドレス線の値とメ
モリセルの対応関係は第８図のようになる。

ちなみに、 A0の端子に“0"を印加し、 A1の端子に“1"を印加し、 データインの端子に“1"を印加し、 ライトイネーブルの端子にネガティブパルスを印加する ことにより、“C"のメモリセルへデータ“1"が書き込ま
れる。

さらに、 A0の端子に“0"を印加し、 A1の端子に“1"を印加し、 ライトイネーブルの端子に“1"を印加する ことで、データアウトの端子に“C"のメモリセルからデ
ータ“1"が読み出される。

［発明が解決しようとする問題点］ ここで、チャネル端子数の増加と共に試験機の価格が
著しく上昇し、従って、メモリICの様に短期間中に端子
数の増加した製品が出現する場合には、その端子数以上
の数のチャネル端子数を備えた高額の試験機を用意する
ことが要求される。

本発明は、チャネル端子数が少ない安価な試験機であ
っても、それ以上の数の端子を備えた電気部品の試験が
可能となる電気部品試験機のチャネル制御装置を提供す
ることを目的としている。

［問題点を解決するための手段］ 第１図において、試験対象となる電気部品１に設けら
れた端子２の複数へ向かい該電気部品１を試験する試験
機３の各チャネル端子４から２本一組として、それぞれ
放射状に拡散伸張する信号経路が形成され、電気部品１
の端子２毎に設けられた信号経路選択のスイッチ５の被
選択側接点につながるインターフェイス回路６と、イン
ターフェイス回路６の各スイッチを駆動するスイッチ切
替駆動手段７と、電気部品１の試験モードに応じスイッ
チ切替駆動手段７を制御し、電気部品１に設けられた端
子２の単数又は複数に試験機３の各チャネル端子４を接
続するスイッチ切替制御手段８と、を有して構成されて
いる。

［作用］ 本発明では、試験機３のチャネル端子数が電気部品１
の端子数より実際には少ないにも関わらず、それらの端
子数が等価的に増加し、その結果、電気部品１の試験が
可能となる。

例えば第５図の場合、第９図のようにインターフェイ
ス回路６をメモりIC1と試験機３の間へ挿入することに
より、チャネル端子数を第５図の４から第９図の１に減
少させた状態で試験を行える。

［実施例］ 第２図は実施例の構成説明図であり、デバイス10（試
験対象となる電気部品）には８本のピン（端子）A,B,C,
D,E,F,G,Hが設けられている。なお、実際にはピン数が1
60本,256本と著しく多いが、ここでは説明の簡略化のた
めに８本としている。

そしてデバイス10の電気的な特性を試験をする試験機
12には４本のチャネルピン（チャネル端子）I,J,K,Lが
設けられており、それらの本数はデバイス10のピン数の
半分とされている。

これらデバイス10のピンA,B,C,E,F,G,Hと試験機12の
ピンI,G,K,Lとの間にインターフェイス回路14が挿入接
続されており、インターフェイス回路14は２本一組とさ
れたチャネルピン（チャネル端子）から複数のデバイス
ピンへ向かいそれぞれ拡散伸張する信号経路（信号線）
とデバイスピン毎に設けられてその信号経路からいずれ
かを選択する切替スイッチS1,S2,S3,S4,S5,S6,S7,S8と
で構成されている。

そして切替スイッチS1,S2,S3,S4,S5,S6,S7,S8の接点a
0,b0,c0,d0,e0,f0,g0,h0にはピンA,B,C,D,E,F,G,Hが各
々接続されている。

さらに切替スイッチS1,S2,S3,S4の接点a1,b1,c1,d1は
試験機12のピンＩに共通接続されており、それらの他方
の接点a2,b2,c2,d2は試験機12のピンＪに共通接続され
ている。

また切替スイッチS5,S6,S7,S8の接点e0,f0,g0,h0はデ
バイス10のピンE,F,G,Hに各々接続されている。

これらの接点e1,f1,g1,h1は共通接続されて試験機12
のピンＫに共通接続されており、接点e2,f2,g2,h2は試
験機12のピンＬに共通接続されている。

以上の切替スイッチS1,S2,S3,S4,S5,S6,S7,S8はスイ
ッチ切替駆動回路16により切替駆動されており、スイッ
チ切替駆動回路16は試験機12により制御されている。

試験機12では第３図にフローチャートで示された動作
が行なわれており、最初に交流特性試験のモード又は直
流特性試験のモードが選択される（ステップ300）。

ここでは交流特性試験のモードがまず選択されたもの
とし、試験内容は電気部品の入力端子にあるパターンの
信号を印加して出力端子に期待通りの信号が出力される
か否かを確認するファンクションテスト、またデバイス
10としてメモリICが接続されたものとする。

その場合には全アドレスに対して所定のデータを書込
んで期待されたデータが読出されるか否かが確認され、
ピンA,B,C,D,E,F,G,Hはアドレスピンとされる。

交流特性試験のモードが選択されると、切替スイッチ
S1,S2,S3,S4,S5,S6,S7,S8の切替が行なわれ（ステップ3
02）、ピンI,J,K,Lのレベルが各々の所定の論理レベル
とされる（ステップ304）。

これにより試験機12からデバイス10（ICメモリ）のい
ずれかのアドレスが指定される。

次いで試験機12からそのアドレスへ所定のデータが書
き込まれ（ステップ306）、期待のデータが読み出され
たか否かが判定される（ステップ308）。

期待通りのデータが読み出されず、デバイス10が不良
と判断された場合には（ステップ308）、その旨が報知
されて動作がそのまま終了するが、期待通りのデータが
読み出されて正常の判定が行なわれた場合には（ステッ
プ308）、切替スイッチS1,S2,S3,S4,S5,S6,S7,S8が切替
えられ（ステップ302）、これにより第４図の順列表に
従って次の順列No.のレベル組み合わせにピンI,J,K,Lの
レベルが各々制御されて前記測定及び判定が行なわれる
（ステップ304,306,308）。

以上の動作は正常判定が行なわれる限り、最後の順列
No.となるまで継続される（ステップ310）。

その結果、デバイス10（メモリIC）の256アドレスの
全てがアクセスされ、正常アクセスが確認される。

以上の説明から理解されるように、ピンA,B,C,Dのア
クセス組み合わせ数とピンE,F,G,Hのアクセス組み合わ
せ数とが第４図の順列No.で示される16通りとなるの
で、16×16＝256の全アドレスに対してアクセスが行な
われ、それらについての正常性を確認できる。

次に直流特性試験（いずれかのピンに0.5〜1.0ボルト
を印加し、他の全てのピンを０ボルトとし、0.5〜1.0ボ
ルトの電圧を印加したピンにリーク電流が流れないこと
を確認するピンショートテスト）のモードが選択された
場合について説明する。

このモードが選択されると、切替スイッチS1が接点a1
側に切替えられ、スイッチS2,S3,S4,S5,S6,S7,S8が接点
b2,c2・,d2・,e2・,f2・,g2・,h2・側へ切替えられる
（ステップ302）。

そしてチャネルピンJ,Lが０ボルト、チャネルピンI,K
が0.5ボルトとされ（ステップ304）、0.5ボルトが印加
された端子ピンＡの電流が測定される（ステップ30
6）。

そのときに端子ピンＡへリーク電流が流れず、正常動
作が確認された場合（ステップ308）には、再び切替ス
イッチS1,S2,S3,S4,S5,S6,S7,S8の切替が行なわれ（ス
テップ302）、同様な試験が端子ピンＢに対して行なわ
れる。

従って、デバイス10が正常動作する限り、スイッチ切
替（ステップ302），電圧出力（ステップ304），測定
（ステップ306），判定（ステップ308）が端子ピンC,D,
E,F,G,Hに対して順次行なわれ、デバイス10の正常性が
確認される。

以上のように、デバイス10の端子数より試験機12のチ
ャネル端子数が少ない場合であっても、スイッチ切替で
試験機12のチャネル端子数がデバイス10の端子数へ等価
的に増加して一致するので、交流特性試験モード（ファ
ンクションテスト）と直流特性試験モード（ピンショー
トテスト）とをデバイス10に対して行なえる。

従って、従来より使用されたチャネル端子数の少ない
試験機12を活用して端子数の極めて多いデバイス10をも
試験することが可能となり、チャネル端子数が多く高価
な試験機12を新たに用意することが不要となる。

第10図は交流特性試験を説明するための回路を示して
おり、第２図のデバイス10が２個のメモリIC1,2（10）
に置き換えられている。

それらメモリIC1、２はアドレスピンが各々４本のス
タティックメモリとし、交流特性試験が同時に行われる
ものとする。

さらに、メモリIC1、２のアドレスピンA0,A1,A2,A3は
インターフェイス回路14（構成は第２図と同一）と１対
１で接続され、WE,IN,OUTのピンは試験機12と直接接続
される。

メモリIC1、２は単一のデバイス（10）としてみなす
ことができ、メモリIC1、２のアドレスピンが各々４本
であることから、アドレス番地の数は４×４となり、16
進数で０番地からＦ番地まで存在する。

第11図ではアドレスピンA0,A1,A2,A3に対するインタ
ーフェイス回路14の制御方法が説明されており、試験機
12よりインターフェイス回路14へ与えられたレベルＩ〜
ＬがアドレスピンA0,A1,A2,A3へ出力される際に、切替
スイッチS1〜S8の接点a1〜h2を制御することにより、任
意アドレス（０番地〜Ｆ番地）のレベルを設定でき、し
たがって、アドレス指定を自由に行うことが可能とな
る。

例えばアドレス０番地に値“1"を書き込み、そのアド
レス番地０から期待値の“1"を読み出す場合、書き込み
は、 アドレスピンA0,A1,A2,A3の全てに値“0"を入力し、 データ入力ピンINに試験機12から値“1"を入力し、 ライトイネーブルピンWEに試験機12から値“0"を入力し
て書き込みが可能な状態とし、 データ入力ピンINに試験機12から値“1"を入力する、 ことにより行われ、読み出しは、 アドレスピンA0,A1,A2,A3の全てに値“0"を入力し、 ライトイネーブルピンWEに試験機12から値“1"を入力し
て読み出し可能な状態とし、 データ出力ピンOUTから値“１または0"を取り出して試
験機12へ入力する、 ことにより行われ、試験機12は入力された値“１または
0"が期待値“1"か否かを判定する。

［発明の効果］ 以上説明したように本発明によれば、チャネル端子数
の少ない試験機をチャネル数の多いものとして機能させ
ることが可能となるので、安価な試験機を用いて端子数
の多い電気部品を試験でき、このため従来より使用され
ている端子数の少ない試験機をそのまま活用できる。

【図面の簡単な説明】

第１図は発明の構成説明図、第２図は実施例の構成説明
図、第３図は実施例の作用を説明するフローチャート、
第４図は実施例の作用説明図、第５図は従来技術の説明
図、第６図は交流特性試験の説明図、第７図はメモリセ
ルの説明図、第８図はアドレス値とメモリセルの対応関
係説明図、第９図はチャネル端子数の減少作用説明図、
第10図は交流特性試験説明用の回路図、第11図はアドレ
スピンに対するインターフェイス制御方法の説明図であ
る。 １……電気部品 ２……端子 ３……試験機 ４……チャネル端子 ５……切替スイッチ ６……インターフェイス回路 ７……スイッチ切替駆動手段 ８……スイッチ切替制御手段 10……デバイス 12……試験機 A,B,C,D,E,F,G,H……デバイスのピン I,J,K,L……試験機のチャネルピン S1,S2,S3,S4,S5,S6,S7,S8……切替スイッチ 14……インターフェイス回路 16……スイッチ切替駆動回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】試験対象となる電気部品（１）に設けられ
   た端子（２）の複数へ向かい該電気部品（１）を試験す
   る試験機（３）の各チャネル端子（４）から２本一組と
   して、それぞれ放射状に拡散伸張する信号経路が形成さ
   れ、電気部品（１）の端子（２）毎に設けられた信号経
   路選択のスイッチ（５）の被選択側接点につながるイン
   ターフェイス回路（６）と、 インターフェイス回路（６）の各スイッチを駆動するス
   イッチ切替駆動手段（７）と、 電気部品（１）の試験モードに応じスイッチ切替駆動手
   段（７）を制御し、電気部品（１）に設けられた端子
   （２）の単数又は複数に試験機（３）の各チャネル端子
   （４）を接続するスイッチ切替制御手段（８）と、 を有する、 ことを特徴とする電気部品試験機のチャネル制御装置。