JPH0645889A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH0645889A JPH0645889A JP19990992A JP19990992A JPH0645889A JP H0645889 A JPH0645889 A JP H0645889A JP 19990992 A JP19990992 A JP 19990992A JP 19990992 A JP19990992 A JP 19990992A JP H0645889 A JPH0645889 A JP H0645889A
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Abstract
(57)【要約】
【目的】 小さい記憶容量の補正メモリによって遅延誤
差を吸収し、精度の高い可変遅延装置を得る。 【構成】 マルチプレクサの切換によって遅延時間が異
なる遅延素子を縦続接続し、所望の遅延時間を得る構造
の可変遅延装置において、各遅延素子を遅延時間が異な
る遅延要素を縦続接続して所定の遅延時間Ｔ／２，Ｔ／
４，Ｔ／８…Ｔ／２n を精度よく構成し、この可変遅延
装置と直列に遅延誤差を吸収するために補正を行なう補
正遅延回路を設ける。この補正遅延回路の可変幅は小さ
くて済むから、この補正遅延回路の遅延時間を制御する
補正メモリは記憶容量が小さいもので構成することがで
きる。
差を吸収し、精度の高い可変遅延装置を得る。 【構成】 マルチプレクサの切換によって遅延時間が異
なる遅延素子を縦続接続し、所望の遅延時間を得る構造
の可変遅延装置において、各遅延素子を遅延時間が異な
る遅延要素を縦続接続して所定の遅延時間Ｔ／２，Ｔ／
４，Ｔ／８…Ｔ／２n を精度よく構成し、この可変遅延
装置と直列に遅延誤差を吸収するために補正を行なう補
正遅延回路を設ける。この補正遅延回路の可変幅は小さ
くて済むから、この補正遅延回路の遅延時間を制御する
補正メモリは記憶容量が小さいもので構成することがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は例えばＩＣ試験装置の
タイミング発生器等に利用することができる可変遅延回
路に関する。
タイミング発生器等に利用することができる可変遅延回
路に関する。
【０００２】
【従来の技術】ＩＣ試験装置では被試験ＩＣの入力端子
に与える試験パターン信号の位相を正規の位相から順次
進み方向及び遅れ方向に移動させ正常に動作する位相範
囲を測定したり、或は入力端子相互の入力信号に位相差
を与える等のために可変遅延回路が用いられている。
に与える試験パターン信号の位相を正規の位相から順次
進み方向及び遅れ方向に移動させ正常に動作する位相範
囲を測定したり、或は入力端子相互の入力信号に位相差
を与える等のために可変遅延回路が用いられている。
【０００３】図３に従来の可変遅延回路を示す。図中１
は遅延させるべき信号の入力端子、２は遅延した信号の
出力端子を示す。入力端子１と出力端子２との間に可変
遅延ユニットＵＮ1 ，ＵＮ2 ，ＵＮ3 …ＵＮn が縦続接
続される。各可変遅延ユニットＵＮ1 〜ＵＮn はそれぞ
れマルチプレクサＭＵＸと遅延素子ＤＹとによって構成
される。マルチプレクサＭＵＸは遅延しない信号と遅延
素子ＤＹによって遅延した信号の何れか一方を選択して
取出す動作を行なう。各遅延素子ＤＹは互に遅延時間が
異ならされている。つまり入力端子１と出力端子２の間
の遅延時間の最大をＴとすると、１段目の可変遅延ユニ
ットＵＮ1 の遅延時間をＴ／２に設定し、２段目の可変
遅延ユニットＵＮ2 の遅延時間をＴ／４、３段目の可変
遅延ユニットＵＮ3 の遅延時間をＴ／８、…ｎ段目の可
変遅延ユニットＵＮn の遅延時間はＴ／２n に選定す
る。
は遅延させるべき信号の入力端子、２は遅延した信号の
出力端子を示す。入力端子１と出力端子２との間に可変
遅延ユニットＵＮ1 ，ＵＮ2 ，ＵＮ3 …ＵＮn が縦続接
続される。各可変遅延ユニットＵＮ1 〜ＵＮn はそれぞ
れマルチプレクサＭＵＸと遅延素子ＤＹとによって構成
される。マルチプレクサＭＵＸは遅延しない信号と遅延
素子ＤＹによって遅延した信号の何れか一方を選択して
取出す動作を行なう。各遅延素子ＤＹは互に遅延時間が
異ならされている。つまり入力端子１と出力端子２の間
の遅延時間の最大をＴとすると、１段目の可変遅延ユニ
ットＵＮ1 の遅延時間をＴ／２に設定し、２段目の可変
遅延ユニットＵＮ2 の遅延時間をＴ／４、３段目の可変
遅延ユニットＵＮ3 の遅延時間をＴ／８、…ｎ段目の可
変遅延ユニットＵＮn の遅延時間はＴ／２n に選定す
る。
【０００４】このように遅延時間が異なる遅延素子ＤＹ
をマルチプレクサＭＵＸの切換によって適宜組合せて縦
続接続することにより、遅延時間を０〜Ｔまでの間を分
解能Ｔ／２n で任意の時間に切換ることができる。マル
チプレクサＭＵＸの切換制御はデータ変換メモリ３から
読出される変換データによって実行される。つまりデー
タ変換メモリ３は例えば可変遅延ユニットＵＮ1 〜ＵＮ
n の数に対応したビット数のアドレス入力端子Ａ1 〜Ａ
n を有し、このアドレス入力端子Ａ1 〜Ａn に遅延時間
に対応した時間設定信号を入力する。この時間設定信号
はデータ変換メモリ３によって遅延素子選択データに変
換され、この遅延素子選択データによってマルチプレク
サＭＵＸが切換制御され、遅延素子ＤＹが選択されて入
力端子１と出力端子２との間に縦続接続され、所望の遅
延時間を得る。
をマルチプレクサＭＵＸの切換によって適宜組合せて縦
続接続することにより、遅延時間を０〜Ｔまでの間を分
解能Ｔ／２n で任意の時間に切換ることができる。マル
チプレクサＭＵＸの切換制御はデータ変換メモリ３から
読出される変換データによって実行される。つまりデー
タ変換メモリ３は例えば可変遅延ユニットＵＮ1 〜ＵＮ
n の数に対応したビット数のアドレス入力端子Ａ1 〜Ａ
n を有し、このアドレス入力端子Ａ1 〜Ａn に遅延時間
に対応した時間設定信号を入力する。この時間設定信号
はデータ変換メモリ３によって遅延素子選択データに変
換され、この遅延素子選択データによってマルチプレク
サＭＵＸが切換制御され、遅延素子ＤＹが選択されて入
力端子１と出力端子２との間に縦続接続され、所望の遅
延時間を得る。
【０００５】
【発明が解決しようとする課題】遅延素子ＤＹは一般に
半導体集積回路で作られたゲート回路によって構成さ
れ、ゲート回路の縦続段数によって任意の遅延時間を得
ている。このようにゲート回路を遅延素子に用いる場
合、ゲート回路の遅延時間はバラツキが有り、正確な遅
延時間Ｔ／２，Ｔ／４，Ｔ／８，Ｔ／１６…Ｔ／２n を
得ることがむずかしい欠点がある。
半導体集積回路で作られたゲート回路によって構成さ
れ、ゲート回路の縦続段数によって任意の遅延時間を得
ている。このようにゲート回路を遅延素子に用いる場
合、ゲート回路の遅延時間はバラツキが有り、正確な遅
延時間Ｔ／２，Ｔ／４，Ｔ／８，Ｔ／１６…Ｔ／２n を
得ることがむずかしい欠点がある。
【０００６】このため従来は図４に示すように遅延時間
が０〜Ｔに至る変化特性の間に冗長部分ＪＯ1 ，ＪＯ2
を設け、この冗長部分ＪＯ1 ，ＪＯ2 を適宜組合せるこ
とによって遅延時間のバラツキによる誤差を吸収するよ
うにしている。このように冗長部分ＪＯ1 ，ＪＯ2 を設
けることによって各可変遅延ユニットＵＮ1 ，ＵＮ2 …
ＵＮn における遅延時間Ｔ／２，Ｔ／４，Ｔ／８…Ｔ／
２n に発生する誤差を吸収することができる。然し乍ら
冗長部分ＪＯ1 ，ＪＯ2 を設けるためには、冗長部分Ｊ
Ｏ1 ，ＪＯ2 に相当する遅延時間を与える可変遅延ユニ
ットを増設することとなり、必要可変幅０〜Ｔに達する
までのデータの組合せ数は増大し、データ変換メモリ３
から読出す遅延素子選択データのビット幅（メモリの記
憶容量）が大きくなり、コストが掛る欠点がある。
が０〜Ｔに至る変化特性の間に冗長部分ＪＯ1 ，ＪＯ2
を設け、この冗長部分ＪＯ1 ，ＪＯ2 を適宜組合せるこ
とによって遅延時間のバラツキによる誤差を吸収するよ
うにしている。このように冗長部分ＪＯ1 ，ＪＯ2 を設
けることによって各可変遅延ユニットＵＮ1 ，ＵＮ2 …
ＵＮn における遅延時間Ｔ／２，Ｔ／４，Ｔ／８…Ｔ／
２n に発生する誤差を吸収することができる。然し乍ら
冗長部分ＪＯ1 ，ＪＯ2 を設けるためには、冗長部分Ｊ
Ｏ1 ，ＪＯ2 に相当する遅延時間を与える可変遅延ユニ
ットを増設することとなり、必要可変幅０〜Ｔに達する
までのデータの組合せ数は増大し、データ変換メモリ３
から読出す遅延素子選択データのビット幅（メモリの記
憶容量）が大きくなり、コストが掛る欠点がある。
【０００７】この発明の目的はメモリ容量の小さいメモ
リを用いて精度のよい遅延時間を得ることができる可変
遅延回路を提供しようとするものである。
リを用いて精度のよい遅延時間を得ることができる可変
遅延回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明ではマルチプレ
クサの切換によって遅延時間が異なる遅延素子を任意に
縦続接続し、所望の遅延時間を得る可変遅延装置と、こ
の可変遅延装置と同様に構成されてこの可変遅延装置に
使われた遅延素子の微少遅延誤差を分解能とする補正遅
延回路と、可変遅延装置の遅延時間を決める時間設定信
号が与えられてアクセスされ、可変遅延装置の各遅延時
間毎に発生する遅延誤差値を読出し、この遅延誤差値を
補正遅延回路に与えて可変遅延装置の遅延誤差を補正す
る補正メモリとによって構成する。
クサの切換によって遅延時間が異なる遅延素子を任意に
縦続接続し、所望の遅延時間を得る可変遅延装置と、こ
の可変遅延装置と同様に構成されてこの可変遅延装置に
使われた遅延素子の微少遅延誤差を分解能とする補正遅
延回路と、可変遅延装置の遅延時間を決める時間設定信
号が与えられてアクセスされ、可変遅延装置の各遅延時
間毎に発生する遅延誤差値を読出し、この遅延誤差値を
補正遅延回路に与えて可変遅延装置の遅延誤差を補正す
る補正メモリとによって構成する。
【０００９】この発明の構成によれば補正メモリは補正
遅延回路の遅延素子だけを選択制御すればよい。補正遅
延回路の遅延時間の変化量は小さいから補正メモリのビ
ット幅（記憶容量）は少なくてよい。
遅延回路の遅延素子だけを選択制御すればよい。補正遅
延回路の遅延時間の変化量は小さいから補正メモリのビ
ット幅（記憶容量）は少なくてよい。
【００１０】
【実施例】図１にこの発明の一実施例を示す。この発明
ではマルチプレクサＭＵＸの切換によって遅延時間が異
なる複数の遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …ＤＹn を
選択的に縦続接続し任意の遅延時間を得る可変遅延装置
１０と、この可変遅延装置１０に縦続接続した補正用の
補正遅延回路２０と、この補正遅延回路２０の遅延素子
ＤＤＹ1 ，ＤＤＹ2 …ＤＤＹn を選択するための補正メ
モリ３０とによって構成したものである。
ではマルチプレクサＭＵＸの切換によって遅延時間が異
なる複数の遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …ＤＹn を
選択的に縦続接続し任意の遅延時間を得る可変遅延装置
１０と、この可変遅延装置１０に縦続接続した補正用の
補正遅延回路２０と、この補正遅延回路２０の遅延素子
ＤＤＹ1 ，ＤＤＹ2 …ＤＤＹn を選択するための補正メ
モリ３０とによって構成したものである。
【００１１】可変遅延装置１０に用いる遅延素子Ｄ
Ｙ1 ，ＤＹ2 …は図２に示すように構成する。つまり各
遅延素子ＤＹ1 ，ＤＹ2 …も可変遅延装置１０と同様に
マルチプレクサＭＵＸの切換によって遅延時間を適宜設
定できる構成とし、その設定値の保持のために記憶手段
１１を用いる。記憶手段１１としてはレジスタを用いる
ことができる。各遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …を
図２に示すように構成することにより各遅延時間Ｔ／
２，Ｔ／４，Ｔ／８…Ｔ／２n を比較的簡単に、然も精
度よく設定することができる。
Ｙ1 ，ＤＹ2 …は図２に示すように構成する。つまり各
遅延素子ＤＹ1 ，ＤＹ2 …も可変遅延装置１０と同様に
マルチプレクサＭＵＸの切換によって遅延時間を適宜設
定できる構成とし、その設定値の保持のために記憶手段
１１を用いる。記憶手段１１としてはレジスタを用いる
ことができる。各遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …を
図２に示すように構成することにより各遅延時間Ｔ／
２，Ｔ／４，Ｔ／８…Ｔ／２n を比較的簡単に、然も精
度よく設定することができる。
【００１２】各遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …の遅
延時間Ｔ／２，Ｔ／４，Ｔ／８…Ｔ／２n を精度よく設
定することができることから各遅延素子ＤＹ1 ，Ｄ
Ｙ2 ，ＤＹ3 …は遅延時間の可変幅０〜Ｔまでの間に冗
長部分を設けなくてよく、可変遅延装置１０の段数はＴ
／２n のｎの数で済ませることができる。ところで各遅
延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …を図２の構成により遅
延時間を精度よく設定したとしても、そこには微小な設
定誤差±Δｔが存在する。この設定誤差±Δｔは最小遅
延時間を与える遅延要素Ａ（図２）の遅延時間ΔＴより
小さい値ではあるが、各遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ
3 …を複数段縦続接続して所望の遅延時間を得るとき、
その縦続接続による遅延誤差値の累積値は大きな値とな
る。つまり例えば遅延時間３Ｔ／４を得るとき、遅延素
子としてはＴ／２とＴ／４の遅延時間を与える遅延素子
ＤＹ1 とＤＹ2 を縦続接続することになる。この結果、
遅延誤差値は±２Δｔとなる。この遅延誤差値±２Δｔ
は遅延素子ＤＹ1 の誤差値が＋Δｔ、遅延素子ＤＹ2 の
誤差値が−Δｔであれば累積値は０となるが、悪くすれ
ば＋２Δｔ又は−２Δｔとなる場合がある。縦続接続段
数がｍになると遅延誤差値は±ｍ・Δｔとなり、無視で
きない値となる。
延時間Ｔ／２，Ｔ／４，Ｔ／８…Ｔ／２n を精度よく設
定することができることから各遅延素子ＤＹ1 ，Ｄ
Ｙ2 ，ＤＹ3 …は遅延時間の可変幅０〜Ｔまでの間に冗
長部分を設けなくてよく、可変遅延装置１０の段数はＴ
／２n のｎの数で済ませることができる。ところで各遅
延素子ＤＹ1 ，ＤＹ2 ，ＤＹ3 …を図２の構成により遅
延時間を精度よく設定したとしても、そこには微小な設
定誤差±Δｔが存在する。この設定誤差±Δｔは最小遅
延時間を与える遅延要素Ａ（図２）の遅延時間ΔＴより
小さい値ではあるが、各遅延素子ＤＹ1 ，ＤＹ2 ，ＤＹ
3 …を複数段縦続接続して所望の遅延時間を得るとき、
その縦続接続による遅延誤差値の累積値は大きな値とな
る。つまり例えば遅延時間３Ｔ／４を得るとき、遅延素
子としてはＴ／２とＴ／４の遅延時間を与える遅延素子
ＤＹ1 とＤＹ2 を縦続接続することになる。この結果、
遅延誤差値は±２Δｔとなる。この遅延誤差値±２Δｔ
は遅延素子ＤＹ1 の誤差値が＋Δｔ、遅延素子ＤＹ2 の
誤差値が−Δｔであれば累積値は０となるが、悪くすれ
ば＋２Δｔ又は−２Δｔとなる場合がある。縦続接続段
数がｍになると遅延誤差値は±ｍ・Δｔとなり、無視で
きない値となる。
【００１３】このためこの発明では、可変遅延装置１０
に対して補正遅延回路２０を縦続接続して設け、可変遅
延装置１０の遅延誤差±ｍ・Δｔをこの補正遅延回路２
０によって吸収し除去する。このためには可変遅延装置
１０で選択する各遅延素子の組合せ毎の遅延誤差値を予
め測定し、この遅延誤差値を吸収するための補正遅延値
を補正遅延回路２０から発生させる。補正遅延回路２０
から発生させる補正遅延値は補正メモリ３０に記憶させ
ておき、補正メモリ３０を時間設定信号Ｓ1 ，Ｓ2 ，Ｓ
3 …Ｓn によってアクセスし、時間設定信号Ｓ1 〜Ｓn
の各組合せ毎の補正データを読出し、この補正データに
より補正遅延回路２０を制御して補正遅延時間を与え
る。このように構成することにより補正遅延回路２０の
遅延時間の変化幅は−ｎ・Δｔ〜０〜＋ｎ・Δｔである
からその変化幅は小さい。よって補正メモリ３０の容量
は小さくてよい。
に対して補正遅延回路２０を縦続接続して設け、可変遅
延装置１０の遅延誤差±ｍ・Δｔをこの補正遅延回路２
０によって吸収し除去する。このためには可変遅延装置
１０で選択する各遅延素子の組合せ毎の遅延誤差値を予
め測定し、この遅延誤差値を吸収するための補正遅延値
を補正遅延回路２０から発生させる。補正遅延回路２０
から発生させる補正遅延値は補正メモリ３０に記憶させ
ておき、補正メモリ３０を時間設定信号Ｓ1 ，Ｓ2 ，Ｓ
3 …Ｓn によってアクセスし、時間設定信号Ｓ1 〜Ｓn
の各組合せ毎の補正データを読出し、この補正データに
より補正遅延回路２０を制御して補正遅延時間を与え
る。このように構成することにより補正遅延回路２０の
遅延時間の変化幅は−ｎ・Δｔ〜０〜＋ｎ・Δｔである
からその変化幅は小さい。よって補正メモリ３０の容量
は小さくてよい。
【００１４】
【発明の効果】上述したように、この発明によれば可変
遅延装置１０で発生する遅延誤差値は小さい。従ってこ
の遅延誤差値を吸収するための補正遅延回路２０の遅延
時間の変化幅も小さくすることができる。よって補正遅
延回路２０の遅延時間を制御するための補正メモリ３０
の記憶容量を小さくすることができ、コストダウンが期
待できる。
遅延装置１０で発生する遅延誤差値は小さい。従ってこ
の遅延誤差値を吸収するための補正遅延回路２０の遅延
時間の変化幅も小さくすることができる。よって補正遅
延回路２０の遅延時間を制御するための補正メモリ３０
の記憶容量を小さくすることができ、コストダウンが期
待できる。
【図１】この発明の一実施例を示す接続図。
【図２】遅延素子の一例を示す接続図。
【図３】従来の技術を説明するための接続図。
【図４】従来の技術の欠点を説明するための図。
１０ 可変遅延装置 １１ 記憶手段 ２０ 補正遅延回路 ３０ 補正メモリ ＭＵＸ マルチプレクサ
Claims (2)
- 【請求項１】 Ａ．マルチプレクサの切換によって遅延
時間が異なる遅延素子を任意に縦続接続し、所望の遅延
時間を得る可変遅延装置と、 Ｂ．この可変遅延装置と同様に構成されてこの可変遅延
装置に縦続接続され上記可変遅延装置に使われた遅延素
子の微少遅延誤差を分解能とする補正遅延回路と、 Ｃ．上記可変遅延装置の遅延時間を決める時間設定信号
が与えられてアクセスされ、上記可変遅延装置の各遅延
時間毎に発生する遅延誤差値を読出し、この遅延誤差値
を上記補正遅延回路に与えて上記可変遅延装置の遅延誤
差を補正する補正メモリと、 によって構成したことを特徴とする可変遅延回路。 - 【請求項２】 請求項１記載の可変遅延装置に用いる遅
延素子は遅延時間が異なる複数の遅延要素と、この複数
の遅延要素を任意に縦続接続する複数のマルチプレクサ
と、この複数のマルチプレクサの切換状態を維持し、所
定の遅延時間に設定する記憶保持手段とによって構成さ
れる。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19990992A JPH0645889A (ja) | 1992-07-27 | 1992-07-27 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19990992A JPH0645889A (ja) | 1992-07-27 | 1992-07-27 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645889A true JPH0645889A (ja) | 1994-02-18 |
Family
ID=16415624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19990992A Pending JPH0645889A (ja) | 1992-07-27 | 1992-07-27 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645889A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550500A (en) * | 1995-06-23 | 1996-08-27 | Alliance Semiconductor Corporation | Timing delay modulation scheme for integrated circuits |
| US5923199A (en) * | 1995-12-26 | 1999-07-13 | Ando Electric Co., Ltd. | Delay circuit for giving delays of variable width |
| WO2001093423A1 (en) * | 2000-05-30 | 2001-12-06 | Advantest Corporation | Variable delay circuit and semiconductor circuit test device |
| JP2007532080A (ja) * | 2004-04-05 | 2007-11-08 | マイクロン テクノロジー，インコーポレイテッド | 遅延線同期装置および方法 |
-
1992
- 1992-07-27 JP JP19990992A patent/JPH0645889A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550500A (en) * | 1995-06-23 | 1996-08-27 | Alliance Semiconductor Corporation | Timing delay modulation scheme for integrated circuits |
| US5923199A (en) * | 1995-12-26 | 1999-07-13 | Ando Electric Co., Ltd. | Delay circuit for giving delays of variable width |
| WO2001093423A1 (en) * | 2000-05-30 | 2001-12-06 | Advantest Corporation | Variable delay circuit and semiconductor circuit test device |
| JP2001339282A (ja) * | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
| US6791389B2 (en) | 2000-05-30 | 2004-09-14 | Advantest Corporation | Variable delay circuit and a testing apparatus for a semiconductor circuit |
| JP2007532080A (ja) * | 2004-04-05 | 2007-11-08 | マイクロン テクノロジー，インコーポレイテッド | 遅延線同期装置および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |