JP2000206212A - 半導体試験方法および半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 各ピン間に生じるＣＭＯＳデバイスの伝搬遅
延時間のばらつきを粗調整と微調整の２段階で吸収し
て、微調整となるデスキュー時のデスキュー時間を有効
に使用できるようにする。 【解決手段】 デスキュー回路４に直列に遅延時間調整
回路３を挿入する。遅延時間調整回路３は、微調整用の
デスキュー回路４で調整できない粗レベルの伝搬遅延時
間を調整をするために、デスキュー回路４の可変遅延量
の単位時間を大きく設定してある。デスキューに先立っ
て、時間測定器１２で伝搬遅延時間が最も遅いピンを探
し、その遅延時間と他のピンの遅延時間とを比較して、
他のピンの遅延時間を最も遅いピンの遅延時間に合せ込
む粗調整を行う。その後デスキューによる微調整を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体試験方法およ
び装置に係り、特に回路特性のばらつきにより試験信号
のピン間に発生する位相ずれを補正する試験信号のタイ
ミング校正装置に関する。

【０００２】

【従来の技術】半導体試験装置では、被試験デバイスの
複数のピン端子に対応して試験信号のチャネルは複数あ
り、同一のタイミング設定によって複数のピンから出力
される試験信号の位相が一致するように校正（キャリブ
レーション）をかけている。これをデスキューといい、
そのために複数のピンに対応する各チャネルにデスキュ
ー回路を挿入している。

【０００３】図７はデスキュー回路４を含む従来の半導
体試験装置においけるタイミング校正装置を示す。タイ
ミング校正装置は、タイミングジェネレータ１、フォー
マッタ２、試験信号の位相を補正するデスキュー回路
４、ドライバ５、出力端子６を備える。出力端子６に
は、リレー回路１３を介して被測定デバイスであるＤＵ
Ｔ７と評価用ボード８とが切替自在に接続されている。
評価用ボード８には位相ずれないし遅延時間を測定する
時間測定器１２が接続され、評価用ボード８を通過した
信号が再び装置内に取り込まれるようになっている。時
間測定器１２は、周波数電圧変換器９、Ａ／Ｄ変換器１
０、ＣＰＵ１１から構成される。ＣＰＵ１１から出力さ
れる制御信号はデスキュー回路４の制御端子に加えら
れ、フォーマッタ２からドライバ５の出力端子６までに
生じる試験信号の位相を補正して各ドライバ５の出力端
子６での各ピン間のスキューをゼロに調整する。

【０００４】

【発明が解決しようとする課題】ところで、ＣＰＵ１１
からの制御信号によって可変できるデスキュー回路４の
遅延量補正時間（デスキュー時間）であって、各チャネ
ル自体で調整できる補正オーダは、精度上から通常数１
０ｐｓから数ｎｓオーダであり、それほど大きい値では
なく、意図するところはあくまでも微調整である。この
点で、デスキュー回路にバイポーラのＥＣＬが使用され
ていた従来の装置では、ピンないしチャネル間に回路特
性上の大きなばらつきはなく、したがって微調整デスキ
ュー回路の前記デスキュー時間内で位相ずれを十分に調
整できた。

【０００５】デスキュー回路は特に回路特性のばらつき
が問題となるため、ばらつきの少ないバイポーラによる
ことが多かったが、高価であるため、他の回路と同じく
ＣＭＯＳ化が検討されている。これは消費電力が低く、
低価格で、しかも集積度を大きくできるからである。し
かしながら、バイポーラＥＣＬ回路に代わってＣＭＯＳ
回路を採用した場合には、ＣＭＯＳ回路は電流制御素子
であるＥＣＬ回路に対して電圧制御素子であるため、伝
搬遅延時間のばらつきが特に大きい。そのばらつきも数
１０ｎｓにもなり、ピン間のばらつきは１．５倍〜２倍
近くにも達する。このためデスキュー回路で実際に使用
できるデスキュー時間が少なくなるという不具合が生じ
る。

【０００６】例えば図８に示すように、ピン１、２で伝
搬遅延時間が大きく異なり、回路特性のばらつきによる
ピン１の伝搬遅延時間が小さく、ピン２の伝搬遅延時間
が大きいとすると、ピン１ではその伝搬遅延時間をピン
２の伝搬遅延時間に合せ込むためにデスキュー時間の大
半が割かれる。各ピン毎にデスキューできる時間は自ず
と制約があり、あまり長い時間ではなく微調整であるこ
とから、ピン１とピン２とで実際にデスキューできる時
間が短くなってしまう。このため各ピンの試験信号が全
て同じタイミングで立ち上がるようにするための調整時
間が多く取れず、ピン間の伝搬遅延時間差が極端に開く
ような場合には、デスキュー回路だけでは対応できなく
なり、本来のデスキューができないという事態が生じ
る。

【０００７】なお、前記した伝搬遅延時間のばらつきを
デスキュー回路でカバーすることも考えられる。しかし
デスキュー回路で粗調整と微調整の両方を行うには、微
調整範囲を拡大する必要があり、そのために非常に多く
の微調整遅延素子を組み込まなくてはならず、回路規模
が余りにも大きくなり、また製造コストも高くなって現
実的でない。

【０００８】本発明の課題は、伝搬遅延時間にばらつき
の大きなＣＭＯＳなどのデバイスを導入した回路におい
て、回路間に大きなばらつきがあると、デスキュー時間
の一部がデバイス特性のばらつき解消に使われてしまっ
て、本来のデスキューに使えなくなるという上述した従
来技術の問題点を解消し、位相ずれの微調整を行うデス
キュー機能に、大きなばらつきを調整する粗調整機能を
加えることによって、デバイス固有の特性からくる制約
を取り払い、デスキュー時間を有効に使用できる半導体
試験方法および半導体試験装置を提供することにある。

【０００９】

【課題を解決するための手段】第１の発明は、デバイス
の各ピンへ供給する試験信号のタイミングを校正するに
際して、全ピンについて試験信号の伝搬遅延時間を測定
し、測定した全ピンの中から試験信号の伝搬遅延時間が
最も遅いピンを検出し、最も遅いピンの伝搬遅延時間に
他のピンの伝搬遅延時間が合うように他のピンの伝搬遅
延時間を粗調整し、粗調整後、各ピンについてデスキュ
ーによる微調整を行って各ピンのタイミングを校正する
ようにした半導体試験方法である。

【００１０】デバイスは電圧駆動素子、例えば、ＣＭＯ
Ｓデバイス等であって、伝搬遅延時間に大きなばらつき
があるものに好適である。全ピンについて試験信号の伝
搬遅延時間を測定するときは、伝搬遅延時間を合せるた
めの粗調整遅延素子やデスキューのための微調整遅延素
子の遅延量をゼロとする。デバイス特性のばらつきによ
り生じる伝搬遅延時間が大きいので、最も遅いピンの伝
搬遅延時間に他のピンの伝搬遅延時間を合せ込むために
は、デスキューで行う微調整よりも粗い調整を必要とす
る。したがって、粗調整機能の分解能はデスキューの微
調整単位時間よりも大きく設定する。

【００１１】デスキュー前に、全ピンの伝搬遅延時間を
測定して最も遅いピンを測定する。全ピンの伝搬遅延時
間を複数の粗調整遅延素子の多段接続数で調整できるよ
うにしておき、他のピンの伝搬遅延時間が最も遅いピン
の伝搬遅延時間に合うように、他のピンの伝搬遅延時間
を延ばしてやる。これにより全ピンについての伝搬遅延
時間をほぼ等しくしてやる。その後デスキューする。デ
スキューするときは、デバイスによる伝搬遅延時間の大
きなばらつきが解消されているので、その大きなばらつ
きをデスキューで負担する必要がなくなり、本来のデス
キュー時間をデスキューのために有効に使用できる。

【００１２】第２の発明は、回路特性のばらつきにより
試験信号のピン間に発生する位相ずれをデスキュー回路
で補正して試験信号のタイミングを校正する半導体試験
装置において、前記デスキュー回路に接続され、前記デ
スキュー回路で補正可能な補正量よりも大きな補正量を
生じることが可能な遅延時間調整回路と、前記デスキュ
ー回路および遅延時間調整回路をスルーにしたときの各
ピンの伝搬遅延時間を測定する測定回路と、測定された
ピンの中で最も遅いピンの伝搬遅延時間とその他のピン
の伝搬遅延時間とを比較し、その比較結果から前記その
他のピンの伝搬遅延時間を前記最も遅いピンの伝搬遅延
時間に一致させるための補正量を前記遅延時間調整回路
に発生させる制御信号を形成して、この制御信号を前記
遅延時間調整回路に与える制御回路とを備えた半導体試
験装置である。

【００１３】回路特性のばらつきは、回路がＣＭＯＳデ
バイスなどの素子で構成されている場合に特に大きく、
各ピンの伝搬遅延時間が大きくばらつく。ばらつきが大
きくなると、微調整を意図するデスキュー回路では、十
分に伝搬遅延時間をカバーできなくなる。その結果、デ
スキュー時間の大半が前記伝搬遅延時間の均一化を実現
するための時間に取られてしまって、本来のデスキュー
時間を有効に使用できなくなる。デスキュー回路では補
正できない回路特性の大きなばらつきによる伝搬遅延時
間を補正する遅延時間調整回路は、デスキュー回路全体
の遅延時間よりも少し小さい時間を単位とする遅延素子
から構成される。また、遅延時間調整回路を構成する遅
延素子の遅延量の方が、デスキュー回路を構成する遅延
素子の遅延量よりも大きい。測定回路の測定は、例えば
位相を周波数電圧変換器で変換し、これをＡ／Ｄ変換器
でデジタル信号に変換し、その結果をＣＰＵに入力して
行う。遅延時間調整回路に与える制御量もデスキュー回
路の補正量と同様にＣＰＵで演算して求める。

【００１４】前記遅延時間調整回路は、前記デスキュー
回路よりも大きな補正量を単位にもつ多段接続された複
数の粗調整遅延素子と、前記制御回路の制御信号に応じ
て任意の段数からの出力を選択するセレクタとから構成
することが、構成が最も簡単であることから好ましい。

【００１５】微調整遅延素子は、例えば１個または複数
個のゲート単位で構成される。粗調整遅延素子はカスケ
ード接続された多段ゲート回路単位で構成することがで
きる。これによれば、微調整遅延素子の単位規模を大き
くするだけの簡単な構成で、伝搬遅延時間の粗調整をす
ることができる。

【００１６】

【発明の実施の形態】以下に本発明の半導体試験方法お
よび半導体試験装置にかかる実施の形態を説明する。

【００１７】図１はＣＭＯＳデバイスで構成されたデス
キュー回路４を含むタイミング校正装置を示す。タイミ
ング校正装置は、試験信号の基準タイミングを発生する
タイミングジェネレータ１、基準タイミング信号を整形
して所望の試験信号を形成するフォーマッタ２、チャネ
ル回路特性のばらつきによる伝搬遅延時間を粗調整によ
り吸収する遅延時間調整回路３、試験信号のピン間の位
相ずれを補正するデスキュー回路４、試験信号を増幅す
るドライバ５、ドライバ出力を装置外に取り出す出力端
子６を備える。さらに出力端子６には、リレー回路１３
を介して被測定デバイスであるＤＵＴ７と、リレーマト
リクッスを有する評価用ボード８とが切替自在に接続さ
れている。評価用ボード８はタイミングを校正するとき
に、ＤＵＴ７を接続するときと近い状態を作るために回
路に挿入するものである。

【００１８】評価用ボード８には時間測定器１２が接続
され、この時間測定器１２を介して信号は再び装置内に
取り込まれる。位相のずれを測定する時間測定器１２
は、位相すなわち周波数を電圧に変換するための周波数
電圧変換器９、アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換器１０、そしてデスキュー前はピン間の伝搬
遅延時間を比較して、ピン間の伝搬遅延時間を一致させ
るための調整制御信号を遅延時間調整回路３に与え、デ
スキュー時は補正制御信号に基づいて位相ずれを補正す
る補正量を算出して、これを補正制御信号としてデスキ
ュー回路４に与えるＣＰＵ１１から構成される。ＣＰＵ
１１の補正出力は遅延時間調整回路３およびデスキュー
回路４の制御端子に加えられ、フォーマッタ２からドラ
イバ５の出力端子までに生じる試験信号の位相を粗調
整、微調整の２段階に補正して各ドライバ５の出力端で
の各ピン間のスキューをゼロに調整する。

【００１９】図２に前記遅延時間調整回路３とデスキュ
ー回路４との詳細図を示す。

【００２０】遅延時間調整回路３は、制御信号に応じた
伝搬遅延時間を作り出す機能を有し、セレクタ２１と複
数の粗調整遅延素子２２とから構成され、入力信号の経
路に、調整制御信号としてのセレクト信号ＳＢに応じた
数の粗調整遅延素子２２が直列接続されることで、入力
信号の伝搬遅延時間を粗調整遅延素子の遅延量単位で段
階的に調整できるようになっている。伝搬遅延時間を大
きく調整できるようにするために、１個当たりの粗調整
遅延素子２２の伝搬遅延時間は、数１０ｎｓから数１０
μｓオーダと大きくする。粗調整遅延素子２２は、多段
に直列接続したＣＭＯＳゲート回路から構成することが
できる。

【００２１】またデスキュー回路４は、フォーマッタ２
からドライバ出力端子までに生じる伝搬遅延のずれを補
正する微調整遅延素子２６を有し、各ドライバ５の出力
端での各ピンのスキューをゼロに調整するものである。
直列接続された複数のセレクタ２５と、セレクタ２５間
に挿入された微調整遅延素子２６の数で重みづけ（１、
２、４）され、補正制御信号であるセレクト信号ＳＳに
よりプログラマブルで段数、すなわち微調整遅延素子遅
延量単位で遅延補正量を段階的に変えられるようになっ
ている。遅延補正量の最大値は、補正に必要な遅延量よ
りも大きくしてある。各セレクタ２５にはセレクト信号
ＳＳが入力され、前段のセレクタ２５の出力をダイレク
トに次段のセレクタ２５へ接続するか、重みづけされた
微調整遅延回路２６へ接続するかが選択される。伝搬遅
延時間を細かく補正できるようにするために、１個当た
りの微調整遅延素子２６の伝搬遅延時間は、数１０ｐｓ
から数ｎｓオーダとする。

【００２２】なお、遅延時間調整回路３をデスキュー回
路４よりも簡素な回路で構成しているのは、前者は粗調
整でよく余り精度を必要としないのに対して、後者は微
調整で精度を必要とするからである。

【００２３】このように遅延時間調整回路３の後段にデ
スキュー回路４が接続されているので、図３に示すよう
に、遅延時間調整回路３でピン間の伝搬遅延時間のばら
つきを吸収して、ピン１、２、３…に関係なく、デスキ
ュー回路４のデスキュー時間を目一杯有効使用できるよ
うになる。

【００２４】図４を用いて詳細に説明する。ピン１の伝
搬遅延時間が小さく、ピン２の伝搬遅延時間が大きい場
合である。因みに、デスキュー回路４もＣＭＯＳデバイ
スで構成してあるため、伝搬遅延時間が小さいとデスキ
ュー可変時間も小さく、伝搬遅延時間が大きいとデスキ
ュー可変時間も大きくなる。伝搬遅延時間の小さい補正
前のピン１に対して補正後のピン１は、ばらつきの大き
いピン２の伝搬遅延時間とほぼ等しい伝搬遅延時間をも
つように、不足分の伝搬遅延時間を遅延時間調整回路３
によって付加される。このように両ピンの伝搬遅延時間
の合せ込みを行って、補正後のピン１の伝搬遅延時間を
可能な範囲でピン２に近づけて、ピン１とピン２間を同
じ土俵でデスキューできるようにする。これにより両ピ
ン１、２の実際に使用できるデスキュー時間が増加す
る。

【００２５】図５を用いてさらに具体的に説明する。遅
延時間調整回路３およびデスキュー回路４の粗・微調整
遅延素子２２、２６のいずれも通さずにスルーにしてか
ら（ステップ１０１）、まず全ピンの伝搬遅延時間を測
定し、各ピンの伝搬遅延時間をＣＰＵ１１内のメモリに
記録する（ステップ１０２）。ここで伝搬遅延時間を測
定するには、リレー回路１３を校正側に切替え、各ピン
の出力信号をリレー回路１３で順次選択し、周波数電圧
変換器９で周波数を電圧に変換し、この電圧をＤ／Ａ変
換器１０でアナログ電圧に変換し、ＣＰＵ１１で演算し
て求めることにより行う。

【００２６】ついで、前記メモリ内から最も遅いピンと
その伝搬遅延時間を探し（ステップ１０３）、この最も
遅いピンの伝搬遅延時間と、その他の最初のピンの伝搬
遅延時間とを比較して（ステップ１０４）、その比較結
果が許容値内に入っているか否かの判断を行う（ステッ
プ１０５）。ここで許容値とは、次段のデスキュー回路
４で試験信号のピン間に発生する位相ずれを十分に余裕
をもって補正できる位相差である。

【００２７】許容値内に入っていなければ、当該最初の
ピンのチャネルに挿入された遅延時間調整回路３の制御
端子に、遅延量が単位増加する重みを付けたセレクト信
号ＳＢを加える（ステップ１０６）。そして再度当該ピ
ンについて伝搬遅延時間を測定し（ステップ１０７）、
伝搬遅延時間が許容値内に入るまで、前記ステップ１０
４〜１０７を繰り返す。この粗調整ステップにおいて、
ＣＰＵ１１は粗調整遅延素子２２の遅延量を知らないた
め（ばらつきが大きいため設計値通りとはならない）調
整の行き過ぎもある。このため１ピンづつ試して、セレ
クト信号ＳＢには最適なものを選んでいく必要がある。

【００２８】当該ピンの伝搬遅延時間が許容値内に入っ
たなら、当該ピンが最終ピンか否かを判断する（ステッ
プ１０８）。最終ピンでなければ、当該ピンが最終ピン
になるまで他のピンについて前記ステップ１０４〜１０
９を繰り返す。最終ピンになれば、全ピンの伝搬遅延時
間合せが完了する。

【００２９】前記伝搬遅延時間合せの完了後、デスキュ
ー回路４を使用して本来のデスキューを行い、回路特性
のばらつきにより試験信号のピン間に発生する位相ずれ
を補正する（ステップ１１０）。

【００３０】上記フローに基ずく調整、デスキュー結果
例を図６に示す。ここではピン２の伝搬遅延時間が最も
遅いと仮定している。なお、伝搬遅延時間は正確にはデ
バイス回路の伝搬遅延間に配線系の遅れ時間を加えたも
のである。最も遅いピン２の伝搬遅延時間に合せ込むた
めに、ピン１では粗調整遅延素子２２の接続段数を５段
とし、ピン３では３段とし、ピン４では３段として、調
整後のそれぞれの伝搬遅延時間をピン２の伝搬遅延時間
に近づけている。それにともなって、各ピンのデスキュ
ー時間がピン２の伝搬遅延時間から始まり、調整前では
同じ土俵に乗らずデスキューできなかったピン１も、調
整後には同じ土俵に乗せることができ、最も短いピン１
のデスキュー時間の終端で全ピンのデスキューが可能に
なる。

【００３１】なお、全ピンの伝搬遅延時間を最も遅いピ
ンの伝搬遅延時間に合せ込むために伝搬遅延時間を許容
値に収束させる方式としては、前記した遅延時間調整回
路３の遅延量を単位増加させていく逐次探索法の他に、
バイナリサーチ方式を採用することもできる。

【００３２】このようにＭＯＳデバイスからなる回路の
伝搬遅延時間のばらつきを吸収する遅延時間調整回路３
を設けたので、デスキュー時間を有効に使用することが
できる。また、さほど精度を要求されない遅延時間調整
回路３にＭＯＳデバイスのばらつきを吸収する機能を持
たせ、デスキュー回路の負担を減らしたので、高い精度
を要求されるデスキュー回路素子の増加を最小に抑える
ことができる。

【００３３】なお、上記実施の形態では、デスキュー回
路の前段に遅延時間調整回路を挿入したが、後段に挿入
してもよい。

【００３４】

【発明の効果】本発明方法によれば、微調整を行うデス
キュー機能に粗調整を行う遅延時間調整機能を加え、伝
搬遅延時間のばらつきを粗・微の二段階に分けて調整す
るようにして、デスキュー前に半導体デバイスのばらつ
きによる大きな伝搬遅延時間を調整し、デスキュー時に
はデスキュー前に調整できなかった小さな伝搬遅延時間
のばらつきを解消するようにしたので、デスキュー機能
の負担が低減して、デスキュー時間を大きな伝搬遅延時
間の調整のために取られることがなくなり、デスキュー
時間を有効に使用することができる。その結果、デバイ
ス特性が大きくばらついても試験信号のピン間に発生す
る位相ずれを有効に補正することができる。

【００３５】また本発明装置によれば、デスキュー回路
に遅延時間調整回路を取り付けるだけの簡単な構造で、
ＣＭＯＳデバイスのようにばらつきが大きいデバイスを
使用した場合でも、デスキュー回路に負担をかけず、有
効なデスキューを行うことができる。

【図面の簡単な説明】

【図１】実施の形態による半導体試験装置のタイミング
校正装置の構成図である。

【図２】図１の要部である遅延時間調整回路とデスキュ
ー回路の構成図である。

【図３】ピンにより遅延時間調整回路によってばらつき
を吸収する説明図である。

【図４】遅延時間調整の概念説明図である。

【図５】遅延時間調整を説明するフローチャートであ
る。

【図６】遅延時間調整の具体的な説明図である。

【図７】従来のタイミング校正装置の構成図である。

【図８】従来の問題点を示す説明図である。

【符号の説明】

３ 遅延時間調整回路 ４ デスキュー回路 ５ ＤＵＴ（被測定デバイス） １１ ＣＰＵ（制御回路） １２ 時間測定器

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体デバイスの各ピンへ供給する試験信
   号のタイミングを校正するに際して、 全ピンについて試験信号の伝搬遅延時間を測定し、 測定した全ピンの中から試験信号の伝搬遅延時間が最も
   遅いピンを検出し、 他のピンの伝搬遅延時間を粗調整して、前記最も遅いピ
   ンの伝搬遅延時間に他のピンの伝搬遅延時間を合せ、 合せた後、各ピンについてデスキューによる微調整を行
   って各ピンのタイミングを校正するようにした半導体試
   験方法。
2. 【請求項２】回路特性のばらつきにより試験信号のピン
   間に発生する位相ずれをデスキュー回路で補正して試験
   信号のタイミングを校正する半導体試験装置において、 前記デスキュー回路に接続され、前記デスキュー回路で
   補正可能な補正量よりも大きな補正量を生じることが可
   能な遅延時間調整回路と、 各ピンの伝搬遅延時間を測定する測定回路と、 前記デスキュー回路および遅延時間調整回路をスルーに
   したときに、前記測定回路で測定されたピンの中で最も
   遅いピンの伝搬遅延時間とその他のピンの伝搬遅延時間
   とを比較し、その比較結果から前記その他のピンの伝搬
   遅延時間を前記最も遅いピンの伝搬遅延時間に合せるた
   めの補正量を前記遅延時間調整回路に生じさせる制御信
   号を形成して、この制御信号を前記遅延時間調整回路に
   与える制御回路とを備えた半導体試験装置。
3. 【請求項３】前記遅延時間調整回路は、前記デスキュー
   回路よりも大きな補正量を単位にもつ多段接続された複
   数の粗調整遅延素子と、前記制御回路の制御信号に応じ
   て、前記多段接続された複数の粗調整遅延素子の任意の
   段数からの出力を選択するセレクタとから構成されてい
   る請求項２に記載の半導体試験装置。