WO2023218973A1 - 試験回路、および半導体試験装置 - Google Patents

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WO2023218973A1
WO2023218973A1 PCT/JP2023/016550 JP2023016550W WO2023218973A1 WO 2023218973 A1 WO2023218973 A1 WO 2023218973A1 JP 2023016550 W JP2023016550 W JP 2023016550W WO 2023218973 A1 WO2023218973 A1 WO 2023218973A1
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良彦 林
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株式会社ブイ・テクノロジー
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    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits

Definitions

  • the present invention relates to a test circuit and a semiconductor test device.
  • DUT Device Under Test
  • Patent Document 1 discloses a configuration that improves timing accuracy by using a relatively inexpensive circuit to reduce errors caused by variation in delay amount that affect test accuracy.
  • Semiconductor test equipment has various circuits depending on its functions, and timing accuracy for comparing and determining test signals applied to a DUT and response waveforms from the DUT is important.
  • Various circuit configurations can be applied to timing correction control for test signals and comparison/judgment signals, but if the circuit configurations for timing generation and correction control are different, depending on the operating environment, There is a problem that accurate timing correction cannot be realized.
  • the operating environment includes ambient temperature, power supply voltage, etc., and if the circuit configuration differs, the influence of the amount of timing fluctuation due to a change in the operating environment will differ.
  • the edge generation circuit and the variation calculation circuit perform delay control using different configurations. Therefore, the influence that occurs when the operating environment such as the ambient temperature changes, for example, the rate of frequency variation differs, and the difference in the rate of variation results in a timing correction error, which degrades the timing accuracy of the semiconductor testing device.
  • the present invention makes it possible to suppress the difference in the amount of variation between the timing generation circuit and the timing correction control circuit that may occur due to changes in the operating environment, and also to reduce the processing load of timing correction control. possible. Furthermore, it is an object of the present invention to improve the test accuracy of a semiconductor test device using the circuit configuration.
  • the present invention has the following configuration. That is, a test circuit used in a semiconductor test equipment that tests a device under test, a first counter that generates a delay in increments of a master clock cycle; a first delay circuit that generates a predetermined delay with respect to a signal from the first counter with a time resolution finer than the period of the master clock; a first signal generation circuit that generates a signal related to the test based on a pattern signal and a signal from the first delay circuit; a timing calibration circuit that derives a timing variation amount using a circuit configuration corresponding to the first counter, the first delay circuit, and the first signal generation circuit; The amount of variation derived by the timing calibration circuit is added to the timing setting value read from the memory in which timing information is stored by the timing control signal included in the pattern signal, and the variation amount derived by the timing calibration circuit is added to an adder that outputs a control signal for the first delay circuit; has.
  • another embodiment of the present invention has the following configuration. That is, it is a semiconductor testing device, an oscillator that provides a master clock; a pattern generation circuit that generates a pattern signal; a test circuit; a driver that applies a test waveform to the device under test based on the test signal and control signal generated by the test circuit; a comparison circuit that compares the response waveform from the device under test and a predetermined voltage; has
  • the test circuit is a first counter that generates a delay in increments of a master clock cycle; a first delay circuit that generates a predetermined delay with respect to a signal from the first counter with a time resolution finer than the period of the master clock; a first signal generation circuit that generates a signal related to the test based on a pattern signal and a signal from the first delay circuit; a timing calibration circuit that derives a timing variation amount using a circuit configuration corresponding to the first counter, the first delay circuit, and the first signal generation circuit; The amount of variation derived by the timing calibration circuit is added to the
  • the present invention it is possible to suppress the difference in the amount of variation between the timing generation circuit and the timing correction control circuit that may occur due to changes in the operating environment, and it is also possible to reduce the processing load of timing correction control.
  • FIG. 1 is a block diagram showing an example of the configuration of a semiconductor testing device according to an embodiment of the present invention.
  • 1 is a circuit diagram showing a configuration example of a test signal generator according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of a timing calibration circuit applicable to a test signal generator according to an embodiment of the present invention.
  • FIG. 3 is an example of a timing chart of a timing calibration circuit applicable to a test signal generator according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing another configuration example of a timing calibration circuit applicable to the test signal generator according to an embodiment of the present invention.
  • FIG. 3 is an example of a timing chart of a timing calibration circuit applicable to a test signal generator according to an embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration example of a test signal generator according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of a timing calibration circuit applicable to a
  • FIG. 3 is an example of a timing chart of a timing calibration circuit applicable to a test signal generator according to an embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration example of a DUT signal detector according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of a timing calibration circuit applicable to a DUT signal detector according to an embodiment of the present invention.
  • FIG. 3 is an example of a timing chart of a timing calibration circuit applicable to a DUT signal detector according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing another configuration example of a timing calibration circuit applicable to a DUT signal detector according to an embodiment of the present invention.
  • 1 is a circuit diagram showing a configuration example of an I/O signal generator according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of a timing calibration circuit applicable to an I/O signal generator according to an embodiment of the present invention.
  • FIG. 3 is an example of a timing chart of a timing calibration circuit applicable to an I/O signal generator according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing another configuration example of a timing calibration circuit applicable to an I/O signal generator according to an embodiment of the present invention.
  • the semiconductor testing apparatus is an apparatus for applying a predetermined electrical signal to a device under test (DUT) and performing testing by comparing its output value (response value) with an expected value.
  • the semiconductor testing device can be used both in the wafer inspection process and in the post-processing of packaged semiconductors.
  • the following explanation is an embodiment in a wafer inspection process.
  • FIG. 1 is a diagram showing a schematic configuration of a semiconductor testing apparatus 100 according to the present embodiment.
  • a probe card and a wafer (not shown) are connected to the semiconductor testing apparatus 100.
  • DUTs 200 specifically, integrated circuits such as LSI (Large Scale Integrated Circuit)
  • the configuration example shown in FIG. 1 is shown focusing on the configuration according to this embodiment, and the semiconductor testing apparatus 100 may include additional parts.
  • the semiconductor testing apparatus 100 includes a control section that controls the entire apparatus, a test head, a stage section, a stage driving section, a wafer transport section, a user operation section, and the like. good.
  • connection terminals and connection wires are merely examples, and the present invention is not limited to these.
  • a plurality of connection terminals and connection lines may be shown together as one, or may be omitted. In this embodiment, description will be given focusing on a typical configuration.
  • the semiconductor test device 100 includes an oscillator 110, a pattern generator 130, and a plurality of pin test circuits 140.
  • the oscillator 110 supplies an original oscillation (master clock) commonly used within the semiconductor testing apparatus 100.
  • Pattern generator 130 generates pattern signals used for testing.
  • the pattern signal may be defined in advance, or may be specified by the user of the semiconductor testing apparatus 100 according to the DUT 200.
  • the pattern signal includes several types of signals such as a timing control signal, test data, expected value, and I/O signal, which will be described in detail later.
  • the semiconductor testing apparatus 100 may be provided with a plurality of pin test circuits 140 depending on the number of testable pins of the DUT 200 or the number of DUTs to be tested at once.
  • Each of the plurality of pin test circuits 140 includes a test signal generator 300, a DUT signal detector 400, an I/O signal generator 500, a driver 141, and analog comparators 142 and 143.
  • the timing calibration circuit according to this embodiment is configured to correspond to the test signal generator 300, the DUT signal detector 400, and the I/O signal generator 500, respectively.
  • the test signal generator 300 generates a test signal for the corresponding DUT 200 based on the signals from the oscillator 110 and the pattern generator 130. That is, the test signal generator 300 functions as a test signal generation circuit that generates a test signal for the DUT 200.
  • the test signal generated by the test signal generator 300 is output to the driver 141. Details of the configuration of test signal generator 300 will be described later.
  • the DUT signal detector 400 determines whether the response waveform from the corresponding DUT 200 is as expected. That is, the DUT signal detector 400 functions as a determination circuit that performs determination based on the response signal from the DUT 200 and the expected value from the pattern generator 130. The results detected by the DUT signal detector 400 are reported to the user of the semiconductor testing apparatus 100 in association with the DUT 200, or are recorded as test results in a fail memory (not shown) or the like.
  • the I/O signal generator 500 generates a control signal for controlling the driver 141 to a high impedance state, a terminal potential, etc. based on the signals from the oscillator 110 and the pattern generator 130. That is, the I/O signal generator 500 functions as a control signal generation circuit that generates a control signal for controlling the driver 141.
  • the control signal generated by I/O signal generator 500 is output to driver 141.
  • the driver 141 Based on the test signal from the test signal generator 300, the driver 141 forms a test waveform (electrical signal) with a desired voltage using a power source (not shown) that determines the output voltage of the driver, and generates a test waveform (electrical signal) with a desired voltage. The voltage is applied to the test device 200. At this time, based on the control signal from the I/O signal generator 500, the driver 141 applies a test signal from the driver 141 to the DUT 200, and sets a high impedance state or a termination voltage in order to receive a response waveform from the DUT 200. Performs output control.
  • Analog comparator 142 compares the output from DUT 200 and VOH , and outputs the result to DUT signal detector 400.
  • the value of V OH is predefined and provided from a predetermined power supply circuit (not shown).
  • Analog comparator 143 compares the output from DUT 200 and VOL , and outputs the result to DUT signal detector 400.
  • the value of V OL is predefined and provided from a predetermined power supply circuit (not shown).
  • test signal generator 300 DUT signal detector 400, and I/O signal generator 500 that can be configured including the timing calibration circuit according to the present embodiment will be described.
  • FIG. 2 is a diagram showing an example of the circuit configuration of the test signal generator 300 according to this embodiment.
  • the test signal generator 300 receives a master clock from the oscillator 110 and a pattern signal (timing control signal, test data, etc.) from the pattern generator 130. Further, the test signal generator 300 outputs a test signal and a test periodic signal.
  • the test signal generator 300 includes a flip-flop circuit 301, a memory 302, a counter 303, a plurality of edge generators 310, a driver formatter 304, and a timing calibration circuit 320.
  • the flip-flop circuit 301 uses the output (test cycle signal) from the counter 303 as a clock input, and holds a timing control signal for each test cycle.
  • the timing control signal from the flip-flop circuit 301 is output to the memory 302 and each of the plurality of edge generators 310.
  • the counter 303 takes in the period signal setting value (frequency division number N) from the memory 302 at the rising edge of the master clock, and generates the test period signal when it has counted N clocks. do. Counter 303 repeats this operation to generate a test periodic signal.
  • the test period signal from the counter 303 is also output to each of the flip-flop circuit 301 and the plurality of edge generators 310.
  • Each of the plurality of edge generators 310 includes a memory 311, an adder 312, a counter 313, and a delay circuit 314.
  • the timing control signal which is the output of the flip-flop circuit 301, is read out from the edge signal setting delay time values (timing setting values) stored as timing information in the memory 311 as a reference address, and timing calibration is performed.
  • the offset value from the circuit 320 is added by the adder 312, and the resulting value is set in the counter 313 and the delay circuit 314.
  • the delay time setting value for the counter 313 is set in the counter 313 at the rising edge of the master clock when the test period signal is being generated.
  • the adder 312 adds the offset value from the timing calibration circuit 320 to the set delay time value of the edge signal from the memory 311, thereby correcting the timing fluctuation.
  • the counter 313 performs a delay that is an integral multiple of the master clock period
  • the delay circuit 314 performs a delay that is less than the master clock period.
  • the delay circuit 314 performs a delay with a time resolution finer than the period of the master clock.
  • the edge of a signal is defined as a potential transition from a Low (L) level to a High (H) level (rising), or a potential transition from a High (H) level to a Low (L) level (a falling edge). ), and will be explained here using an example using a rising edge as a reference.
  • the driver formatter 304 receives the test data from the pattern generator 130 and the signal from the edge generator 310 as input, and functions as a signal generation circuit that generates a test signal.
  • FIG. 3A is a circuit diagram showing a configuration example of a timing calibration circuit 320 provided in the test signal generator 300 according to the present embodiment.
  • the timing calibration circuit 320 derives the amount of timing variation (offset value) that occurs in the edge generator 310. As shown in FIG. 2, the master clock from the oscillator 110 is input to the timing calibration circuit 320.
  • the timing calibration circuit 320 includes a frequency divider 321, a counter 322, a delay circuit 323, a driver formatter 324, a flip-flop circuit 325, a phase comparator 326, an RS flip-flop circuit 327, a negative logic AND circuit 328, a delay element 329, and
  • the configuration includes a counter 330.
  • Frequency divider 321 divides the master clock by N and outputs the signal to counter 322 and flip-flop circuit 325.
  • the counter 322 is set based on an offset value obtained by a counter 330, which will be described later, at the rising edge of the master clock when a signal is output from the frequency divider 321, and delays by an integral multiple of the master clock cycle.
  • the delay circuit 323 delays less than the master clock cycle based on the signal from the counter 330 (that is, the offset value derived by the timing calibration circuit 320), and outputs the delay to the driver formatter 324.
  • the driver formatter 324 has the same configuration as the driver formatter 304 included in the test signal generator 300 shown in FIG. 2. That is, the configurations of the counter 313, delay circuit 314, and driver formatter 304 in FIG. 2 are provided so as to correspond to the configurations of the counter 322, delay circuit 323, and driver formatter 324 of the timing calibration circuit 320. With this configuration, signal delays caused in each configuration due to variations in operating conditions can be made the same or substantially the same. Further, if the delay caused by the driver formatter 304 is small enough to be ignored, the driver formatter 324 in the timing calibration circuit 320 may be omitted.
  • the flip-flop circuit 325 receives the master clock and the signal from the frequency divider 321 as input, and outputs the signal to the phase comparator 326.
  • the counter 322 and the flip-flop circuit 325 are synchronized by inputting the same clock (ie, master clock).
  • the phase comparator 326 inputs the signal from the driver formatter 324 and the signal from the flip-flop circuit 325, and outputs a signal according to the phase difference between them.
  • a signal having the same width as the phase difference is output from the terminal U side as H (High).
  • a signal having the same width as the phase difference is output as H (High) from the terminal D side.
  • the RS flip-flop circuit 327 inputs two outputs from the phase comparator 326 (outputs from terminals U and D in FIG. 3A), and if the phase of FB is delayed compared to R (that is, the output from terminal U outputs the inverted value of H (i.e., L), and if the phase of FB is advanced compared to R (i.e., the value of terminal D is H), the inverted value of L (i.e., , H), and if there is no phase difference, the previous output is maintained.
  • the RS flip-flop circuit 327 functions as a phase relationship output circuit that detects the phase relationship between two input signals and outputs the detected phase relationship.
  • the negative logic AND circuit 328 receives two outputs from the phase comparator 326 (terminal U and terminal D in FIG. 3A), and since U and D of the phase comparator 326 do not output H at the same time, When either becomes H, it outputs H.
  • the output of the negative logic AND circuit 328 is input to the delay element 329.
  • Delay element 329 delays the input signal by a certain period of time and outputs the delayed signal to counter 330 .
  • the fixed time here is defined according to the setup time of the U/D signal with respect to the clock of the counter 330. A specific example will be described later using a timing chart.
  • the counter 330 uses the signal from the delay element 329 as a clock input and the signal from the RS flip-flop circuit 327 as an input for switching up/down, performs counting, and outputs the count value as a timing variation amount (offset value). It is an up/down counter.
  • the counter 330 is composed of an N-ary up/down counter. In other words, the counter 330 functions as a conversion circuit that converts an input signal into a timing fluctuation amount (offset value) of data of a predetermined number of bits.
  • FIG. 3B shows a timing chart of the timing calibration circuit 320, and shows the master clock, R and FB which are the inputs of the phase comparator 326 in order from the top.
  • the period of the master clock here is not particularly limited, and may be set according to the configuration of the DUT 200, etc.
  • FB a thick broken line indicates a state in which R is ahead of R by less than the period of the master clock, and a thin broken line indicates a state in which R is delayed by less than the period of the master clock.
  • FIG. 4A shows a timing chart of the timing calibration circuit 320, and shows, from the top, the master clock, the output from the frequency divider 321, and the inputs R and FB of the phase comparator 326.
  • the example in FIG. 4A shows a state in which FB lags behind R.
  • FIG. 4B shows the states of each signal based on the timing chart shown in FIG. 4A.
  • R, FB, U, and D correspond to the input and output of the phase comparator 326 (PSD).
  • the three timing charts below correspond to the input/output of the counter 330 shown in FIG. ) shows the output of counter 330. Note that, as shown by the broken-line ellipses in the three timing charts below, it takes a certain amount of time to set up/down the counter 330. Therefore, as shown in FIG. 3A, by providing a delay element 329, a delay time corresponding to this setup time is provided.
  • the negative logic AND circuit 328 outputs H, which is input to the clock of the counter 330 via the delay element 329 ((2) in FIG. 4B). As a result, the count number of the counter 330 is decremented by one.
  • the timing calibration circuit 320 With the configuration of the timing calibration circuit 320 as described above, when the FB is ahead (lags), the set value of the delay circuit 323 increases (decreases) by 1LSB (Least Significant Bit), and the FB When the phases of and R match, both U and D become L. As a result, the RS flip-flop circuit 327 maintains its previous state and the output of the negative logic AND circuit 328 remains at L, so the count value (offset value) of the up/down counter becomes a constant value. Note that when the set value of the delay circuit 323 reaches the upper limit, the set value of the delay circuit 323 becomes zero, and the LSB of the counter 322 is incremented by +1. The offset value here is input to the adder 312 of the edge generator 310. As a result, the residual delay time (setting value: 0 [ns]) of the edge generator 310 is always N times the period of the master clock.
  • the configuration for deriving the amount of timing variation in the timing calibration circuit 320 is different from the configuration in the edge generator 310. By making them compatible and common, it is possible to more accurately correct the amount of variation in signal delay time that occurs in each configuration due to variations in operating conditions, etc.
  • FIG. 3C is a diagram showing an example of another configuration of the timing calibration circuit 320 of the test signal generator 300.
  • the difference from the timing calibration circuit 320 shown in FIG. 3A is that a digital LPF (Low Pass Filter) 331 is provided after the counter 330.
  • a digital LPF Low Pass Filter
  • noise in the signal can be removed.
  • jitter in the signal waveform can be removed.
  • the configuration of the low-pass filter used in the digital LPF 331 is not particularly limited, and the frequency band to be filtered may be set arbitrarily by the user of the semiconductor test equipment 100, or may be predefined. Good too.
  • FIG. 5 is a diagram showing an example of the circuit configuration of the DUT signal detector 400 according to this embodiment.
  • the DUT signal detector 400 includes a master clock from the oscillator 110, a pattern signal (timing control signal, expected value) from the pattern generator 130, and a response signal from the corresponding DUT 200 (see FIG. In configuration No. 1, signals from analog comparators 142 and 143) are input.
  • the DUT signal detector 400 includes a flip-flop circuit 401, a memory 402, a counter 403, a plurality of edge generators 410, a digital comparator 404, and a timing calibration circuit 420.
  • the DUT signal detector 400 according to this embodiment has the same configuration as the test signal generator 300 shown using FIG. 2 except for the digital comparator 404.
  • the digital comparator 404 inputs the expected value from the pattern generator 130, the signal from the edge generator 410, and the response signal from the DUT 200, and compares the expected value from the pattern generator 130 with the response signal from the DUT 200. By doing so, a signal (pass/fail signal) indicating the success or failure of the test is output. Therefore, digital comparator 404 functions as a signal generation circuit that generates a signal indicating the test result.
  • the pass/fail signal may be used to notify the user via a display unit (not shown) of the test signal generator 300, or may be stored in a fail memory (not shown).
  • FIG. 6A is a diagram showing a configuration example of a timing calibration circuit 420 provided in the DUT signal detector 400 according to the present embodiment.
  • the configuration of the timing calibration circuit 420 is the same as that of the timing calibration circuit 320 of the test signal generator 300 shown in FIG. 3A, except that a digital comparator 424 is provided in place of the driver formatter 324. It is similar to
  • the digital comparator 424 has the same configuration as the digital comparator 404 included in the DUT signal detector 400 shown in FIG. 5. That is, the configurations of the counter 413, delay circuit 414, and digital comparator 404 in FIG. 5 are provided so as to correspond to the configurations of the counter 422, delay circuit 423, and digital comparator 424 of the timing calibration circuit 420. With this configuration, signal delays caused in each configuration due to variations in operating conditions can be made the same or substantially the same. Further, if the delay caused by the digital comparator 404 is small enough to be ignored, the digital comparator 424 in the timing calibration circuit 420 may be omitted.
  • FIG. 6B shows a timing chart of the timing calibration circuit 420, and is similar to FIG. 3B.
  • FIG. 6C is a diagram showing an example of another configuration of the timing calibration circuit 420 of the DUT signal detector 400, and corresponds to the example configuration of FIG. 3C.
  • FIG. 7 is a diagram showing an example of the circuit configuration of the I/O signal generator 500 according to this embodiment.
  • the master clock from the oscillator 110 and the pattern signal (timing control signal, I/O signal) from the pattern generator 130 are input to the I/O signal generator 500.
  • the I/O signal generator 500 also outputs a control signal to the driver 141.
  • the I/O signal generator 500 includes a flip-flop circuit 501, a memory 502, a counter 503, a plurality of edge generators 510, an I/O formatter 504, and a timing calibration circuit 520.
  • the I/O signal generator 500 according to this embodiment has the same configuration as the test signal generator 300 shown using FIG. 2 except for the I/O formatter 504.
  • the I/O formatter 504 receives the I/O signal from the pattern generator 130 and the signal from the edge generator 510, and generates a control signal for switching the output of the driver comparator (driver 141 in this example). functions as a signal generation circuit.
  • FIG. 8A is a diagram showing a configuration example of a timing calibration circuit 520 provided in the I/O signal generator 500 according to the present embodiment.
  • the configuration of the timing calibration circuit 520 is the same as the timing calibration circuit 320 of the test signal generator 300 shown in FIG. 3A, except that an I/O formatter 524 is provided instead of the driver formatter 324.
  • the configuration is similar to that of .
  • the I/O formatter 524 has the same configuration as the I/O formatter 504 included in the I/O signal generator 500 shown in FIG. 7. That is, the configurations of the counter 513, delay circuit 514, and I/O formatter 504 in FIG. It will be done. With this configuration, signal delays caused in each configuration due to variations in operating conditions can be made the same or substantially the same. Further, if the delay caused by the I/O formatter 504 is small enough to be ignored, the I/O formatter 524 in the timing calibration circuit 520 may be omitted.
  • FIG. 8B shows a timing chart of the timing calibration circuit 520, and is similar to FIG. 3B.
  • FIG. 8C is a diagram showing an example of another configuration of the timing calibration circuit 520 of the I/O signal generator 500, and corresponds to the configuration example of FIG. 3C.
  • each of the timing calibration circuits 320, 420, and 520 has the same configuration as the circuit for deriving the amount of variation, so that the effects of changes in the operating situation are made the same. As a result, the accuracy of deriving the amount of variation with respect to timing is improved. For example, even if the operating environment such as the ambient temperature of the timing calibration circuit changes, the effect will be substantially the same, and it is possible to suppress the differences between the circuits from increasing.
  • a configuration in which a timing calibration circuit is applied to the test signal generator 300, DUT signal detector 400, and I/O signal generator 500 included in the semiconductor test equipment 100 has been described. It is not limited.
  • the configuration of the timing calibration circuit according to this embodiment may be applied to other circuits included in the semiconductor testing apparatus 100. If the temperature and power supply voltage of each circuit are the same, even if these configurations are applied, it is possible to perform a test with high accuracy.
  • a program or application for realizing the functions of one or more embodiments described above is supplied to a system or device using a network or a storage medium, and one or more processors in a computer of the system or device are provided. This can also be realized by reading and executing a program.
  • circuit that realizes one or more functions (for example, an ASIC (Application Specific Integrated Circuit) or an FPGA (Field Programmable Gate Array)).
  • ASIC Application Specific Integrated Circuit
  • FPGA Field Programmable Gate Array
  • the present invention is not limited to the above-described embodiments, and those skilled in the art may combine the configurations of the embodiments with each other, modify or apply them based on the description of the specification and well-known techniques. It is also contemplated by the present invention to do so, and is included within the scope for which protection is sought.
  • first and second are used for convenience to distinguish from other configurations. Therefore, these terms are not necessarily intended to be interpreted in a limited manner to refer only to specific components, and may be read as appropriate depending on the embodiment or configuration, for example.
  • a test circuit (for example, 140) used in a semiconductor test apparatus (for example, 100) that tests a device under test (for example, 200), a first counter (for example, 313, 413, 513) that generates a delay in increments of the master clock cycle; a first delay circuit (for example, 314, 414, 514) that generates a predetermined delay with respect to the signal from the first counter with a time resolution finer than the period of the master clock; a first signal generation circuit (for example, 304, 404, 504) that generates a signal related to the test based on a pattern signal and a signal from the first delay circuit; A timing calibration circuit (for example, 320, 420, 520) that derives a timing variation amount using a circuit configuration corresponding to the first counter, the first delay circuit, and the first signal generation circuit.
  • the variation amount derived by the timing calibration circuit is added to the timing setting value read out from a memory (for example, 311) in which timing information is stored by the timing control signal included in the pattern signal, and the variation amount derived by the timing calibration circuit is added to 1 counter and an adder (for example, 312, 412, 512) that outputs a control signal for the first delay circuit; Test circuit with a memory (for example, 311) in which timing information is stored by the timing control signal included in the pattern signal, and the variation amount derived by the timing calibration circuit is added to 1 counter and an adder (for example, 312, 412, 512) that outputs a control signal for the first delay circuit; Test circuit with
  • the timing calibration circuit includes: a second counter (e.g., 322, 422, 522) corresponding to the first counter; a second delay circuit (for example, 323, 423, 523) corresponding to the first delay circuit; a second signal generation circuit (for example, 324, 424, 524) corresponding to the first signal generation circuit; a derivation circuit (for example, 326 to 330, 426 to 430, 526 to 530) that derives the variation amount based on the signal from the second signal generation circuit and the master clock;
  • the test circuit according to (1) having:
  • the timing correction control circuit has a configuration that corresponds to the counter, delay circuit, and signal generation circuit included in the timing generation circuit, so that it is possible to accurately derive the amount of timing variation caused by these. becomes.
  • timing calibration circuit further includes a low-pass filter (for example, 331, 431, 531) for the fluctuation amount signal derived by the derivation circuit.
  • the derivation circuit is a phase comparison circuit (for example, 326, 426, 526) that detects a phase difference between the signal from the second signal generation circuit and a clock having a predetermined period based on the master clock; a phase relationship output circuit (for example, 327, 427, 527) that detects the phase relationship between the signal from the second signal generation circuit and the clock of the predetermined period; a conversion circuit (for example, 330, 430, 530) that derives the amount of variation using the phase difference and the phase relationship;
  • the test circuit according to (2) or (3) which has:
  • the test circuit is: a test signal generation circuit (for example, 300) that generates a test signal for the device under test; a determination circuit (for example, 400) that determines the device under test based on a response waveform from the device under test; a control signal generation circuit (for example, 500) that generates a control signal for a driver (for example, 141) that generates a waveform signal for the device under test from the test signal; Equipped with The first counter, the first delay circuit, the first signal generation circuit, the timing calibration circuit, and the adder include the test signal generation circuit, the determination circuit, and the control signal generation circuit. provided corresponding to at least one of the The test circuit according to any one of (1) to (5).
  • the difference in the amount of fluctuation between the timing generation circuit and the timing correction control circuit that may occur due to fluctuations in the operating environment is detected.
  • the first signal generation circuit provided corresponding to the test signal generation circuit generates a signal from the device under test based on the test data included in the pattern signal and the signal from the first delay circuit.
  • the test circuit according to (6) which is a circuit (for example, 304) that generates a test signal for.
  • the first signal generation circuit provided corresponding to the determination circuit generates an expected value included in the pattern signal, a response waveform from the device under test, and a signal from the first delay circuit.
  • the test circuit according to (6) or (7) which is a circuit (for example, 404) that generates a signal indicating a test result of the device under test based on the test result.
  • the first signal generation circuit provided corresponding to the control signal generation circuit controls the driver based on the control signal included in the pattern signal and the signal from the first delay circuit.
  • the test circuit according to any one of (6) to (8), which is a circuit (eg, 504) that generates a signal.
  • an oscillator e.g., 110
  • a pattern generation circuit for example, 130
  • the test circuit according to any one of (6) to (9), a driver (for example, 141) that applies a test waveform to the device under test based on the test signal and control signal generated by the test circuit; a comparison circuit (for example, 142, 143) that compares the response waveform from the device under test and a predetermined voltage;
  • the present invention is applicable, for example, to a semiconductor testing device for testing the quality of semiconductors in semiconductor manufacturing.

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Abstract

試験回路は、マスタクロックの周期刻みで遅延を発生するカウンタと、カウンタからの信号に対してマスタクロックの周期より細かい時間分解能で遅延を発生する遅延回路と、パターン信号と、遅延回路からの信号に基づいて信号を生成する信号生成回路と、タイミングの変動量を導出するタイミングキャリブレーション回路と、パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に変動量を加算し、カウンタと遅延回路の制御信号を出力する加算器を有する。

Description

試験回路、および半導体試験装置
　本願発明は、試験回路、および半導体試験装置に関する。
　従来、半導体の製造において、半導体の品質を試験するための半導体試験装置が用いられている。半導体試験装置では、被試験体であるＤＵＴ（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ：被試験デバイス）に対し、処理負荷を抑えつつ、精度良く試験することが望まれている。
　例えば、特許文献１では、試験の精度に影響する遅延量変動に起因する誤差を、比較的安価な回路を用いて低減させ、タイミング精度を向上する構成が開示されている。
日本国特許第４１２５１３８号公報
　半導体試験装置では、その機能に応じて様々な回路を有し、ＤＵＴに印加する試験信号やＤＵＴからの応答波形を比較判定するタイミング精度が重要となる。試験信号や比較判定信号に対するタイミング補正制御には、様々な回路構成を適用することが可能であるが、タイミング発生と補正制御のための回路構成が異なった場合には、動作環境に応じて、正確なタイミング補正が実現できない問題がある。例えば、動作環境として、周辺温度や電源電圧などが挙げられるが、回路構成が異なれば、その動作環境の変化によるタイミング変動量の影響も異なる。
　例えば、特許文献１のタイミング回路の構成では、エッジ発生回路と変動量演算回路はそれぞれ異なる構成にて遅延制御を行っている。そのため、周辺温度などの動作環境が変化した際に生じる影響、例えば、周波数の変動割合が異なり変動割合の差がタイミング補正誤差となり、半導体試験装置のタイミング精度を劣化させる。
　上記課題を鑑み、本願発明は、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制することを可能とし、また、タイミング補正制御の処理負荷を低減することを可能とする。更には、その回路構成を用いて半導体試験装置による試験精度を向上させることを目的とする。
　上記課題を解決するために本願発明は以下の構成を有する。すなわち、被試験デバイスの試験を行う半導体試験装置に用いられる試験回路であって、
　マスタクロックの周期刻みで遅延を発生する第１のカウンタと、
　前記第１のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第１の遅延回路と、
　パターン信号と、前記第１の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第１の信号生成回路と、
　前記第１のカウンタ、前記第１の遅延回路、および前記第１の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
　前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第１のカウンタと前記第１の遅延回路の制御信号を出力する加算器と、
を有する。
　また、本願発明の別の形態は以下の構成を有する。すなわち、半導体試験装置であって、
　マスタクロックを提供する発振器と、
　パターン信号を生成するパターン生成回路と、
　試験回路と、
　前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバと、
　前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路と、
を有し、
　前記試験回路は、
　マスタクロックの周期刻みで遅延を発生する第１のカウンタと、
　前記第１のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第１の遅延回路と、
　パターン信号と、前記第１の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第１の信号生成回路と、
　前記第１のカウンタ、前記第１の遅延回路、および前記第１の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
　前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第１のカウンタと前記第１の遅延回路の制御信号を出力する加算器と、
を有する。
　本願発明により、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
本願発明の一実施形態に係る半導体試験装置の構成例を示すブロック図。 本願発明の一実施形態に係る試験信号発生器の構成例を示す回路図。 本願発明の一実施形態に係る試験信号発生器にて適用可能なタイミングキャリブレーション回路の構成例を示す回路図。 本願発明の一実施形態に係る試験信号発生器にて適用可能なタイミングキャリブレーション回路のタイミングチャートの例図。 本願発明の一実施形態に係る試験信号発生器にて適用可能なタイミングキャリブレーション回路の別の構成例を示す回路図。 本願発明の一実施形態に係る試験信号発生器にて適用可能なタイミングキャリブレーション回路のタイミングチャートの例図。 本願発明の一実施形態に係る試験信号発生器にて適用可能なタイミングキャリブレーション回路のタイミングチャートの例図。 本願発明の一実施形態に係るＤＵＴ信号検出器の構成例を示す回路図。 本願発明の一実施形態に係るＤＵＴ信号検出器にて適用可能なタイミングキャリブレーション回路の構成例を示す回路図。 本願発明の一実施形態に係るＤＵＴ信号検出器にて適用可能なタイミングキャリブレーション回路のタイミングチャートの例図。 本願発明の一実施形態に係るＤＵＴ信号検出器にて適用可能なタイミングキャリブレーション回路の別の構成例を示す回路図。 本願発明の一実施形態に係るＩ／Ｏ信号発生器の構成例を示す回路図。 本願発明の一実施形態に係るＩ／Ｏ信号発生器にて適用可能なタイミングキャリブレーション回路の構成例を示す回路図。 本願発明の一実施形態に係るＩ／Ｏ信号発生器にて適用可能なタイミングキャリブレーション回路のタイミングチャートの例図。 本願発明の一実施形態に係るＩ／Ｏ信号発生器にて適用可能なタイミングキャリブレーション回路の別の構成例を示す回路図。
　以下、本願発明を実施するための形態について図面などを参照して説明する。なお、以下に説明する実施形態は、本願発明を説明するための一実施形態であり、本願発明を限定して解釈されることを意図するものではなく、また、各実施形態で説明されている全ての構成が本願発明の課題を解決するために必須の構成であるとは限らない。また、各図面において、同じ構成要素については、同じ参照番号を付すことにより対応関係を示す。
　＜第１の実施形態＞
　以下、本願発明の第１の実施形態について説明を行う。
　本実施形態に係る半導体試験装置は、被試験デバイス（ＤＵＴ）に対して所定の電気信号を印加し、その出力値（応答値）と期待値との比較により検査を行うための装置である。特に、本実施形態に係る半導体試験装置は、ウェーハ検査工程でも、パッケージされた半導体の後工程においても利用可能である。以下の説明はウェーハ検査工程での実施形態である。
　図１は、本実施形態に係る半導体試験装置１００の概略構成を示す図である。半導体試験装置１００には、不図示のプローブカードやウェーハが接続される。ウェーハ上には、すでに試験対象である複数のＤＵＴ２００（具体的には、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などの集積回路）が形成されているものとする。なお、図１に示す構成例は、本実施形態に係る構成に着目して示したものであり、半導体試験装置１００は更なる部位を備えていてよい。例えば、図１には示していないが、半導体試験装置１００は、装置全体の制御を司る制御部、テストヘッド、ステージ部、ステージ駆動部、ウェーハ搬送部、ユーザ操作部などを含んで構成されてよい。
　また、各図に示す回路や部位の入出力の接続状態、接続端子や接続線の数などは一例であり、これに限定するものではない。例えば、複数の接続端子や接続線が１つにまとめて示されている場合もあるし、省略されている場合もある。本実施形態では、代表的な構成に着目して説明を行う。
　半導体試験装置１００は、発振器１１０、パターン発生器１３０、および、複数のピン試験回路１４０を含んで構成される。発振器１１０は、半導体試験装置１００内にて共通的に用いられる原発振（マスタクロック）を供給する。パターン発生器１３０は、試験に用いられるパターン信号を発生させる。パターン信号は、予め規定されていてもよいし、半導体試験装置１００の利用者によりＤＵＴ２００に応じて指定されてもよい。本実施形態においてパターン信号には、タイミング制御信号、テストデータ、期待値、Ｉ／Ｏ信号など、いくつかの種類の信号を含むものとし、詳細については後述する。半導体試験装置１００には、試験可能なＤＵＴ２００のピン数や一度に試験するＤＵＴの数に応じて、複数のピン試験回路１４０が設けられてよい。
　複数のピン試験回路１４０はそれぞれ、試験信号発生器３００、ＤＵＴ信号検出器４００、Ｉ／Ｏ信号発生器５００、ドライバ１４１、アナログコンパレータ１４２、１４３を含んで構成される試験回路である。詳細については後述するが、本実施形態に係るタイミングキャリブレーション回路は、試験信号発生器３００、ＤＵＴ信号検出器４００、およびＩ／Ｏ信号発生器５００それぞれに対応して構成される。
　試験信号発生器３００は、発振器１１０およびパターン発生器１３０からの信号に基づいて、対応するＤＵＴ２００に対する試験信号を生成する。つまり、試験信号発生器３００は、ＤＵＴ２００に対する試験信号を生成する試験信号生成回路として機能する。試験信号発生器３００により生成された試験信号はドライバ１４１へ出力される。試験信号発生器３００の構成の詳細については後述する。
　ＤＵＴ信号検出器４００は、発振器１１０、パターン発生器１３０、アナログコンパレータ１４２、１４３からの信号に基づいて、対応するＤＵＴ２００からの応答波形が期待通りであるか判定する。つまり、ＤＵＴ信号検出器４００は、ＤＵＴ２００からの応答信号とパターン発生器１３０からの期待値に基づいて、判定を行う判定回路として機能する。ＤＵＴ信号検出器４００により検出された結果は、ＤＵＴ２００に対応付けて半導体試験装置１００の利用者に通知されたり、フェイルメモリ（不図示）などに試験結果として記録されたりする。
　Ｉ／Ｏ信号発生器５００は、発振器１１０およびパターン発生器１３０からの信号に基づいて、ドライバ１４１をハイインピーダンス状態や終端電位等に制御するための制御信号を生成する。つまり、Ｉ／Ｏ信号発生器５００は、ドライバ１４１を制御するための制御信号を生成する制御信号生成回路として機能する。Ｉ／Ｏ信号発生器５００により生成された制御信号はドライバ１４１へ出力される。
　ドライバ１４１は、試験信号発生器３００からの試験信号に基づいて、ドライバの出力電圧を決定する電源（不図示）により、所望の電圧を持った試験波形（電気信号）を形成し、対応する被試験デバイス２００へ印加する。このとき、ドライバ１４１は、Ｉ／Ｏ信号発生器５００からの制御信号に基づき、ドライバ１４１から試験信号をＤＵＴ２００へ印加したり、ＤＵＴ２００からの応答波形を受信するためにハイインピーダンス状態や終端電圧を出力したりする制御を行う。
　アナログコンパレータ１４２は、ＤＵＴ２００からの出力と、ＶＯＨとを比較し、その結果をＤＵＴ信号検出器４００へ出力する。ＶＯＨの値は予め規定され、所定の電源回路（不図示）から提供される。
　アナログコンパレータ１４３は、ＤＵＴ２００からの出力と、ＶＯＬとを比較し、その結果をＤＵＴ信号検出器４００へ出力する。ＶＯＬの値は予め規定され、所定の電源回路（不図示）から提供される。
　以下、本実施形態に係るタイミングキャリブレーション回路を含んで構成可能な試験信号発生器３００、ＤＵＴ信号検出器４００、およびＩ／Ｏ信号発生器５００の構成例についてそれぞれ説明する。
　（試験信号発生器）
　図２は、本実施形態に係る試験信号発生器３００の回路構成の例を示す図である。図１にて示したように、試験信号発生器３００には、発振器１１０からのマスタクロックと、パターン発生器１３０からのパターン信号（タイミング制御信号、テストデータなど）が入力される。また、試験信号発生器３００からは、試験信号とテスト周期信号が出力される。
　試験信号発生器３００は、フリップフロップ回路３０１、メモリ３０２、カウンタ３０３、複数のエッジ発生器３１０、ドライバフォーマッタ３０４、およびタイミングキャリブレーション回路３２０を含んで構成される。フリップフロップ回路３０１は、カウンタ３０３からの出力（テスト周期信号）をクロック入力とし、タイミング制御信号をテスト周期ごとに保持する。フリップフロップ回路３０１からのタイミング制御信号は、メモリ３０２および複数のエッジ発生器３１０それぞれに出力される。カウンタ３０３は、テスト周期信号が発生されている時、マスタクロックの立ち上がりエッジでメモリ３０２からの周期信号設定値（分周数Ｎ）を取り込み、クロックをＮ個計数した時点でテスト周期信号を発生する。カウンタ３０３はこの動作を繰り返して、テスト周期信号を発生する。カウンタ３０３によるテスト周期信号は、フリップフロップ回路３０１や複数のエッジ発生器３１０それぞれにも出力される。
　複数のエッジ発生器３１０はそれぞれ、メモリ３１１、加算器３１２、カウンタ３１３、および遅延回路３１４を含んで構成される。メモリ３１１にタイミング情報として格納されているエッジ信号の設定遅延時間値（タイミング設定値）の中から、フリップフロップ回路３０１の出力であるタイミング制御信号を参照先のアドレスとして用いて読み出し、タイミングキャリブレーション回路３２０からのオフセット値を加算器３１２で加算し、その値をカウンタ３１３と遅延回路３１４に設定する。カウンタ３１３への遅延時間設定値は、テスト周期信号が発生されている時、マスタクロックの立ち上がりエッジでカウンタ３１３に設定される。つまり、加算器３１２がメモリ３１１からのエッジ信号の設定遅延時間値に対して、タイミングキャリブレーション回路３２０からのオフセット値を加算することにより、タイミング変動に対する補正が行われる。ここで、カウンタ３１３は、マスタクロック周期の整数倍の遅延を行い、遅延回路３１４は、マスタクロックの周期未満の遅延を行う。つまり、遅延回路３１４は、マスタクロックの周期より細かい時間分解能での遅延を行う。なお、信号のエッジは、電位がＬｏｗ（Ｌ）レベルからＨｉｇｈ（Ｈ）レベルへ遷移すること（立ち上がり）、または、電位がＨｉｇｈ（Ｈ）レベルからＬｏｗ（Ｌ）レベルへ遷移すること（立ち下がり）を指し、ここでは立ち上がりエッジを基準とした例を用いて説明する。
　ドライバフォーマッタ３０４は、パターン発生器１３０からのテストデータ、およびエッジ発生器３１０からの信号を入力とし、試験信号を生成する信号生成回路として機能する。
　図３Ａは、本実施形態に係る試験信号発生器３００に備えられるタイミングキャリブレーション回路３２０の構成例を示す回路図である。タイミングキャリブレーション回路３２０は、エッジ発生器３１０にて生じるタイミングの変動量（オフセット値）を導出する。図２にて示したように、タイミングキャリブレーション回路３２０には、発振器１１０からのマスタクロックが入力される。
　タイミングキャリブレーション回路３２０は、分周器３２１、カウンタ３２２、遅延回路３２３、ドライバフォーマッタ３２４、フリップフロップ回路３２５、位相比較器３２６、ＲＳフリップフロップ回路３２７、負論理ＡＮＤ回路３２８、遅延素子３２９、およびカウンタ３３０を含んで構成される。分周器３２１は、マスタクロックをＮ分周し、その信号を、カウンタ３２２、およびフリップフロップ回路３２５へ出力する。カウンタ３２２は、分周器３２１から信号が出力されている時、マスタクロックの立ち上がりエッジで、後述するカウンタ３３０で得られるオフセット値に基づいて設定され、マスタクロック周期の整数倍の遅延を行う。
　遅延回路３２３は、カウンタ３３０からの信号（すなわち、タイミングキャリブレーション回路３２０にて導出したオフセット値）に基づき、マスタクロック周期未満の遅延を行い、ドライバフォーマッタ３２４へ出力する。ドライバフォーマッタ３２４は、図２に示す試験信号発生器３００が備えるドライバフォーマッタ３０４と同等の構成を有する。すなわち、図２のカウンタ３１３、遅延回路３１４、およびドライバフォーマッタ３０４の構成と、タイミングキャリブレーション回路３２０のカウンタ３２２、遅延回路３２３、およびドライバフォーマッタ３２４の構成とが対応するように設けられる。このように構成することで、動作条件などの変動によって各構成にて生じる信号の遅延を同一または略同一とすることができる。また、ドライバフォーマッタ３０４で生じる遅延が無視できる程度に小さい場合には、タイミングキャリブレーション回路３２０内のドライバフォーマッタ３２４を省略してもよい。
　フリップフロップ回路３２５は、マスタクロックと、分周器３２１からの信号を入力として、信号を位相比較器３２６へ出力する。本実施形態では、カウンタ３２２と、フリップフロップ回路３２５に同じクロック（すなわち、マスタクロック）を入力とすることで、これらの同期をとる。
　位相比較器３２６は、ドライバフォーマッタ３２４からの信号、および、フリップフロップ回路３２５からの信号を入力とし、これらの位相差に応じて信号を出力する。本例では、位相比較器３２６において、ＦＢの位相がＲに比べて遅れていれば端子Ｕ側から、位相差と同じ幅の信号をＨ（Ｈｉｇｈ）として出力する。また、位相比較器３２６において、ＦＢの位相がＲに比べて進んでいれば端子Ｄ側から、位相差と同じ幅の信号をＨ（Ｈｉｇｈ）として出力する。
　ＲＳフリップフロップ回路３２７は、位相比較器３２６からの２つの出力（図３Ａの端子Ｕと端子Ｄからの出力）を入力とし、ＦＢの位相がＲと比べて遅れていれば（すなわち、端子Ｕの値がＨである）Ｈの反転値（すなわち、Ｌ）を出力し、ＦＢの位相がＲと比べて進んでいれば（すなわち、端子Ｄの値がＨである）Ｌの反転値（すなわち、Ｈ）を出力し、位相差が無い場合は前の出力を維持する。つまり、ＲＳフリップフロップ回路３２７は、２つの入力信号の位相関係を検出し、出力する位相関係出力回路として機能する。
　負論理ＡＮＤ回路３２８は、位相比較器３２６からの２つの出力（図３Ａの端子Ｕと端子Ｄ）を入力とし、位相比較器３２６のUとDは同時にＨが出力されないので、ＵとＤのどちらかがＨになると、Ｈを出力する。負論理ＡＮＤ回路３２８の出力は、遅延素子３２９へ入力される。遅延素子３２９は、入力された信号を一定の時間遅延させ、カウンタ３３０へ出力する。ここでの一定時間は、カウンタ３３０のクロックに対するＵ／Ｄ信号のセットアップ時間に応じて規定される。具体的な例については、タイミングチャートを用いて後述する。
　カウンタ３３０は、遅延素子３２９からの信号をクロック入力、ＲＳフリップフロップ回路３２７からの信号をアップ／ダウンの切り替え用入力として、カウントを行い、カウント値をタイミングの変動量（オフセット値）として出力するアップ／ダウンカウンタである。カウンタ３３０は、Ｎ進アップダウンカウンタにて構成される。つまり、カウンタ３３０は、入力された信号を、所定のビット数のデータのタイミングの変動量（オフセット値）に変換する変換回路として機能する。
　図３Ｂは、タイミングキャリブレーション回路３２０のタイミングチャートを示し、上から順に、マスタクロック、位相比較器３２６の入力であるＲおよびＦＢを示す。ここでのマスタクロックの周期は特に限定するものではなく、ＤＵＴ２００の構成等に応じて設定されてよい。マスタクロックのＮ倍の周期の長さ（Ｎ＊ＣＬＫ）をエッジ周期Ｔｐｄ（ｅｄｇｅ）とし、本例では、Ｎ＝８の例を示している。ＦＢにおいて、太い破線はマスタクロックの周期未満においてＲに対して進んでいる状態を示し、細い破線はＲに対してマスタクロックの周期未満において遅れている状態を示している。
　図４Ａは、タイミングキャリブレーション回路３２０のタイミングチャートを示し、上から順に、マスタクロック、分周器３２１による出力、位相比較器３２６の入力であるＲおよびＦＢを示す。図４Ａの例では、ＦＢがＲに対して遅れている状態を示す。
　図４Ｂは、図４Ａに示したタイミングチャートに基づき、各信号の状態を示す。Ｒ、ＦＢ、Ｕ、Ｄは、位相比較器３２６（ＰＳＤ）の入出力に対応する。また、下の３つのタイミングチャートは、図３Ａに示したカウンタ３３０の入出力に対応し、上から順に、（１）ＲＳフリップフロップ回路３２７の出力、（２）遅延素子３２９の出力、（３）カウンタ３３０の出力を示す。なお、下の３つのタイミングチャートにおいて破線の楕円にて示すように、カウンタ３３０のアップ／ダウンのセットアップには、一定の時間を要する。そのため、図３Ａに示すように、遅延素子３２９を設けることで、このセットアップ時間に対応した遅延時間を設ける。
　図４Ｂの「Ｎ＊ＣＬＫ」で示された範囲の振る舞いを具体的に説明する。ＲがＨになるタイミングからＦＢがＨになるタイミングまで、位相比較器３２６のＵとＤは、それぞれＨとＬを出力する。この間、ＲＳフリップフロップ回路３２７のＳとＲには、それぞれＨとＬが入力されるため、ＲＳフリップフロップ回路３２７の反転出力はＬとなる（図４Ｂの（１））。したがって、カウンタ３３０は「ダウン」にセットされる。
　また、負論理ＡＮＤ回路３２８はＨを出力し、遅延素子３２９を経てカウンタ３３０のクロックに入力される（図４Ｂの（２））。この結果、カウンタ３３０のカウント数が１つ減算される。
　さらに、ＦＢがＨになったタイミング以降は、ＵとＤが共にＬになるので、ＲＳフリップフロップ回路３２７は前の出力を維持し（カウンタ３３０は「ダウン」のまま）、負論理ＡＮＤ回路３２８の出力はＬになる。
　上記のようなタイミングキャリブレーション回路３２０の構成により、ＦＢが進んで（遅れて）いる場合には、遅延回路３２３の設定値が１ＬＳＢ（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ：最下位ビット）増加（減少）し、ＦＢとＲの位相が一致したところでＵとＤは共にＬとなる。この結果、ＲＳフリップフロップ回路３２７は前の状態を維持し、負論理ＡＮＤ回路３２８の出力はＬのままになるため、アップダウンカウンタのカウント値（オフセット値）は一定値になる。なお、遅延回路３２３の設定値が上限に達した場合には、遅延回路３２３の設定値はゼロになり、カウンタ３２２のＬＳＢが＋１される。ここでのオフセット値がエッジ発生器３１０の加算器３１２に入力される。その結果、エッジ発生器３１０の残留遅延時間（設定値：０［ｎｓ］）は常にマスタクロックの周期のＮ倍になる。
　以上のように、半導体試験装置１００のピン試験回路１４０に設けられる試験信号発生器３００では、タイミングキャリブレーション回路３２０にてタイミングの変動量を導出する際の構成を、エッジ発生器３１０における構成と対応させて共通化することで、動作条件などの変動によって各構成にて生じる信号の遅延時間変動量をより精度良く補正することを可能としている。
　図３Ｃは、試験信号発生器３００のタイミングキャリブレーション回路３２０の別構成の例を示す図である。図３Ａに示したタイミングキャリブレーション回路３２０との差分は、カウンタ３３０の後にデジタルＬＰＦ（Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）３３１が設けられている点である。デジタルＬＰＦ３３１によって高周波成分を除去することで、信号のノイズを除去することができる。これにより、例えば、信号波形のジッタを除去することができる。なお、デジタルＬＰＦ３３１にて用いられるローパスフィルタの構成は特に限定するものではなく、フィルタリング対象の周波数帯域などは、半導体試験装置１００の利用者が任意に設定できてもよいし、予め規定されていてもよい。
　（ＤＵＴ信号検出器）
　図５は、本実施形態に係るＤＵＴ信号検出器４００の回路構成の例を示す図である。図１にて示したように、ＤＵＴ信号検出器４００には、発振器１１０からのマスタクロック、パターン発生器１３０からのパターン信号（タイミング制御信号、期待値）、対応するＤＵＴ２００からの応答信号（図１の構成では、アナログコンパレータ１４２、１４３からの信号）が入力される。
　ＤＵＴ信号検出器４００は、フリップフロップ回路４０１、メモリ４０２、カウンタ４０３、複数のエッジ発生器４１０、デジタルコンパレータ４０４、およびタイミングキャリブレーション回路４２０を含んで構成される。本実施形態に係るＤＵＴ信号検出器４００は、デジタルコンパレータ４０４以外の構成については、図２を用いて示した試験信号発生器３００と共通である。
　デジタルコンパレータ４０４は、パターン発生器１３０からの期待値、エッジ発生器４１０からの信号、および、ＤＵＴ２００からの応答信号を入力とし、パターン発生器１３０からの期待値とＤＵＴ２００からの応答信号の比較を行うことで、試験の成功または失敗を示す信号（パス／フェイル信号）を出力する。したがって、デジタルコンパレータ４０４は、試験結果を示す信号を生成する信号生成回路として機能する。パス／フェイル信号は、試験信号発生器３００の表示部（不図示）などを介して利用者に通知する際に用いられてもよいし、フェイルメモリ（不図示）などに記憶されてもよい。
　図６Ａは、本実施形態に係るＤＵＴ信号検出器４００に備えられるタイミングキャリブレーション回路４２０の構成例を示す図である。本実施形態において、タイミングキャリブレーション回路４２０の構成は、ドライバフォーマッタ３２４に代えてデジタルコンパレータ４２４が設けられている構成以外は、図３Ａに示した試験信号発生器３００のタイミングキャリブレーション回路３２０の構成と同様である。
　デジタルコンパレータ４２４は、図５に示すＤＵＴ信号検出器４００が備えるデジタルコンパレータ４０４と同等の構成を有する。すなわち、図５のカウンタ４１３、遅延回路４１４、およびデジタルコンパレータ４０４の構成と、タイミングキャリブレーション回路４２０のカウンタ４２２、遅延回路４２３、およびデジタルコンパレータ４２４の構成とが対応するように設けられる。このように構成することで、動作条件などの変動によって各構成にて生じる信号の遅延を同一または略同一とすることができる。また、デジタルコンパレータ４０４で生じる遅延が無視できる程度に小さい場合には、タイミングキャリブレーション回路４２０内のデジタルコンパレータ４２４を省略してもよい。
　図６Ｂは、タイミングキャリブレーション回路４２０のタイミングチャートを示し、図３Ｂと同様となる。また、図６Ｃは、ＤＵＴ信号検出器４００のタイミングキャリブレーション回路４２０の別構成の例を示す図であり、図３Ｃの構成例に対応する。
　（Ｉ／Ｏ信号発生器）
　図７は、本実施形態に係るＩ／Ｏ信号発生器５００の回路構成の例を示す図である。図１にて示したように、Ｉ／Ｏ信号発生器５００には、発振器１１０からのマスタクロックと、パターン発生器１３０からのパターン信号（タイミング制御信号、Ｉ／Ｏ信号）が入力される。また、Ｉ／Ｏ信号発生器５００は、ドライバ１４１に対する制御信号を出力する。
　Ｉ／Ｏ信号発生器５００は、フリップフロップ回路５０１、メモリ５０２、カウンタ５０３、複数のエッジ発生器５１０、Ｉ／Ｏフォーマッタ５０４、およびタイミングキャリブレーション回路５２０を含んで構成される。本実施形態に係るＩ／Ｏ信号発生器５００は、Ｉ／Ｏフォーマッタ５０４以外の構成については、図２を用いて示した試験信号発生器３００と共通である。
　Ｉ／Ｏフォーマッタ５０４は、パターン発生器１３０からのＩ／Ｏ信号、およびエッジ発生器５１０からの信号を入力とし、ドライバコンパレータ（本例では、ドライバ１４１）の出力を切り替えるための制御信号を生成する信号生成回路として機能する。
　図８Ａは、本実施形態に係るＩ／Ｏ信号発生器５００に備えられるタイミングキャリブレーション回路５２０の構成例を示す図である。本実施形態において、タイミングキャリブレーション回路５２０の構成は、ドライバフォーマッタ３２４に代えてＩ／Ｏフォーマッタ５２４が設けられている構成以外は、図３Ａに示した試験信号発生器３００のタイミングキャリブレーション回路３２０の構成と同様である。
　Ｉ／Ｏフォーマッタ５２４は、図７に示すＩ／Ｏ信号発生器５００が備えるＩ／Ｏフォーマッタ５０４と同等の構成を有する。すなわち、図７のカウンタ５１３、遅延回路５１４、およびＩ／Ｏフォーマッタ５０４の構成と、タイミングキャリブレーション回路５２０のカウンタ５２２、遅延回路５２３、およびＩ／Ｏフォーマッタ５２４の構成とが対応するように設けられる。このように構成することで、動作条件などの変動によって各構成にて生じる信号の遅延を同一または略同一とすることができる。また、Ｉ／Ｏフォーマッタ５０４で生じる遅延が無視できる程度に小さい場合には、タイミングキャリブレーション回路５２０内のＩ／Ｏフォーマッタ５２４を省略してもよい。
　また、図８Ｂは、タイミングキャリブレーション回路５２０のタイミングチャートを示し、図３Ｂと同様となる。また、図８Ｃは、Ｉ／Ｏ信号発生器５００のタイミングキャリブレーション回路５２０の別構成の例を示す図であり、図３Ｃの構成例に対応する。
　上述したように、タイミングキャリブレーション回路３２０、４２０、５２０はそれぞれ、変動量を導出するための回路と同じ構成を有することで、動作状況の変化の影響を同等にすることとなる。その結果、タイミングに対する変動量の導出の精度を向上させている。例えば、タイミングキャリブレーション回路の周辺温度などの動作環境が変化した場合でも、その影響は略同一となり、回路間の差異が大きくなることを抑制することができる。
　また、上述した構成では、タイミングキャリブレーション回路により導出した変動量については、１つの加算器による１回の加算のみを行うため、補正に係る処理負荷を抑えることが可能である。例えば、特許文献１に示すような構成では、タイミングの補正に係る処理において、２カ所にて除算処理を行っている。つまり、本実施形態では、除算演算よりも処理負荷の低い、加算演算を１回のみ行っているため、このような構成と比較しても処理負荷を抑制でき、装置の高速化が可能となる。更には、回路の小型化も可能となる。
　なお、本実施形態では、半導体試験装置１００が備える試験信号発生器３００、ＤＵＴ信号検出器４００、およびＩ／Ｏ信号発生器５００について、タイミングキャリブレーション回路を適用する構成を説明したが、これに限定するものではない。例えば、上記の３つの回路のうちのいずれかに本実施形態に係るタイミングキャリブレーション回路の構成を適用して、その出力であるオフセット値を他の２つの回路の加算器に入力して遅延時間変動を抑制してもよいし、複数のピン試験回路１４０のいずれか一つにキャリブレーション回路を設け、オフセット値を他のピン試験回路に分配してもよい。また、半導体試験装置１００が備える他の回路に本実施形態に係るタイミングキャリブレーション回路の構成を適用してもよい。各回路の温度や電源電圧が等しい場合には、これらの構成を適用しても、高精度で試験を行うことが可能となる。
　＜その他の実施形態＞
　本願発明において、上述した１以上の実施形態の機能を実現するためのプログラムやアプリケーションを、ネットワーク又は記憶媒体等を用いてシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。
　また、１以上の機能を実現する回路（例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ））によって実現してもよい。
　このように、本願発明は上記の実施形態に限定されるものではなく、実施形態の各構成を相互に組み合わせることや、明細書の記載、並びに周知の技術に基づいて、当業者が変更、応用することも本願発明の予定するところであり、保護を求める範囲に含まれる。
　また、本明細書や特許請求の範囲の記載において、用語「第１の」、「第２の」は、他の構成と区別するために便宜的に用いているものである。したがって、必ずしもこれらの用語が特定の構成要素のみを限定的に解釈されることを意図するものでは無く、例えば、実施形態や構成に応じて適宜読み替えられるものとする。
　以上の通り、本明細書には次の事項が開示されている。
　（１）　被試験デバイス（例えば、２００）の試験を行う半導体試験装置（例えば、１００）に用いられる試験回路（例えば、１４０）であって、
　マスタクロックの周期刻みで遅延を発生する第１のカウンタ（例えば、３１３、４１３、５１３）と、
　前記第１のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第１の遅延回路（例えば、３１４、４１４、５１４）と、
　パターン信号と、前記第１の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第１の信号生成回路（例えば、３０４、４０４、５０４）と、
　前記第１のカウンタ、前記第１の遅延回路、および前記第１の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路（例えば、３２０、４２０、５２０）と、
　前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリ（例えば、３１１）から読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第１のカウンタと前記第１の遅延回路の制御信号を出力する加算器（例えば、３１２、４１２、５１２）と、
を有する試験回路。
　この構成によれば、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
　（２）　前記タイミングキャリブレーション回路は、
　前記第１のカウンタに対応する第２のカウンタ（例えば、３２２、４２２、５２２）と、
　前記第１の遅延回路に対応する第２の遅延回路（例えば、３２３、４２３、５２３）と、
　前記第１の信号生成回路に対応する第２の信号生成回路（例えば、３２４、４２４、５２４）と、
　前記第２の信号生成回路からの信号と前記マスタクロックとに基づいて、前記変動量を導出する導出回路（例えば、３２６～３３０、４２６～４３０、５２６～５３０）と、
を有する、（１）に記載の試験回路。
　この構成によれば、タイミング補正制御回路は、タイミング発生回路が備えるカウンタ、遅延回路、信号生成回路に対応した構成を有することで、これらにて生じるタイミングの変動量を精度良く導出することが可能となる。
　（３）　前記タイミングキャリブレーション回路は更に、前記導出回路にて導出した変動量の信号に対するローパスフィルタ（例えば、３３１、４３１、５３１）を有する（２）に記載の試験回路。
　この構成によれば、導出した信号におけるノイズを除去し、適切な信号を生成することが可能となる。
　（４）　前記導出回路は、
　前記第２の信号生成回路からの信号と前記マスタクロックに基づく所定の周期のクロックとの位相差を検出する位相比較回路（例えば、３２６、４２６、５２６）と、
　前記第２の信号生成回路からの信号と前記所定の周期のクロックとの位相関係を検出する位相関係出力回路（例えば、３２７、４２７、５２７）と、
　前記位相差と前記位相関係を用いて、前記変動量を導出する変換回路（例えば、３３０、４３０、５３０）と、
を有する、（２）または（３）に記載の試験回路。
　この構成によれば、タイミング発生回路が備えるカウンタ、遅延回路、信号生成回路に対応した構成により得られる遅延量を簡易な構成にて導出することが可能となる。
　（５）　前記導出回路は、前記変換回路によるセットアップ時間に対応して遅延を生じさせる遅延素子（例えば、３２９、４２９、５２９）を更に有する、（４）に記載の試験回路。
　この構成によれば、変換回路による信号生成の際に要する時間に対応して信号を遅延させることで、より精度の良い遅延量の導出が可能となる。
　（６）　前記試験回路は、
　　前記被試験デバイスに対する試験信号を生成する試験信号生成回路（例えば、３００）と、
　　前記被試験デバイスからの応答波形に基づいて、前記被試験デバイスの判定を行う判定回路（例えば、４００）と、
　　前記試験信号から前記被試験デバイスに対する波形信号を生成するドライバ（例えば、１４１）の制御信号を生成する制御信号生成回路（例えば、５００）と、
を備え、
　前記第１のカウンタ、前記第１の遅延回路、前記第１の信号生成回路、前記タイミングキャリブレーション回路、および前記加算器は、前記試験信号生成回路、前記判定回路、および前記制御信号生成回路の少なくともいずれかに対応して設けられる、
（１）から（５）のいずれかに記載の試験回路。
　この構成によれば、試験回路が備える試験信号生成回路、判定回路、および信号生成回路の少なくとも１つにおいて、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
　（７）　前記試験信号生成回路に対応して設けられる前記第１の信号生成回路は、前記パターン信号に含まれるテストデータと、前記第１の遅延回路からの信号に基づいて、前記被試験デバイスに対する試験信号を生成する回路（例えば、３０４）である、（６）に記載の試験回路。
　この構成によれば、試験回路が備える試験信号生成回路において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
　（８）　前記判定回路に対応して設けられる前記第１の信号生成回路は、前記パターン信号に含まれる期待値、前記被試験デバイスからの応答波形、および前記第１の遅延回路からの信号に基づいて、前記被試験デバイスの試験結果を示す信号を生成する回路（例えば、４０４）である、（６）または（７）に記載の試験回路。
　この構成によれば、試験回路が備える判定回路において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
　（９）　前記制御信号生成回路に対応して設けられる前記第１の信号生成回路は、前記パターン信号に含まれる制御信号と、前記第１の遅延回路からの信号に基づいて、前記ドライバに対する制御信号を生成する回路（例えば、５０４）である、（６）から（８）のいずれかに記載の試験回路。
　この構成によれば、試験回路が備える制御信号生成回路において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
　（１０）　マスタクロックを提供する発振器（例えば、１１０）と、
　パターン信号を生成するパターン生成回路（例えば、１３０）と、
　（６）から（９）のいずれかに記載の試験回路（例えば、１４０）と、
　前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバ（例えば、１４１）と、
　前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路（例えば、１４２、１４３）と、
を有する半導体試験装置。
　この構成によれば、半導体試験装置において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制することを可能とし、また、タイミング補正制御の処理負荷を低減することを可能とする。更には、試験精度を向上させることが可能となる。
　以上、各種の実施の形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、発明の趣旨を逸脱しない範囲において、上記実施の形態における各構成要素を任意に組み合わせてもよい。
　なお、本出願は、２０２２年５月１３日出願の日本特許出願（特願２０２２－０７９５８５）に基づくものであり、その内容は本出願の中に参照として援用される。
　本願発明は、例えば、半導体の製造における、半導体の品質を試験するための半導体試験装置に適用可能である。
１００…半導体試験装置
１１０…発振器
１３０…パターン発生器
１４０…ピン試験回路
１４１…ドライバ
１４２、１４３…アナログコンパレータ
２００…被試験デバイス（ＤＵＴ）
３００…試験信号発生器
３０４、３２４…ドライバフォーマッタ
３１０、４１０、５１０…エッジ発生器
３１１、４１１、５１１…メモリ
３１２、４１２、５１２…加算器
３１３、３２２、４１３、４２２、５１３、５２２…カウンタ
３１４、３２３…遅延回路
３２０、４２０、５２０…タイミングキャリブレーション回路
３２６、４２６、５２６…位相比較器（ＰＳＤ）
３２７、４２７、５２７…ＲＳフリップフロップ回路
３２９、４２９、５２９…遅延素子
３３０、４３０、５３０…カウンタ
３３１、４３１、５３１…デジタルＬＰＦ（Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）
４００…ＤＵＴ信号検出器
４０４、４２４…デジタルコンパレータ
５００…Ｉ／Ｏ信号発生器
５０４、５２４…Ｉ／Ｏフォーマッタ

Claims (10)

  1. 　被試験デバイスの試験を行う半導体試験装置に用いられる試験回路であって、
    　マスタクロックの周期刻みで遅延を発生する第１のカウンタと、
    　前記第１のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第１の遅延回路と、
    　パターン信号と、前記第１の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第１の信号生成回路と、
    　前記第１のカウンタ、前記第１の遅延回路、および前記第１の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
    　前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第１のカウンタと前記第１の遅延回路の制御信号を出力する加算器と、
    を有する試験回路。
  2. 　前記タイミングキャリブレーション回路は、
    　前記第１のカウンタに対応する第２のカウンタと、
    　前記第１の遅延回路に対応する第２の遅延回路と、
    　前記第１の信号生成回路に対応する第２の信号生成回路と、
    　前記第２の信号生成回路からの信号と前記マスタクロックとに基づいて、前記変動量を導出する導出回路と、
    を有する、請求項１に記載の試験回路。
  3. 　前記タイミングキャリブレーション回路は更に、前記導出回路にて導出した変動量の信号に対するローパスフィルタを有する請求項２に記載の試験回路。
  4. 　前記導出回路は、
    　前記第２の信号生成回路からの信号と前記マスタクロックに基づく所定の周期のクロックとの位相差を検出する位相比較回路と、
    　前記第２の信号生成回路からの信号と前記所定の周期のクロックとの位相関係を検出する位相関係出力回路と、
    　前記位相差と前記位相関係を用いて、前記変動量を導出する変換回路と、
    を有する、請求項２に記載の試験回路。
  5. 　前記導出回路は、前記変換回路によるセットアップ時間に対応して遅延を生じさせる遅延素子を更に有する、請求項４に記載の試験回路。
  6. 　前記試験回路は、
    　　前記被試験デバイスに対する試験信号を生成する試験信号生成回路と、
    　　前記被試験デバイスからの応答波形に基づいて、前記被試験デバイスの判定を行う判定回路と、
    　　前記試験信号から前記被試験デバイスに対する波形信号を生成するドライバの制御信号を生成する制御信号生成回路と、
    を備え、
    　前記第１のカウンタ、前記第１の遅延回路、前記第１の信号生成回路、前記タイミングキャリブレーション回路、および前記加算器は、前記試験信号生成回路、前記判定回路、および前記制御信号生成回路の少なくともいずれかに対応して設けられる、
    請求項１に記載の試験回路。
  7. 　前記試験信号生成回路に対応して設けられる前記第１の信号生成回路は、前記パターン信号に含まれるテストデータと、前記第１の遅延回路からの信号に基づいて、前記被試験デバイスに対する試験信号を生成する回路である、請求項６に記載の試験回路。
  8. 　前記判定回路に対応して設けられる前記第１の信号生成回路は、前記パターン信号に含まれる期待値、前記被試験デバイスからの応答波形、および前記第１の遅延回路からの信号に基づいて、前記被試験デバイスの試験結果を示す信号を生成する回路である、請求項６に記載の試験回路。
  9. 　前記制御信号生成回路に対応して設けられる前記第１の信号生成回路は、前記パターン信号に含まれる制御信号と、前記第１の遅延回路からの信号に基づいて、前記ドライバに対する制御信号を生成する回路である、請求項６に記載の試験回路。
  10. 　マスタクロックを提供する発振器と、
    　パターン信号を生成するパターン生成回路と、
    　請求項６から９のいずれか一項に記載の試験回路と、
    　前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバと、
    　前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路と、
    を有する半導体試験装置。
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