JPH0580126A - 可変遅延回路の校正方法およびタイミング信号発生器並びに半導体試験装置 - Google Patents

Abstract

(57)【要約】 【構成】入力する基準クロックより所定のタイミング信
号を生成するタイミング信号発生器において、基準クロ
ック周期を変化させたことによるタイミング信号の位相
変化量を基準として可変遅延回路の遅延時間分解能の校
正を行なうことを特徴とする。 【効果】遅延時間を高分解能で可変する可変遅延回路の
遅延時間分解能を、高精度な基準クロックの発振周期を
基準として校正することにより高精度なタイミング発生
器を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体試験装置等の電
子計測装置に好適なタイミング発生器に関するものであ
る。

【０００２】

【従来の技術】半導体試験装置においては、近年の半導
体集積回路の高速化にともない、時間精度の向上が要求
されている。そして、半導体試験装置の時間精度向上に
は、搭載する可変遅延回路の校正が必須となる。

【０００３】このような可変遅延回路の校正法としては
「プロシーディングオブアイ・イー・イー・イーインタ
ーナショナルテストコンファレンス（１９８８年９月）
第１０８頁から第１１３頁（Ｐｒｏｃ．ＩＥＥＥ Ｉｎ
ｔｌ．，ｐ１０８−１１３，Ｓｅｐ．１９８８）」に記
載されている技術が知られている。

【０００４】以下、この技術を説明する。

【０００５】図１１に、この従来技術に係る半導体試験
装置の構成を示す。

【０００６】図示するように、従来の半導体試験装置
は、試験周期発生回路（ＰＧ）５０、校正の対象となる
可変遅延回路を搭載したタイミング発生器（ＴＧ）５
１、波形生成回路（ＦＭＴ）８、ドライバ（ＤＲＶ）３
０、アナログコンパレータ（ＣＭＰ）３１、コントロー
ラ（ＰＣ）５２、基準タイミング発生器（ＲＥＦ．Ｔ
Ｇ）５３、標準比較器（Ｓ）５４、カウンタ（ＣＯＵＮ
Ｔ）５５、および広帯域選択器（ＳＷ）５６よりなる。

【０００７】試験周期発生回路５０は、試験を行なう周
期を発生するとともに、タイミング発生器５１の内部の
可変遅延回路によって所望の遅延時間を発生し、波形生
成回路８とドライバ３０とを介して試験波形１３０が生
成される。試験波形１３０は、アナログコンパレータ３
１を介してコントローラ５２において被試験素子３２か
らの応答結果を検証する。

【０００８】タイミング発生器５１内部の可変遅延回路
の校正は、タイミング発生器５１によってタイミングを
制御した試験波形１３０と、基準タイミング発生器５３
からの基準タイミング信号１５３とを、標準比較器５４
において比較し、カウンタ５５を用いてその比較結果を
処理することによって行なわれる。試験波形１３０は、
広帯域選択器５６を介して標準比較器５４に供給され
る。可変遅延回路の時間分解能の校正の基準となるの
は、基準タイミング発生器５３内部に用いられる高精度
エアラインである。

【０００９】

【発明が解決しようとする課題】可変遅延回路を構成す
る半導体素子は、製造バラツキ、周囲温度、電源電圧等
の影響を受けやすく、可変遅延回路の時間分解能の校正
は、必須である。しかし、近年の半導体集積回路の多ピ
ン化を考えた場合、前記従来技術に係る半導体試験装置
によれば可変遅延回路の校正に要する時間の増加は避け
られない。

【００１０】また、校正の時間基準に高精度エアライン
などを用いると、装置の大型化を招き、制御に時間がか
かるため校正に要する時間の増大を招く。

【００１１】この傾向は、半導体試験装置の高速化に伴
って顕著となり、高速化を妨げる要因となる。

【００１２】そこで、本発明は、可変遅延回路を高い時
間精度で、小規模の追加回路のみで、高速な校正を可能
にすることにより、半導体試験装置を高速・高精度化、
小形化することを目的とする。

【００１３】

【問題を解決するための手段】前記目的を達成するため
に、本発明は、出力信号の周期を高精度に制御可能な基
準クロック発生器と、所定の繰り返し周期、および粗遅
延時間を、入力する基準クロックより生成する粗タイミ
ング信号生成回路と、タイミング信号の微細な遅延時間
を指定する精遅延レジスタと、前記精遅延レジスタによ
って設定された時間データに従ってタイミング信号を微
細に遅延制御する可変遅延回路と、複数の可変遅延回路
の出力の位相を比較する位相比較器と校正データを格納
するメモリを有することを特徴とするタイミング発生器
を提供する。

【００１４】

【作用】本発明に係る可変遅延回路の校正法によれば、
時間基準は、基準クロックの周期である。基準クロック
は、その周期が水晶発振器と同程度まで高精度に制御可
能な周波数シンセサイザなどで構成可能なため、高い精
度で校正を行なうことができる。

【００１５】また、本発明に係る可変遅延回路の校正法
に必要な位相比較器は、位相の遅れ・進みを判定するだ
けの単純な構成で良いので、小規模回路の追加で良く、
可変遅延回路を搭載する半導体集積回路内部に設けるこ
とが容易となる。これにより、校正対象となる可変遅延
回路の近傍で動作するため、配線による外乱の影響を受
ける事なく校正を行なうことができる。

【００１６】さらに前記位相比較器を可変遅延回路を搭
載する半導体集積回路内部に設ける事により装置の小形
化が可能となる。

【００１７】

【実施例】まず、本発明に係る可変遅延回路の校正法を
示す第１の実施例を図１、図２を用いて説明する。図１
に本実施例に係る校正法を適応したタイミング発生器の
構成を示す。

【００１８】図示するように、本実施例におけるタイミ
ング発生器は、校正の対象となる可変遅延回路１２を含
む校正対象タイミング発生器３と、校正時に補助的に動
作するタイミング発生器４に分かれている。このタイミ
ング発生器３，４は、基準クロック１０１を発生する基
準クロック発生器１、タイミング信号の繰り返し周期を
制御する周期カウンタ２、粗遅延レジスタ１１，２１、
粗遅延カウンタ１０，２０、校正対象の可変遅延回路１
２、可変遅延回路２２、精遅延レジスタ１３、２３、位
相比較回路５、タイミング発生器を制御するコントロー
ラ６および校正データを格納するメモリ７よりなる。

【００１９】まず、タイミング発生器３の内部動作を説
明する。周期カウンタ２は、基準クロック１０１を計数
し、基準クロック周期ｔｃの整数倍の周期の周期信号１
０２を発生する。粗遅延カウンタ１０は、周期信号１０
２によって基準クロック１０１を計数開始し、粗遅延レ
ジスタ１１で指定する回数だけ計数した後、粗遅延信号
１１０を出力し、精遅延回路である可変遅延回路１２を
通過した後、タイミング信号１１２となり、出力され
る。可変遅延回路１２では、精遅延レジスタ１３で指定
される微小な時間だけ遅延時間を制御する。

【００２０】タイミング発生器４の動作も同様に、粗遅
延カウンタ２０は、周期信号１０２によって基準クロッ
ク１０１を計数開始し、粗遅延レジスタ２１で指定する
回数だけ計数した後、粗遅延信号１２０を出力し、精遅
延回路２２を通過した後、タイミング信号１２２とな
り、出力される。精遅延回路である可変遅延回路２２で
は、精遅延レジスタ２３で指定される微小な時間だけ遅
延時間を制御する。

【００２１】図２を用いて、可変遅延回路１２におい
て、分解能をΔｔとするための校正の例を説明する。校
正は、可変遅延回路１２の遅延時間をΔｔきざみに変化
させるための遅延設定値１１３を探索することで行なわ
れる。

【００２２】まず、校正対象タイミング発生器３の内部
の粗遅延レジスタ１１には、設定値Ｎを書き込み、もう
一方のタイミング発生器４内のレジスタ２１には、Ｎ−
１を書き込んでおく。また、精遅延レジスタ１３の設定
値は遅延量０を設定する。図２の例では、周期ｔｒａｔ
ｅ＝４×ｔｃ、Ｎ＝３である。そして、位相比較器５の
出力１０５を観測しつつ、タイミング信号１１２とタイ
ミング信号１２２の位相が一致するように精遅延レジス
タ２３の設定データを増加させる。図２（ａ）は、タイ
ミング信号１１２とタイミング信号１２２の位相が一致
した状態を示しており、可変遅延回路２２は、ｔｄ（＝
ｔｃ）だけ遅延している。

【００２３】次に、基準クロック周期をΔｔだけ減ずる
と、タイミング信号１１２は、タイミング信号１２２の
位相に対し、Δｔだけ遅れる。ここで、再び位相比較器
５の出力１０５を観測しつつ、タイミング信号１１２と
タイミング信号１２２の位相が一致するように精遅延レ
ジスタ１３の設定値を増加させる。図２（ｂ）に、タイ
ミング信号１１２とタイミング信号１２２の位相が一致
した状態を示す。ここで遅延設定値１１３は、可変遅延
回路１２の遅延時間をΔｔだけ増加させるための設定値
である。

【００２４】以下、再び基準クロック１０１の周期をΔ
ｔだけ増加させて元に戻す。このとき、遅延設定値１１
３は直前に設定した値となっているので、タイミング信
号１２２の位相はタイミング信号１１２の位相より遅れ
る。そこで、タイミング信号１１２とタイミング信号１
２２の位相が一致するように精遅延レジスタ２３の設定
値を再び増加させる。続いて、基準クロック１０１の周
期をΔｔだけ減じ、これにより生じた位相差を精遅延レ
ジスタ１３の設定値の再度の増加により０とする。この
ような動作を繰り返せば、順次可変遅延回路１２の遅延
時間をΔｔきざみに変化させる遅延設定値１１３を探索
することができる。この遅延設定値をメモリ７に格納
し、遅延回路１２を制御する際には、メモリ７のデータ
を変換テーブルとして用い、所定の遅延量に応じた遅延
設定を行なうことにより可変遅延回路１２の校正が可能
となる。

【００２５】また、図１において校正対象タイミング発
生器３と、校正時に補助的に動作するタイミング発生器
４は、全く同一の回路構成であるため、可変遅延回路１
２と可変遅延回路２２との役割を置き換えても同様の校
正を行なうことができる。すなわち、可変遅延回路１２
を補助遅延回路として用い、可変遅延回路２２を校正す
ることができる。さらに、タイミング発生器が、３つ以
上ある場合でも、位相比較器の入力に選択器を設けるこ
とにより同様の校正を行なうことができる。

【００２６】以下、本発明に係る可変遅延回路の校正法
を示す第２の実施例を図３を用いて説明する。

【００２７】図示するように、本実施例に係る校正法を
適応した可変遅延回路は、基準クロック１０１を発生す
る基準クロック発生器１、タイミング信号の繰り返し周
期を制御する周期カウンタ２、粗遅延レジスタ１１，２
１、粗遅延制御用コンパレータ１４，２４、校正対象の
可変遅延回路１２、可変遅延回路２２、精遅延レジスタ
１３，２３、位相比較回路５、タイミング発生器を制御
するコントローラ６および校正データを格納するメモリ
７よりなる。

【００２８】タイミング発生器３の内部動作は、第１の
実施例とほぼ同様である。まず、周期カウンタ２は、基
準クロック１０１を計数し、基準クロック周期ｔｃの整
数倍の周期の周期信号１０２を発生する。粗遅延制御用
コンパレータ１４は、周期信号１０２と、粗遅延レジス
タ１１の出力する粗遅延データ１１１とを比較し、一致
したタイミングで、粗遅延信号１１０を出力する。粗遅
延制御用コンパレータ２４も同様に、周期信号１０２
と、粗遅延レジスタ２１の出力する粗遅延データ１２１
とを比較し、一致したタイミングで、粗遅延信号１２０
を出力する。校正対象の可変遅延回路１２、可変遅延回
路２２、精遅延レジスタ１３，２３、位相比較回路５、
コントローラ６およびメモリ７の動作は、第１の実施例
と同一である。

【００２９】本実施例による校正の手順は、第１の実施
例と同様であるため、説明を省略する。

【００３０】第１および第２の実施例で示した本発明に
よる可変遅延回路の校正方法は、図４に示す構成で一括
して示すことができる。図４の例を構成する要素は、基
準クロック発生器１、周期カウンタ２、粗遅延制御回路
１５、校正対象の可変遅延回路１２、可変遅延回路２
２、精遅延レジスタ１３，２３、位相比較回路５、コン
トローラ６、および校正データを格納するメモリ７であ
る。動作原理および構成手順は、上記の説明と同一であ
るため省略するが、本発明による可変遅延回路の校正方
法は、粗遅延制御回路において基準クロック１周期分の
遅延時間差を発生する機能と、基準クロック１周期分の
遅延時間を発生する可変遅延回路によって実現される。

【００３１】以下、本発明に係る半導体試験装置内部の
可変遅延回路の校正法を示す第３の実施例を図５，図６
を用いて説明する。

【００３２】図示するように、本実施例に係る校正法を
適応した半導体試験装置は、基準クロック１０１を発生
する基準クロック発生器１、タイミング信号の繰り返し
周期を制御する周期カウンタ２、粗遅延レジスタ１１，
２１、粗遅延制御用コンパレータ１４，２４、校正対象
の可変遅延回路１２、可変遅延回路２２、精遅延レジス
タ１３，２３、試験波形を生成するパターン発生器９、
波形生成回路８、試験波形１３０を被試験素子３２に供
給するドライバ３０、アナログコンパレータ３１、タイ
ミング発生器を制御するコントローラ６および校正デー
タを格納するメモリ７よりなる。

【００３３】タイミング信号１１２およびタイミング信
号１２２を生成する基準クロック発生器１、周期カウン
タ２、粗遅延レジスタ１１，２１、粗遅延制御用コンパ
レータ１４，２４、校正対象の可変遅延回路１２、可変
遅延回路２２、精遅延レジスタ１３，２３の動作は、第
２の実施例と同一であるため省略する。試験波形を生成
する波形生成回路８は、パターン発生器９から出力され
た波形パターンデータ１０９に応じた波形を、タイミン
グ信号１１２で決定されるタイミングで、発生する。ド
ライバ３０は、波形生成回路８の出力信号を、試験波形
１３０として出力する。試験波形１３０は、アナログコ
ンパレータ３１に印加され、タイミング信号１２２で指
定するタイミングで比較信号１３１を出力する。

【００３４】以下、図６を用いて本実施例によって可変
遅延回路１２の分解能をΔｔとするための校正方法を説
明する。

【００３５】まず、タイミング信号１１２のタイミング
でドライバ３０から正パルスが発生する様にパターン発
生器９を設定しておく。そして、校正対象タイミング発
生器３の内部の粗遅延レジスタ１１には、設定値Ｎを書
き込み、もう一方のタイミング発生器４には、Ｎ−１を
書き込んでおく。図６の例では、周期ｔｒａｔｅ＝４×
ｔｃ、Ｎ＝３である。そして、アナログコンパレータ３
１の出力１３１を観測しつつ、精遅延レジスタ２３の設
定データ１２３を増加させ、アナログコンパレータ３１
の出力レベルが、０から１に変化する時点の設定データ
１２３を保持する。

【００３６】このとき、試験波形１３０とタイミング信
号１２２の位相は、一致した状態となる。図６（ａ）
は、初期状態を示し同図（ｂ）は、試験波形１３０とタ
イミング信号１２２の位相が、一致した状態を示してい
る。

【００３７】次に、基準クロック周期をΔｔだけ減ずる
と、タイミング信号１１２は、タイミング信号１２２の
位相に対してΔｔだけ遅れる。すると試験波形１３０も
タイミング信号１２２の位相に対してΔｔだけ遅れるた
め、アナログコンパレータ３１の出力１３１は０とな
る。ここで再び、試験波形１３０とタイミング信号１２
２の位相が一致するように、精遅延レジスタ１３の設定
値を増加させる。そして、アナログコンパレータ３１の
出力レベルが０から１に変化する時点の設定データ１１
３を保持する。この遅延設定値１１３は、可変遅延回路
１２の遅延時間をΔｔだけ増加させるための設定値とな
る。

【００３８】以下、再度基準クロック１０１の周期をΔ
ｔだけ増加させて元に戻し、上記の手順を繰り返せば、
順次可変遅延回路１２の遅延時間をΔｔきざみに変化さ
せる遅延設定値１１３を探索することができる。この遅
延設定値をメモリ７に格納し、遅延回路１２を制御する
際に、メモリ７のデータを変換テーブルとして用い、所
定の遅延量に応じた遅延設定を行なうことにより可変遅
延回路１２の校正が可能となる。

【００３９】以下、本発明に係る可変遅延回路の校正法
を示す第４の実施例を図７、図８を用いて説明する。

【００４０】図示するように、本実施例におけるタイミ
ング発生器は、校正の対象となる可変遅延回路１２を含
む校正対象のタイミング発生器３と、校正時に補助的に
動作するタイミング発生器４とに分かれており、基準ク
ロック１０１を発生する基準クロック発生器１、タイミ
ング信号の繰り返し周期を制御する周期カウンタ２、粗
遅延レジスタ１１，２１、粗遅延制御用コンパレータ１
４，２４、校正対象の可変遅延回路１２、可変遅延回路
２２、精遅延レジスタ１３，２３、および位相比較回路
５、アップダウンカウンタ４０，４７、計数するカウン
タを選択するカウンタセレクタ４８、データ選択器４
１、タイミング発生器を制御するコントローラ６および
校正データを格納するメモリ７よりなる。

【００４１】タイミング信号１１２およびタイミング信
号１２２を生成するための、基準クロック発生器１、周
期カウンタ２、粗遅延レジスタ１１，２１、粗遅延制御
用コンパレータ１４，２４、校正対象の可変遅延回路１
２、可変遅延回路２２、精遅延レジスタ１３，２３の動
作は、第２の実施例と同一であるため省略する。

【００４２】図８を用いて、可変遅延回路１２におい
て、分解能をΔｔとするための校正の例を説明する。ア
ップダウンカウンタ４０および４７は、位相比較器５に
より、それぞれ自側が“遅れ”と判定したときには、ア
ップカウントし、“進み”と判定したときには、ダウン
カウントする。校正前の準備として、校正対象タイミン
グ発生器３の内部の粗遅延レジスタ１１には、設定値Ｎ
を書き込み、もう一方のタイミング発生器４には、Ｎ−
１を書き込んでおき、データ選択器４１および４９は、
ｂ側を選択しておく。アップダウンカウンタ４０および
４７はリセットし、カウンタセレクタ４８はＸ側を選択
しておく。図８の例では、周期ｔｒａｔｅ＝４×ｔｃ、
Ｎ＝３である。

【００４３】まず、位相比較器５の出力１０５を観測し
つつ、タイミング信号１１２とタイミング信号１２２の
位相が一致するように、カウンタ４７にデータをプリセ
ットする。図８（ａ）は、タイミング信号１１２とタイ
ミング信号１２２の位相が一致した状態を示しており、
可変遅延回路２２は、ｔｄ（＝ｔｃ）だけ遅延してい
る。

【００４４】そこで、第１段階として、カウンタセレク
タ４８でＸ側を選択するように切り換え、基準クロック
周期ｔｃをΔｔだけ減ずる。するとタイミング信号１１
２は、タイミング信号１２２の位相に対してΔｔだけ遅
れるため、位相比較器５により、タイミング信号１１２
側の“遅れ”と判定され、アップダウンカウンタ４０
は、アップカウントを開始する。アップダウンカウンタ
４０の出力は、データ選択器４１を介して可変遅延回路
１２に接続されているので、可変遅延回路１２は、遅延
時間を増加させ続ける。そして、タイミング信号１１２
とタイミング信号１２２の位相が等しくなると、位相比
較器５は同位相と判定し、アップダウンカウンタ４０の
動作を停止する。この時点で、アップダウンカウンタ４
０に保持されているデータは、可変遅延回路１２の遅延
時間をΔｔだけ増加させるための設定値である。このと
きのアップダウンカウンタ４０のデータをメモリ７に格
納する。

【００４５】図８（ｂ）は、可変遅延回路１２の遅延時
間をΔｔだけ増加させるための設定値が、“４”であっ
た場合の例である。

【００４６】第２段階は、カウンタ４０のデータを保持
したまま、カウンタセレクタ４８をＹ側に切り換え、基
準クロック周期をΔｔ増加させて、ｔｃに戻す。する
と、タイミング信号１１２は、タイミング信号１２２の
位相に対してΔｔだけ進むため、位相比較器５はタイミ
ング信号１１２の“遅れ”と判定し、アップダウンカウ
ンタ４７はアップカウントを開始する。アップダウンカ
ウンタ４７の出力は、データ選択器４９を介して可変遅
延回路２２に接続されているので、可変遅延回路２２は
遅延時間を増加させ続ける。そして、タイミング信号１
２２とタイミング信号１１２の位相が等しくなると、位
相比較器５は同位相と判定し、アップダウンカウンタ４
７の計数動作を停止する。

【００４７】以上のようにして、第１段階では、可変遅
延回路１２の遅延時間をΔｔだけ増加させるための設定
値の探索を行い、第２段階では可変遅延回路２２もΔｔ
増加させてタイミング信号１１２とタイミング信号１２
２の位相が一致するように制御する。

【００４８】次のステップとして再度基準クロック１０
１の周期をΔｔだけ減じて、第１段階および第２段階の
手順を繰り返せば、順次可変遅延回路１２の遅延時間を
Δｔきざみに変化させる遅延設定値１１３を探索し、メ
モリ７に格納することができる。そして、メモリ７に記
憶した設定データを変換テーブルとして用い、所定の遅
延量に応じた遅延設定を行なうことにより可変遅延回路
１２の校正が可能となる。本実施例では、タイミング信
号の位相合わせの動作をカウンタによって自動的に行え
るので、校正に要する時間を短縮することができる。

【００４９】図９は、図７における位相比較器５の周辺
を詳細に示した補足図であり、便宜上、アップダウンカ
ウンタ４０および４７のうち４０についてのみ示してい
る。実際には、図７のカウンタセレクタ４８は図８にお
いてもアップダウンカウンタ４０および４７の前段に配
置し、カウンタ４２，４３，４４および比較器４５は両
アップダウンカウンタに共用することができる。位相比
較器５は、タイミング信号１２２を基準としたタイミン
グ信号１１２の位相比較結果を出力する。位相比較結果
が、“進み”であった場合カウンタ４２がカウントアッ
プし、“遅れ”であった場合には、カウンタ４３がカウ
ントアップする。比較器４５は、カウンタ４２とカウン
タ４３の計数結果を比較することにより位相比較器５
が、“進み”と“遅れ”のどちらを多く出力したか、を
判定する。この判定結果に基づき、アップダウンカウン
タ４０が設定データを増減する。このようにして、タイ
ミング信号１１２とタイミング信号１２２の位相が近づ
いてくると、位相比較器は、さらに外乱の影響を受けや
すくなり、カウンタ４２とカウンタ４３の計数値も近づ
いてくる。この位相が近づいた状態をカウンタ４４で計
数して所定の値以上になった（すなわち、一致パルスが
連続して所定数計数された）ところで、位相比較結果
は、雑音レベル以下であると判断し、校正終了信号１４
４を出力する。外乱によって位相比較器が判定誤動作を
する可能性がある使用環境では、以上のような構成によ
って雑音余裕のある動作が可能となる。さらにカウンタ
の設定値を制御することにより、装置を使用する雑音環
境に応じた雑音対策を行なうことが可能である。

【００５０】また、図７において校正対象タイミング発
生器３と、校正時に補助的に動作するタイミング発生器
４とは、全く同一の回路構成であるため、可変遅延回路
１２と可変遅延回路２２の役割を置き換えても同様の校
正を行うことができる。すなわち、可変遅延回路１２を
を補助遅延回路として用い、可変遅延回路２２を校正す
ることができる。さらに、タイミング発生器が、３つ以
上ある場合でも、位相比較器５の入力に選択器を設ける
ことにより同様の校正を行なうことができる。

【００５１】以下、本発明に係る半導体試験装置である
第５の実施例を図１０を用いて説明する。

【００５２】図示するように、本発明に係る半導体試験
装置は、複数の入出力ピンを持つ被試験素子３２に試験
波形を供給する複数の試験波形生成ユニット３３と基準
クロック発生器１、およびコントローラ６からなる。

【００５３】試験波形生成ユニット３３は、試験の繰り
返し周期を制御する周期カウンタ２、粗遅延レジスタ１
１，２１、粗遅延制御用コンパレータ１４，２４、校正
対象の可変遅延回路１２、可変遅延回路２２、精遅延レ
ジスタ１３，２３、波形生成回路８、パターン発生器
９、ドライバ３０、アナログコンパレータ３１、位相比
較回路５、アップダウンカウンタ４０、データ選択器４
１および校正データを格納するメモリ７よりなる。

【００５４】各部の動作および校正の手順は、第４の実
施例と同一である。本実施例において特徴的なのは、被
試験素子３２のピンに接続される複数の試験波形生成ユ
ニット３３は独立であるため、各試験波形生成ユニット
３３に搭載された可変遅延回路１２の校正を全ユニット
同時に行なうことが可能な点である。この特徴により校
正に要する時間を短縮することができる。

【００５５】また、本実施例において位相比較器５の代
わりにアナログコンパレータ３１の出力を用いて位相比
較を行なっても同様の結果が得られる。さらに可変遅延
回路１２と可変遅延回路２２の役割を交替しても同様で
ある。本実施例は、位相比較器５の入力に信号選択器を
設けることにより、試験波形生成ユニット３３内部に３
個以上の可変遅延回路が存在する場合まで拡張が可能で
ある。

【００５６】

【発明の効果】以上の様に本発明によれば、タイミング
発生器に搭載して遅延時間を高分解能で可変する可変遅
延回路の遅延時間分解能を、高精度な基準クロックの発
振周期を基準として校正することにより半導体試験装置
などの高精度化を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る可変遅延回路の校
正法の説明図である。

【図２】図１の実施例の動作を示すタイミングチャート
である。

【図３】本発明の第２の実施例に係る可変遅延回路の校
正法の説明図である。

【図４】本発明の第１および第２の実施例を総括して示
す可変遅延回路の校正法の説明図である。

【図５】本発明の第３の実施例に係る半導体試験装置の
ブロック図である。

【図６】図５の実施例の動作を示すタイミングチャート
である。

【図７】本発明の第４の実施例に係る可変遅延回路の校
正法の説明図である。

【図８】図７の実施例の動作を示すタイミングチャート
である。

【図９】図７の実施例の補足説明図である。

【図１０】本発明の第５の実施例に係る半導体試験装置
のブロック図である。

【図１１】従来の半導体試験装置の構成図である。

【符号の説明】

１…基準クロック発生器、２…周期カウンタ、３,５１
…校正対象タイング発生器、４…タイミング発生器、５
…位相比較器、６,５２…コントローラ、７…メモリ、
８…波形生成回路、９…パターン発生器、１０,２０…
粗遅延カウンタ、１１,２１…粗遅延レジスタ、１２,２
２…可変遅延回路、１３,２３…精遅延レジスタ、１４,
２４…粗遅延制御用コンパレータ、１５…粗遅延制御回
路、３０…ドライバ、３１…アナログコンパレータ、３
２…被試験素子、３３…試験波形生成ユニット、４０,
４７…アップダウンカウンタ、４１,４６…データ選択
器、４２,４３,４４…カウンタ、４５…比較器、４８…
カウンタセレクタ、５０…試験周期発生回路、５３…基
準タイミング発生器、５４…標準比較器、５５…カウン
タ、５６…広帯域選択器。

Claims (6)

【特許請求の範囲】
1. 【請求項１】入力する基準クロックより所定のタイミン
   グ信号を生成するタイミング信号発生器において、基準
   クロック周期を変化したことによるタイミング信号の位
   相変化量を基準として可変遅延回路の遅延時間分解能の
   校正を行なうことを特徴とする可変遅延回路の校正方
   法。
2. 【請求項２】請求項１記載の可変遅延回路の校正方法で
   あって、 制御データにより遅延量を制御することができる第１お
   よび第２の可変遅延回路を用い、 予め定めた周期の基準クロックの単位周期分の位相差を
   有する第１および第２の信号を生成し、 該第１および第２の信号を前記第１および第２の可変遅
   延回路に入力し、 前記第２の可変遅延回路の遅延量を調整して両可変遅延
   回路の出力信号の位相差を０とし、 前記基準クロックの周期をΔｔだけ変化させ、 該周期の変化により生じた両可変遅延回路の出力信号の
   位相差に対して、前記第１の可変遅延回路の遅延量を調
   整して両可変遅延回路の出力信号の位相差を再び０とし
   たときの制御データを求めることにより前記第１の可変
   遅延回路の校正を行うことを特徴とする請求項１記載の
   可変遅延回路の校正方法。
3. 【請求項３】請求項１記載の可変遅延回路の校正方法で
   あって、校正の対象となる可変遅延回路を搭載する半導
   体試験装置において、第１の可変遅延回路の出力信号に
   基づいて生成された試験波形を被試験素子に対して出力
   するドライバと、該ドライバの出力信号を第２の可変遅
   延回路の出力信号と位相比較するアナログコンパレータ
   とを用いて、前記第１の可変遅延回路の校正を行うこと
   を特徴とする可変遅延回路の校正方法。
4. 【請求項４】周波数可変の基準クロックを発生する基準
   クロック発生器と、 該基準クロックの単位周期分の位相差を有する第１およ
   び第２の粗遅延信号を発生する粗遅延手段と、 該粗遅延手段の第１および第２の粗遅延信号を微小可変
   遅延量だけ遅延する第１および第２の可変遅延回路と、 両可変遅延回路の出力信号の位相を比較する位相比較手
   段と、 該位相比較手段の出力に応じて増減動作を行い、前記第
   １の可変遅延回路の制御データを発生する第１のアップ
   ダウンカウンタと、 前記位相比較手段の出力に応じて増減動作を行い、前記
   第２の可変遅延回路の制御データを発生する第２のアッ
   プダウンカウンタと、 前記位相比較手段の出力を前記第１または第２の可変遅
   延回路に切り換え入力する切り換え手段と、 前記第１のアップダウンカウンタの出力を校正データと
   して記憶する記憶手段と、 を備えたことを特徴とするタイミング発生器。
5. 【請求項５】１チップの半導体集積回路素子に半導体回
   路として構成されたことを特徴とする請求項４記載のタ
   イミング発生器。
6. 【請求項６】周波数可変の基準クロックを発生する基準
   クロック発生器と、 ピン対応に試験素子に対して試験波形を供給する複数の
   試験波形生成ユニットとを備え、 該試験波形生成ユニットは、 該基準クロックの単位周期分の位相差を有する第１およ
   び第２の粗遅延信号を発生する粗遅延手段と、 該粗遅延手段の第１および第２の粗遅延信号を微小可変
   遅延量だけ遅延する第１および第２の可変遅延回路と、 両可変遅延回路の出力信号の位相を比較する位相比較手
   段と、 該位相比較手段の出力に応じて増減動作を行い、前記第
   １の可変遅延回路の制御データを発生する第１のアップ
   ダウンカウンタと、 前記位相比較手段の出力に応じて増減動作を行い、前記
   第２の可変遅延回路の制御データを発生する第２のアッ
   プダウンカウンタと、 前記位相比較手段の出力を前記第１または第２の可変遅
   延回路に切り換え入力する切り換え手段と、 前記第１のアップダウンカウンタの出力を校正データと
   して記憶する記憶手段とを有し、 該試験波形生成ユニットを被試験素子のピン対応に複数
   個有することを特徴とする半導体試験装置。