JP2812322B2 - Ｄ／ａ変換器の試験方法及びその装置 - Google Patents
Ｄ／ａ変換器の試験方法及びその装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル情報をアナ
ログ情報に変換するＤ／Ａ変換器の試験方法並びに装置
に係り、特に、動的な特性の試験に好適なＤ／Ａ変換器
試験方法並びに装置に関する。
ログ情報に変換するＤ／Ａ変換器の試験方法並びに装置
に係り、特に、動的な特性の試験に好適なＤ／Ａ変換器
試験方法並びに装置に関する。
【０００２】
【従来の技術】近年、高分解能ビデオディスプレイ，Ｏ
Ａ機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するＤ／Ａ変換器の需要が急速に高ま
っている。このような状況に伴ない、Ｄ／Ａ変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、Ｄ／Ａ変換器の
直線性測定方法について、例えば特開昭５８−１７２５
６０号公報に示されているものがある。
Ａ機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するＤ／Ａ変換器の需要が急速に高ま
っている。このような状況に伴ない、Ｄ／Ａ変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、Ｄ／Ａ変換器の
直線性測定方法について、例えば特開昭５８−１７２５
６０号公報に示されているものがある。
【０００３】図５は上記公報に示されている試験方式の
ブロック構成図、図６はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器２より発生する変換クロックが、被試験Ｄ／Ａ変
換器４に供給するディジタルデータの変換速度を規定し
ている。クロック発生器２が発生する変換クロックの起
動停止は制御部１からの制御信号によって行われる。変
換クロックは計数器３によって計数され、被試験Ｄ／Ａ
変換器４に、Ｄ／Ａ変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験Ｄ／Ａ変換
器４の変換出力は、基準Ａ／Ｄ変換器５によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験Ｄ／Ａ変換器４に加
えた入力ディジタルコードと、期待されるＤ／Ａ変換出
力のレベルに差異を生ずる場合には、基準Ａ／Ｄ変換器
５の出力ディジタルコードと、被試験Ｄ／Ａ変換器４へ
の入力ディジタルコードとの間に差を生ずることにな
る。したがって、入出力ディジタルコードを比較するこ
とで被試験Ｄ／Ａ変換器４の変換特性を知ることができ
る。
ブロック構成図、図６はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器２より発生する変換クロックが、被試験Ｄ／Ａ変
換器４に供給するディジタルデータの変換速度を規定し
ている。クロック発生器２が発生する変換クロックの起
動停止は制御部１からの制御信号によって行われる。変
換クロックは計数器３によって計数され、被試験Ｄ／Ａ
変換器４に、Ｄ／Ａ変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験Ｄ／Ａ変換
器４の変換出力は、基準Ａ／Ｄ変換器５によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験Ｄ／Ａ変換器４に加
えた入力ディジタルコードと、期待されるＤ／Ａ変換出
力のレベルに差異を生ずる場合には、基準Ａ／Ｄ変換器
５の出力ディジタルコードと、被試験Ｄ／Ａ変換器４へ
の入力ディジタルコードとの間に差を生ずることにな
る。したがって、入出力ディジタルコードを比較するこ
とで被試験Ｄ／Ａ変換器４の変換特性を知ることができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではＤ／Ａ変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形（グリッチと呼ばれる）や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験Ｄ／Ａ変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準Ａ／
Ｄ変換器に入力されていた。このような高速スパイク波
形が基準Ａ／Ｄ変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化さ
せ、大きな試験誤差を生ずる要因となる。さらに、仮に
追従が可能な場合においても、被試験Ｄ／Ａ変換器と基
準Ａ／Ｄ変換器とが同一の変換速度で動作していること
から、グリッチのような一般の変換速度に比較してはる
かに高速の現象は、正確なＡ／Ｄ変換は不可能である。
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではＤ／Ａ変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形（グリッチと呼ばれる）や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験Ｄ／Ａ変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準Ａ／
Ｄ変換器に入力されていた。このような高速スパイク波
形が基準Ａ／Ｄ変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化さ
せ、大きな試験誤差を生ずる要因となる。さらに、仮に
追従が可能な場合においても、被試験Ｄ／Ａ変換器と基
準Ａ／Ｄ変換器とが同一の変換速度で動作していること
から、グリッチのような一般の変換速度に比較してはる
かに高速の現象は、正確なＡ／Ｄ変換は不可能である。
【０００５】本発明の目的は、従来技術の上記した問題
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするＤ／
Ａ変換器試験方法並びに装置を提供することにある。
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするＤ／
Ａ変換器試験方法並びに装置を提供することにある。
【０００６】本発明は、上記目的を達成するために、被
試験対象のD/A変換器に対して周波数finの試験デイジタ
ルデータをN回繰り返して供給し、該試験デジタルデー
タに対して出力される該D/A変換器の出力アナログ信号
を周波数fSPLでサンプリングし、該サンプリングした後
に出力される周波数△fのサンプリング信号を増幅し、
該増幅したサンプリング信号を該周波数fSPLでホールド
して出力し、該出力したサンプリング信号を該周波数f
SPLでA/D変換し、該変換されたデイジタルデータと所定
のデータとをデイジタル処理によって比較するD/A変換器
の試験方法であって、該D/A変換器へ供給する試験デイジ
タルデータの周波数finと、該サンプリングするサンプ
リング周波数fSPLと、該サンプリング後に出力されるサ
ンプリング信号の周波数△fとが、 fin ＝ n・fSPL ＋ △f △f ≦ fSPL ここで、nは自然数 の関係を満足するものである。もしくは、被試験D/A変
換器の変換速度を規定する周波数foを供給する第一の手
段と、A/D変換器の変換速度およびサンプリング速度を
規定する周波数fSPL を供給する第二の手段と、該第一
の手段から供給される周波数foの信号に基づいて、該被
試験D/A変換器に対して周波数finの試験デイジタルデー
タをN（＝ fo / fin）回繰り返して供給する手段と、該
D/A変換器の出力アナログ信号を該第二の手段から供給
される周波数fSPLでサンプリングする手段と、該サンプ
リングした後に出力される周波数△fのサンプリング信
号を増幅する増幅器と、該増幅したサンプリング信号を
該第二の手段から供給される周波数fSPL基づいてホール
ドして出力する手段と、該出力したサンプリング信号を
該第二の手段から供給される周波数fSPL基づいてA/D変
換するA/D変換器と、該A/D変換されたデイジタルデータ
と所定のデータとをデイジタル処理によって比較する手
段とを備えたD/A変換器試験装置であって、該D/A変換器
へ供給する試験デイジタルデータの周波数finと、該第二
の周波数発生手段により発生した周波数fSPLと、該サン
プリング後に出力されるサンプリング信号の周波数△f
とが、 fin ＝ n・fSPL ＋ △f △f ≦ fSPL ここで、nは自然数 の関係を満足するものである。
試験対象のD/A変換器に対して周波数finの試験デイジタ
ルデータをN回繰り返して供給し、該試験デジタルデー
タに対して出力される該D/A変換器の出力アナログ信号
を周波数fSPLでサンプリングし、該サンプリングした後
に出力される周波数△fのサンプリング信号を増幅し、
該増幅したサンプリング信号を該周波数fSPLでホールド
して出力し、該出力したサンプリング信号を該周波数f
SPLでA/D変換し、該変換されたデイジタルデータと所定
のデータとをデイジタル処理によって比較するD/A変換器
の試験方法であって、該D/A変換器へ供給する試験デイジ
タルデータの周波数finと、該サンプリングするサンプ
リング周波数fSPLと、該サンプリング後に出力されるサ
ンプリング信号の周波数△fとが、 fin ＝ n・fSPL ＋ △f △f ≦ fSPL ここで、nは自然数 の関係を満足するものである。もしくは、被試験D/A変
換器の変換速度を規定する周波数foを供給する第一の手
段と、A/D変換器の変換速度およびサンプリング速度を
規定する周波数fSPL を供給する第二の手段と、該第一
の手段から供給される周波数foの信号に基づいて、該被
試験D/A変換器に対して周波数finの試験デイジタルデー
タをN（＝ fo / fin）回繰り返して供給する手段と、該
D/A変換器の出力アナログ信号を該第二の手段から供給
される周波数fSPLでサンプリングする手段と、該サンプ
リングした後に出力される周波数△fのサンプリング信
号を増幅する増幅器と、該増幅したサンプリング信号を
該第二の手段から供給される周波数fSPL基づいてホール
ドして出力する手段と、該出力したサンプリング信号を
該第二の手段から供給される周波数fSPL基づいてA/D変
換するA/D変換器と、該A/D変換されたデイジタルデータ
と所定のデータとをデイジタル処理によって比較する手
段とを備えたD/A変換器試験装置であって、該D/A変換器
へ供給する試験デイジタルデータの周波数finと、該第二
の周波数発生手段により発生した周波数fSPLと、該サン
プリング後に出力されるサンプリング信号の周波数△f
とが、 fin ＝ n・fSPL ＋ △f △f ≦ fSPL ここで、nは自然数 の関係を満足するものである。
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【作用】すなわち、本発明は、パターン発生器によって
試験用のディジタルデータを繰返し発生し、被試験Ｄ／
Ａ変換器から出力されたアナログ波形をＡ／Ｄ変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速，高精
度のＡ／Ｄ変換器が使用でき、したがって、従来技術で
問題であった基準Ａ／Ｄ変換器の試験誤差を増大させる
ことなく高速信号の高精度のＡ／Ｄ変換が可能となる。
試験用のディジタルデータを繰返し発生し、被試験Ｄ／
Ａ変換器から出力されたアナログ波形をＡ／Ｄ変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速，高精
度のＡ／Ｄ変換器が使用でき、したがって、従来技術で
問題であった基準Ａ／Ｄ変換器の試験誤差を増大させる
ことなく高速信号の高精度のＡ／Ｄ変換が可能となる。
【００１５】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【００１６】図１は本発明の第１の実施例のブロック構
成図で、４は被試験Ｄ／Ａ変換器、６は基準周波数発振
器、７は周波数シンセサイザ（１）、８は周波数シンセ
サイザ（２）、９はパターン発生器、１０はサンプリン
グクロック発生器、１１はサンプリングヘッド、１２は
増幅器、１３はサンプル／ホールド回路、１４は基準Ａ
／Ｄ変換器、１５はメモリ、１６は計算機である。
成図で、４は被試験Ｄ／Ａ変換器、６は基準周波数発振
器、７は周波数シンセサイザ（１）、８は周波数シンセ
サイザ（２）、９はパターン発生器、１０はサンプリン
グクロック発生器、１１はサンプリングヘッド、１２は
増幅器、１３はサンプル／ホールド回路、１４は基準Ａ
／Ｄ変換器、１５はメモリ、１６は計算機である。
【００１７】周波数シンセサイザ（１）７によって被試
験Ｄ／Ａ変換器４の変換速度を規定する低位相雑音の変
換周波数ｆ0を発生する。周波数シンセサイザ（２）８
は、サンプリング系統に供給するための、基準Ａ／Ｄ変
換器１４の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数ｆSPLを発生する。
験Ｄ／Ａ変換器４の変換速度を規定する低位相雑音の変
換周波数ｆ0を発生する。周波数シンセサイザ（２）８
は、サンプリング系統に供給するための、基準Ａ／Ｄ変
換器１４の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数ｆSPLを発生する。
【００１８】２つの発生周波数ｆ0，ｆSPLは、同一の基
準周波数発振器６より基準信号を供給することによって
相互の位相を同期する。パターン発生器９は、被試験Ｄ
／Ａ変換器４のビット数に対応したディジタルデータを
発生する。発生データは基準周波数ｆ0に同期したパラ
レルデータであり、プログラムによる任意の試験データ
の繰り返し発生が可能である。被試験Ｄ／Ａ変換器４の
出力アナログ信号は、広帯域を有するサンプリングヘッ
ド１１によってサンプリングされる。低速度に変換され
たサンプリング波形は、サンプリングヘッド１１のサン
プリング効率による振幅低下を補正するために増幅器１
２によって増幅する。高速のサンプリングヘッド１１
は、一般にホールド波形電圧の時間に対する減衰率を示
すドループが悪く、サンプリング周期内における十分な
精度での電圧保持は困難である。そこで、増幅器１２の
後段にドループの良好なサンプル／ホールド回路１３を
設けることによってホールド波形電圧の低下を防ぐ。す
なわち、サンプリング波形は被試験Ｄ／Ａ変換器４の出
力アナログ信号に比較して低速なため、サンプル／ホー
ルド回路１３はドループの良好なものを使用でき、試験
精度の向上を期待できる。さらに、サンプル／ホールド
後の波形は、被試験Ｄ／Ａ変換器の分解能以上の高い分
解能を有する基準Ａ／Ｄ変換器１４によってＡ／Ｄ変換
する。基準Ａ／Ｄ変換器１４の出力は、メモリ１５に記
憶した後に計算機１６によって解析、良否判定を行う。
準周波数発振器６より基準信号を供給することによって
相互の位相を同期する。パターン発生器９は、被試験Ｄ
／Ａ変換器４のビット数に対応したディジタルデータを
発生する。発生データは基準周波数ｆ0に同期したパラ
レルデータであり、プログラムによる任意の試験データ
の繰り返し発生が可能である。被試験Ｄ／Ａ変換器４の
出力アナログ信号は、広帯域を有するサンプリングヘッ
ド１１によってサンプリングされる。低速度に変換され
たサンプリング波形は、サンプリングヘッド１１のサン
プリング効率による振幅低下を補正するために増幅器１
２によって増幅する。高速のサンプリングヘッド１１
は、一般にホールド波形電圧の時間に対する減衰率を示
すドループが悪く、サンプリング周期内における十分な
精度での電圧保持は困難である。そこで、増幅器１２の
後段にドループの良好なサンプル／ホールド回路１３を
設けることによってホールド波形電圧の低下を防ぐ。す
なわち、サンプリング波形は被試験Ｄ／Ａ変換器４の出
力アナログ信号に比較して低速なため、サンプル／ホー
ルド回路１３はドループの良好なものを使用でき、試験
精度の向上を期待できる。さらに、サンプル／ホールド
後の波形は、被試験Ｄ／Ａ変換器の分解能以上の高い分
解能を有する基準Ａ／Ｄ変換器１４によってＡ／Ｄ変換
する。基準Ａ／Ｄ変換器１４の出力は、メモリ１５に記
憶した後に計算機１６によって解析、良否判定を行う。
【００１９】次に図１に記載の実施例の動作を図２を用
いてさらに詳細に説明する。図２は、縦軸は信号の振幅
を示し、横軸は時間を示す。以下図２の波形を上から順
に（ａ），（ｂ），（ｃ），と特定する。図２（ａ）
は、パターン発生器９によって繰返し周波数ｆinの三角
波の波形データを発生した場合の被試験Ｄ／Ａ変換器４
の出力アナログ波形の例を示す。ここで、繰返し周波数
ｆｉｎと変換周波数ｆ0との関係は次の（１）式で示さ
れる。
いてさらに詳細に説明する。図２は、縦軸は信号の振幅
を示し、横軸は時間を示す。以下図２の波形を上から順
に（ａ），（ｂ），（ｃ），と特定する。図２（ａ）
は、パターン発生器９によって繰返し周波数ｆinの三角
波の波形データを発生した場合の被試験Ｄ／Ａ変換器４
の出力アナログ波形の例を示す。ここで、繰返し周波数
ｆｉｎと変換周波数ｆ0との関係は次の（１）式で示さ
れる。
【００２０】Ｎ＝ｆ0／ｆin （１）
（１）式においてＮは繰返し三角波の一周期を構成する
パターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ
個の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に
応じた全てのディジタルコードを順次発生する。
パターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ
個の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に
応じた全てのディジタルコードを順次発生する。
【００２１】以上の連続した発生パターンを、サンプリ
ング周波数ｆSPLでサンプリングする場合を図２（ｂ）
を用いて説明する。発生パターンの繰返し周波数ｆin
と、サンプリング周波数ｆSPLとの関係は、次の（２）
式の関係に設定する。
ング周波数ｆSPLでサンプリングする場合を図２（ｂ）
を用いて説明する。発生パターンの繰返し周波数ｆin
と、サンプリング周波数ｆSPLとの関係は、次の（２）
式の関係に設定する。
【００２２】ｆin＝n・ｆSPL＋Δｆ…………（２）
ここで、ｎは自然数、Δｆはサンプリング後のサンプリ
ング波形の周波数を示す。図２（ｂ）はｎ＝２とした場
合の例を示し、Δｆ≦ｆSPLなる条件にΔｆを設定する
ことによって、図２（ｃ）に示すように複数周期の発生
パターンから低速のサンプリング波形を再生することが
できる。したがって、サンプリングヘッド１１の帯域幅
を発生パターンの繰返し周波数ｆinに比較して十分広く
とることによって、高速の試験波形の正確なサンプリン
グが可能となる。また、基準Ａ／Ｄ変換器１４に入力さ
れるサンプリング波形の周波数Δｆは低速であるため、
基準Ａ／Ｄ変換器１４の実効的な分解能の低下を避ける
ことが可能となり、被試験変換器４に比べて高い分解能
を維持することができる。したがって、計算機１６によ
って、パターン発生器９での発生パターンと、基準Ａ／
Ｄ変換器１４での変換後のサンプリングデータとを比較
することで、容易に被試験Ｄ／Ａ変換器４の変換特性を
試験できる。
ング波形の周波数を示す。図２（ｂ）はｎ＝２とした場
合の例を示し、Δｆ≦ｆSPLなる条件にΔｆを設定する
ことによって、図２（ｃ）に示すように複数周期の発生
パターンから低速のサンプリング波形を再生することが
できる。したがって、サンプリングヘッド１１の帯域幅
を発生パターンの繰返し周波数ｆinに比較して十分広く
とることによって、高速の試験波形の正確なサンプリン
グが可能となる。また、基準Ａ／Ｄ変換器１４に入力さ
れるサンプリング波形の周波数Δｆは低速であるため、
基準Ａ／Ｄ変換器１４の実効的な分解能の低下を避ける
ことが可能となり、被試験変換器４に比べて高い分解能
を維持することができる。したがって、計算機１６によ
って、パターン発生器９での発生パターンと、基準Ａ／
Ｄ変換器１４での変換後のサンプリングデータとを比較
することで、容易に被試験Ｄ／Ａ変換器４の変換特性を
試験できる。
【００２３】なお、発生パターンの波形形状は、三角波
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ
変換後のサンプリング波形データを計算機１６によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験Ｄ／Ａ変換器４の非直線性を評価することも
できる。
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ
変換後のサンプリング波形データを計算機１６によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験Ｄ／Ａ変換器４の非直線性を評価することも
できる。
【００２４】本発明の第２の実施例を図３により説明す
る。図３は、図１の構成に対して、２組の波形サンプリ
ング系統を設けたものであり、被試験Ｄ／Ａ変換器４の
セトリング時間の試験に好適な構成を備えた例である。
図１の構成要素に対して、新たに遅延線１７を付加して
いる。
る。図３は、図１の構成に対して、２組の波形サンプリ
ング系統を設けたものであり、被試験Ｄ／Ａ変換器４の
セトリング時間の試験に好適な構成を備えた例である。
図１の構成要素に対して、新たに遅延線１７を付加して
いる。
【００２５】２組の波形サンプリング系統において、一
方のサンプリング系統に被試験Ｄ／Ａ変換器４の出力ア
ナログ波形を入力し、他方のサンプリグ系統に、被試験
Ｄ／Ａ変換器４に供給するディジタルパターンの中の着
目するビットのデータを入力する。この時、パターン発
生器９より発生するパターンは第１の実施例と同様であ
るが、セトリング時間の観測を容易にするために着目す
るビットのデータが、繰返し周波数ｆinごとに遷移する
ように設定する。遅延線１７は、信号伝搬時間差などに
よって生ずる２組のサンプリング系統間の時間差を補正
するために、両者のサンプリング信号を調整するための
ものである。
方のサンプリング系統に被試験Ｄ／Ａ変換器４の出力ア
ナログ波形を入力し、他方のサンプリグ系統に、被試験
Ｄ／Ａ変換器４に供給するディジタルパターンの中の着
目するビットのデータを入力する。この時、パターン発
生器９より発生するパターンは第１の実施例と同様であ
るが、セトリング時間の観測を容易にするために着目す
るビットのデータが、繰返し周波数ｆinごとに遷移する
ように設定する。遅延線１７は、信号伝搬時間差などに
よって生ずる２組のサンプリング系統間の時間差を補正
するために、両者のサンプリング信号を調整するための
ものである。
【００２６】図４を用いてセトリング時間の試験方法に
ついて説明する。以下、図４の波形を上から順に
（ａ），（ｂ）と特定する。図４（ａ）は、入力データ
の遷移時における被試験Ｄ／Ａ変換器４の出力サンプリ
ング波形の立上り部分を示す。理想のＤ／Ａ変換器の出
力波形は、ディジタルコードの遷移直後に破線に示すよ
うなステップ応答を示す。これに対して実際のＤ／Ａ変
換器は、期待値に落ち着くまでに時間を要する。ディジ
タルコードの遷移直後から、出力波形が± ＬＳＢ（Ｌ
ＳＢは最下位ビット）に達するまでの時間を一般にセト
リング時間（図４ではｔSetとして示す）と呼ぶ。本実
施例によれば、２組のサンプリング系統によって図４
（ａ）のように被試験Ｄ／Ａ変換器４の出力波形が±
ＬＳＢにセトリングする時間と、入力データの立上り時
間を各々求め、その時間差から容易にセトリング時間を
試験することができる。
ついて説明する。以下、図４の波形を上から順に
（ａ），（ｂ）と特定する。図４（ａ）は、入力データ
の遷移時における被試験Ｄ／Ａ変換器４の出力サンプリ
ング波形の立上り部分を示す。理想のＤ／Ａ変換器の出
力波形は、ディジタルコードの遷移直後に破線に示すよ
うなステップ応答を示す。これに対して実際のＤ／Ａ変
換器は、期待値に落ち着くまでに時間を要する。ディジ
タルコードの遷移直後から、出力波形が± ＬＳＢ（Ｌ
ＳＢは最下位ビット）に達するまでの時間を一般にセト
リング時間（図４ではｔSetとして示す）と呼ぶ。本実
施例によれば、２組のサンプリング系統によって図４
（ａ）のように被試験Ｄ／Ａ変換器４の出力波形が±
ＬＳＢにセトリングする時間と、入力データの立上り時
間を各々求め、その時間差から容易にセトリング時間を
試験することができる。
【００２７】
【発明の効果】本発明によれば、被試験Ｄ／Ａ変換器の
出力波形の高速現象を、低速度で、かつ、基準Ａ／Ｄ変
換器の変換速度と同期してサンプリングする構成である
ことから、基準Ａ／Ｄ変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数
と、被試験Ｄ／Ａ変換器の変換周波数の相互関係を選ぶ
ことによって出力波形の高密度再生が可能となり、高速
現象の試験も高精度に行うことができる利点がある。
出力波形の高速現象を、低速度で、かつ、基準Ａ／Ｄ変
換器の変換速度と同期してサンプリングする構成である
ことから、基準Ａ／Ｄ変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数
と、被試験Ｄ／Ａ変換器の変換周波数の相互関係を選ぶ
ことによって出力波形の高密度再生が可能となり、高速
現象の試験も高精度に行うことができる利点がある。
【図１】本発明の一実施例を示すブロック構成図、
【図２】本発明の一実施例の動作説明図、
【図３】本発明の他の実施例を示すブロック構成図、
【図４】図３の実施例によりセトリング時間を試験する
説明図、
説明図、
【図５】従来技術説明用のブロック構成図、
【図６】従来技術の動作説明用の各部信号のタイムチャ
ートである。
ートである。
４…被試験Ｄ／Ａ変換器、
６…基準周波数発振器、
７…周波数シンセサイザ（１）、
８…周波数シンセサイザ（２）、
９…パターン発生器、
１０…サンプリングクロック発生器、
１１…サンプリングヘッド、
１３…サンプリング／ホールド回路、
１４…基準Ａ／Ｄ変換器、
１５…メモリ、
１６…計算機、
１７…遅延線。
Claims (1)
- (57)【特許請求の範囲】 １. 被試験対象のD/A変換器に対して周波数finの試験
デイジタルデータをN回繰り返して供給し、 該試験デジタルデータに対して出力される該D/A変換器
の出力アナログ信号を周波数fSPLでサンプリングし、該サンプリングした後に出力される周波数△fのサンプ
リング信号を増幅し、 該増幅したサンプリング信号を該周波数f SPL でホールド
して出力し、 該出力したサンプリング信号を該周波数f SPL でA/D変換
し、 該変換されたデ イ ジタルデータと所定のデータとをデ イ ジ
タル処理によって比較するD/A変換器の試験方法であっ
て、 該D/A変換器へ供給する試験デ イ ジタルデータの周波数f
in と、該サンプリングするサンプリング周波数f SPL と、
該サンプリング後に出力されるサンプリング信号の周波
数△fとが、 f in ＝ n・f SPL ＋ △f △f ≦ f SPL ここで、nは自然数 の関係を満足する ことを特徴とするD/A変換器の試験方
法。２. 被試験D/A変換器の変換速度を規定する周波数f o を
供給する第一の手段と、 A/D変換器の変換速度およびサンプリング速度を規定す
る周波数f SPL を供給する第二の手段と、 該第一の手段から供給される周波数f o の信号に基づい
て、該被試験D/A変換器に対して周波数f in の試験デ イ ジ
タルデータをN（＝ f o / f in ）回繰り返して供給する手
段と、 該D/A変換器の出力アナログ信号を該第二の手段から供
給される周波数f SPL でサンプリングする手段と、 該サンプリングした後に出力される周波数△fのサンプ
リング信号を増幅する増幅器と、 該増幅したサンプリング信号を該第二の手段から供給さ
れる周波数f SPL 基づいてホールドして出力する手段と、 該出力したサンプリング信号を該第二の手段から供給さ
れる周波数f SPL 基づいてA/D変換するA/D変換器と、 該A/D変換されたデ イ ジタルデータと所定のデータとをデ
イ ジタル処理によって比較する手段とを備えたD/A変換器
試験装置であって、 該D/A変換器へ供給する試験デ イ ジタルデータの周波数f
in と、該第二の周波数発生手段により発生した周波数f
SPL と、該サンプリング後に出力されるサンプリング信
号の周波数△fとが、 f in ＝ n・f SPL ＋ △f △f ≦ f SPL ここで、nは自然数 の関係を満足する ことを特徴とするD/A変換器試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030017A JP2812322B2 (ja) | 1997-02-14 | 1997-02-14 | Ｄ／ａ変換器の試験方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030017A JP2812322B2 (ja) | 1997-02-14 | 1997-02-14 | Ｄ／ａ変換器の試験方法及びその装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117428A Division JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | Ｄ／ａ変換器の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232955A JPH09232955A (ja) | 1997-09-05 |
| JP2812322B2 true JP2812322B2 (ja) | 1998-10-22 |
Family
ID=12292089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9030017A Expired - Lifetime JP2812322B2 (ja) | 1997-02-14 | 1997-02-14 | Ｄ／ａ変換器の試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812322B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5407630B2 (ja) * | 2009-07-21 | 2014-02-05 | 株式会社リコー | Ｄ／ａコンバータおよびその動作テスト方法 |
| US7978109B1 (en) * | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | Ｄ／ａコンバ−タ用試験装置 |
-
1997
- 1997-02-14 JP JP9030017A patent/JP2812322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232955A (ja) | 1997-09-05 |
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