JPH0630445B2 - Ｄ／ａ変換器の試験方法 - Google Patents
Ｄ／ａ変換器の試験方法Info
- Publication number
- JPH0630445B2 JPH0630445B2 JP60285520A JP28552085A JPH0630445B2 JP H0630445 B2 JPH0630445 B2 JP H0630445B2 JP 60285520 A JP60285520 A JP 60285520A JP 28552085 A JP28552085 A JP 28552085A JP H0630445 B2 JPH0630445 B2 JP H0630445B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル情報をアナログ情報に変換するＤ
／Ａ変換器の試験装置に係り、特に、動的な特性の試験
に好適なＤ／Ａ変換器試験装置に関する。
／Ａ変換器の試験装置に係り、特に、動的な特性の試験
に好適なＤ／Ａ変換器試験装置に関する。
近年，高分解能ビデオディスプレイ，ＯＡ機器などの分
野において、ディジタル信号をアナログ信号に高速に変
換するＤ／Ａ変換器の需要が急速に高まっている。この
ような状況に伴ない、Ｄ／Ａ変換器の入力ディジタルコ
ードの遷移時に問題となるグリッチやセトリング時間な
どの動特性を試験するための動特性試験方法や装置が重
要となってきた。従来、Ｄ／Ａ変換器の直線性測定方法
について、例えば特開昭５８−１７２５６０号公報に示
されているものがある。
野において、ディジタル信号をアナログ信号に高速に変
換するＤ／Ａ変換器の需要が急速に高まっている。この
ような状況に伴ない、Ｄ／Ａ変換器の入力ディジタルコ
ードの遷移時に問題となるグリッチやセトリング時間な
どの動特性を試験するための動特性試験方法や装置が重
要となってきた。従来、Ｄ／Ａ変換器の直線性測定方法
について、例えば特開昭５８−１７２５６０号公報に示
されているものがある。
第５図は上記公報に示されている試験方式のブロック構
成図，第６図はその変換クロック信号と変換出力との関
係を説明するタイムチャートである。クロック発生器２
より発生する変換クロックが、被試験Ｄ／Ａ変換器４に
供給するディジタルデータの変換速度を規定している。
クロック発生器２が発生する変換クロックの起動，停止
は制御部１からの制御信号によって行われる。変換クロ
ックは計数器３によって計数され、被試験Ｄ／Ａ変換器
４に、Ｄ／Ａ変換出力が順次増大するようなディジタル
コードをもつ信号を出力する。被試験Ｄ／Ａ変換器４の
変換出力は、基準Ａ／Ｄ変換器５によって、変換クロッ
ク速度と等しい速度をもつ変換命令に従ってディジタル
信号に逆変換される。被試験Ｄ／Ａ変換器４に加えた入
力ディジタルコードと、期待されるＤ／Ａ変換出力のレ
ベルに差異を生ずる場合には、基準Ａ／Ｄ変換器５の出
力ディジタルコードと，被試験Ｄ／Ａ変換器４への入力
ディジタルコードとの間に差を生ずることになる。した
がって、入出力ディジタルコードを比較することで被試
験Ｄ／Ａ変換器４の変換特性を知ることができる。
成図，第６図はその変換クロック信号と変換出力との関
係を説明するタイムチャートである。クロック発生器２
より発生する変換クロックが、被試験Ｄ／Ａ変換器４に
供給するディジタルデータの変換速度を規定している。
クロック発生器２が発生する変換クロックの起動，停止
は制御部１からの制御信号によって行われる。変換クロ
ックは計数器３によって計数され、被試験Ｄ／Ａ変換器
４に、Ｄ／Ａ変換出力が順次増大するようなディジタル
コードをもつ信号を出力する。被試験Ｄ／Ａ変換器４の
変換出力は、基準Ａ／Ｄ変換器５によって、変換クロッ
ク速度と等しい速度をもつ変換命令に従ってディジタル
信号に逆変換される。被試験Ｄ／Ａ変換器４に加えた入
力ディジタルコードと、期待されるＤ／Ａ変換出力のレ
ベルに差異を生ずる場合には、基準Ａ／Ｄ変換器５の出
力ディジタルコードと，被試験Ｄ／Ａ変換器４への入力
ディジタルコードとの間に差を生ずることになる。した
がって、入出力ディジタルコードを比較することで被試
験Ｄ／Ａ変換器４の変換特性を知ることができる。
しかしながら、上記した従来方式には以下に述べるよう
な問題点がある。すなわち、従来方式ではＤ／Ａ変換器
の動特性のうちの重要な試験項目となる、入力ディジタ
ルコードの遷移時に出力波形に現われるスパイク波形
（グリッチと呼ばれる）やセトリング時間などの高速現
象を試験できないことである。それは次のような理由に
よる。従来方式では、被試験Ｄ／Ａ変換器の入力ディジ
タルコードの遷移時に出力波形に重畳して現われたグリ
ッチは、そのまま基準Ａ／Ｄ変換器に入力されていた。
このような高速スパイク波形が基準Ａ／Ｄ変換器に入力
されると、実効的な分解能が低下し、変換動作が追従で
きず、試験精度を悪化させ、大きな試験誤差を生ずる要
因となる。さらに、仮に追従が可能な場合においても、
被試験Ｄ／Ａ変換器と基準Ａ／Ｄ変換器とが同一の変換
速度で動作していることから、グリッチのような一般の
変換速度に比較してはるかに高速の現象は、正確なＡ／
Ｄ変換は不可能である。
な問題点がある。すなわち、従来方式ではＤ／Ａ変換器
の動特性のうちの重要な試験項目となる、入力ディジタ
ルコードの遷移時に出力波形に現われるスパイク波形
（グリッチと呼ばれる）やセトリング時間などの高速現
象を試験できないことである。それは次のような理由に
よる。従来方式では、被試験Ｄ／Ａ変換器の入力ディジ
タルコードの遷移時に出力波形に重畳して現われたグリ
ッチは、そのまま基準Ａ／Ｄ変換器に入力されていた。
このような高速スパイク波形が基準Ａ／Ｄ変換器に入力
されると、実効的な分解能が低下し、変換動作が追従で
きず、試験精度を悪化させ、大きな試験誤差を生ずる要
因となる。さらに、仮に追従が可能な場合においても、
被試験Ｄ／Ａ変換器と基準Ａ／Ｄ変換器とが同一の変換
速度で動作していることから、グリッチのような一般の
変換速度に比較してはるかに高速の現象は、正確なＡ／
Ｄ変換は不可能である。
本発明の目的は、従来技術での上記した問題点を解決
し、従来技術では試験が困難であったグリッチやセトリ
ング時間などの高速現象の試験をも可能とするＤ／Ａ変
換器試験装置を提供することにある。
し、従来技術では試験が困難であったグリッチやセトリ
ング時間などの高速現象の試験をも可能とするＤ／Ａ変
換器試験装置を提供することにある。
本発明では、上記目的を達成するために、被試験対象の
Ｄ／Ａ変換器に対して任意の試験ディジタルデータを供
給し、該Ｄ／Ａ変換器の出力アナログ信号を基準Ａ／Ｄ
変換器により逆変換し、該逆変換して得たディジタルデ
ータを記憶し、ディジタル処理をするＤ／Ａ変換器の試
験方法であって、被試験Ｄ／Ａ変換器の出力アナログ波
形を、該アナログ波形の繰返し周期よりも大きな周期で
かつＡ／Ｄ変換器の変換クロックに同期して第１のサン
プリングをし、該被試験Ｄ／Ａ変換器に供給する任意の
入力ディジタルデータを入力しそのデータに対して第２
のサンプリングをし、二つのサンプリング後の信号をそ
れぞれＡ／Ｄ変換して該被試験Ｄ／Ａ変換器の特性を試
験するＤ／Ａ変換器の試験方法に特徴がある。
Ｄ／Ａ変換器に対して任意の試験ディジタルデータを供
給し、該Ｄ／Ａ変換器の出力アナログ信号を基準Ａ／Ｄ
変換器により逆変換し、該逆変換して得たディジタルデ
ータを記憶し、ディジタル処理をするＤ／Ａ変換器の試
験方法であって、被試験Ｄ／Ａ変換器の出力アナログ波
形を、該アナログ波形の繰返し周期よりも大きな周期で
かつＡ／Ｄ変換器の変換クロックに同期して第１のサン
プリングをし、該被試験Ｄ／Ａ変換器に供給する任意の
入力ディジタルデータを入力しそのデータに対して第２
のサンプリングをし、二つのサンプリング後の信号をそ
れぞれＡ／Ｄ変換して該被試験Ｄ／Ａ変換器の特性を試
験するＤ／Ａ変換器の試験方法に特徴がある。
以下、本発明の実施例を図面により説明する。
第１図は本発明の第１の実施例のブロック構成図で、４
は被試験Ｄ／Ａ変換器，６は基準周波数発振器，７は周
波数シンセサイザ(1)，８は周波数シンセサイザ(2)，９
はパターン発生器，10はサンプリングクロック発生器，
11はサンプリングヘッド，12は増幅器，13はサンプル／
ホールド回路，14は基準Ａ／Ｄ変換器，15はメモリ，16
は計算機である。
は被試験Ｄ／Ａ変換器，６は基準周波数発振器，７は周
波数シンセサイザ(1)，８は周波数シンセサイザ(2)，９
はパターン発生器，10はサンプリングクロック発生器，
11はサンプリングヘッド，12は増幅器，13はサンプル／
ホールド回路，14は基準Ａ／Ｄ変換器，15はメモリ，16
は計算機である。
周波数シンセサイザ(1)７によって被試験Ｄ／Ａ変換器
４の変換速度を規定する低位相雑音の変換周波数０を
発生する。周波数シンセサイザ(2)８は、サンプリング
系統に供給するための、基準Ａ／Ｄ変換器14の変換速度
およびサンプリング速度を規定する低位相雑音のサンプ
リング周波数SPLを発生する。２つの発生周波数
０，SPLは、同一の基準周波数発振器６より基準信
号を供給することによって相互の位相を同期する。パタ
ーン発生器９は、被試験Ｄ／Ａ変換器４のビット数に対
応したディジタルデータを発生する。発生データは基準
周波数０に同期したパラレルデータであり、プログラ
ムによる任意の試験データの繰り返し発生が可能であ
る。被試験Ｄ／Ａ変換器４の出力アナログ信号は、広帯
域を有するサンプリングヘッド11によってサンプリング
される。低速度に変換されたサンプリング波形は、サン
プリングヘッド11のサンプリング効率による振幅低下を
補正するために増幅器12によって増幅する。高速のサン
プリングヘッド11は、一般にホールド波形電圧の時間に
対する減衰率を示すドループが悪く、サンプリング周期
内における十分な精度での電圧保持は困難である。そこ
で、増幅器12の後段にドループの良好なサンプル／ホー
ルド回路13を設けることによってホールド波形電圧の低
下を防ぐ。すなわち、サンプリング波形は被試験Ｄ／Ａ
変換器４の出力アナログ信号に比較して低速なため、サ
ンプル／ホールド回路13はドループの良好なものを使用
でき、試験精度の向上を期待できる。さらに、サンプル
／ホールド後の波形は、被試験Ｄ／Ａ変換器の分解能以
上の高い分解能を有する基準Ａ／Ｄ変換器14によってＡ
／Ｄ変換する。基準Ａ／Ｄ変換器14の出力は、メモリ15
に記憶した後に計算機16によって解析，良否判定を行
う。
４の変換速度を規定する低位相雑音の変換周波数０を
発生する。周波数シンセサイザ(2)８は、サンプリング
系統に供給するための、基準Ａ／Ｄ変換器14の変換速度
およびサンプリング速度を規定する低位相雑音のサンプ
リング周波数SPLを発生する。２つの発生周波数
０，SPLは、同一の基準周波数発振器６より基準信
号を供給することによって相互の位相を同期する。パタ
ーン発生器９は、被試験Ｄ／Ａ変換器４のビット数に対
応したディジタルデータを発生する。発生データは基準
周波数０に同期したパラレルデータであり、プログラ
ムによる任意の試験データの繰り返し発生が可能であ
る。被試験Ｄ／Ａ変換器４の出力アナログ信号は、広帯
域を有するサンプリングヘッド11によってサンプリング
される。低速度に変換されたサンプリング波形は、サン
プリングヘッド11のサンプリング効率による振幅低下を
補正するために増幅器12によって増幅する。高速のサン
プリングヘッド11は、一般にホールド波形電圧の時間に
対する減衰率を示すドループが悪く、サンプリング周期
内における十分な精度での電圧保持は困難である。そこ
で、増幅器12の後段にドループの良好なサンプル／ホー
ルド回路13を設けることによってホールド波形電圧の低
下を防ぐ。すなわち、サンプリング波形は被試験Ｄ／Ａ
変換器４の出力アナログ信号に比較して低速なため、サ
ンプル／ホールド回路13はドループの良好なものを使用
でき、試験精度の向上を期待できる。さらに、サンプル
／ホールド後の波形は、被試験Ｄ／Ａ変換器の分解能以
上の高い分解能を有する基準Ａ／Ｄ変換器14によってＡ
／Ｄ変換する。基準Ａ／Ｄ変換器14の出力は、メモリ15
に記憶した後に計算機16によって解析，良否判定を行
う。
次に第１図実施例の動作を第２図を用いてさらに詳細に
説明する。第２図は、縦軸は信号の振幅を示し、横軸は
時間を示す。以下、第２図の波形を上から順に(a)，
(b)，(c)と特定する。第２図(a)は、パターン発生器９
によって繰返し周波数ｉｎの三角波の波形データを発
生した場合の被試験Ｄ／Ａ変換器４の出力アナログ波形
の例を示す。ここで、繰返し周波数ｉｎと変換周波数
０との関係は次の(1)式で示される。
説明する。第２図は、縦軸は信号の振幅を示し、横軸は
時間を示す。以下、第２図の波形を上から順に(a)，
(b)，(c)と特定する。第２図(a)は、パターン発生器９
によって繰返し周波数ｉｎの三角波の波形データを発
生した場合の被試験Ｄ／Ａ変換器４の出力アナログ波形
の例を示す。ここで、繰返し周波数ｉｎと変換周波数
０との関係は次の(1)式で示される。
Ｎ＝０／ｉｎ ……(1) (1)式においてＮは繰返し三角波の一周期を構成するパ
ターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ個
の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に応
じた全てのディジタルコードを順次発生する。
ターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ個
の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に応
じた全てのディジタルコードを順次発生する。
以上の連続した発生パターンを、サンプリング周波数
SPLでサンプリングする場合を第２図(b)を用いて説明す
る。発生パターンの繰返し周波数ｉｎと、サンプリン
グ周波数SPLとの関係は、次の(2)式の関係に設定す
る。in ＝ｎ・SPL＋Δ ………(2) ここで、ｎは自然数，Δはサンプリング後のサンプリ
ング波形の周波数を示す。第２図(b)はｎ＝２とした場
合の例を示し、Δ≦SPLなる条件にΔを設定する
ことによって、第２図(c)に示すように複数周期の発生
パターンから低速のサンプリング波形を再生することが
できる。したがって、サンプリングヘッド11の帯域幅を
発生パターンの繰返し周波数inに比較して十分広くと
ることによって、高速の試験波形の正確なサンプリング
が可能となる。また、基準Ａ／Ｄ変換器14に入力される
サンプリング波形の周波数Δは低速であるため、基準
Ａ／Ｄ変換器14の実効的な分解能の低下を避けることが
可能となり、被試験変換器４に比べて高い分解能を維持
することができる。したがって、計算機16によって、パ
ターン発生器９での発生パターンと，基準Ａ／Ｄ変換器
14での変換後のサンプリングデータとを比較すること
で、容易に被試験Ｄ／Ａ変換器４の変換持性を試験でき
る。
SPLでサンプリングする場合を第２図(b)を用いて説明す
る。発生パターンの繰返し周波数ｉｎと、サンプリン
グ周波数SPLとの関係は、次の(2)式の関係に設定す
る。in ＝ｎ・SPL＋Δ ………(2) ここで、ｎは自然数，Δはサンプリング後のサンプリ
ング波形の周波数を示す。第２図(b)はｎ＝２とした場
合の例を示し、Δ≦SPLなる条件にΔを設定する
ことによって、第２図(c)に示すように複数周期の発生
パターンから低速のサンプリング波形を再生することが
できる。したがって、サンプリングヘッド11の帯域幅を
発生パターンの繰返し周波数inに比較して十分広くと
ることによって、高速の試験波形の正確なサンプリング
が可能となる。また、基準Ａ／Ｄ変換器14に入力される
サンプリング波形の周波数Δは低速であるため、基準
Ａ／Ｄ変換器14の実効的な分解能の低下を避けることが
可能となり、被試験変換器４に比べて高い分解能を維持
することができる。したがって、計算機16によって、パ
ターン発生器９での発生パターンと，基準Ａ／Ｄ変換器
14での変換後のサンプリングデータとを比較すること
で、容易に被試験Ｄ／Ａ変換器４の変換持性を試験でき
る。
なお、発生パターンの波形形状は、三角波に限らず任意
の繰返し波形で良い。例えば、正波を発生するパターン
を被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ変換後のサン
プリング波形データを計算機16によって高速フーリエ変
換演算を行うことで高調波スペクトラムから被試験Ｄ／
Ａ変換器４の非直線性を評価することもできる。
の繰返し波形で良い。例えば、正波を発生するパターン
を被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ変換後のサン
プリング波形データを計算機16によって高速フーリエ変
換演算を行うことで高調波スペクトラムから被試験Ｄ／
Ａ変換器４の非直線性を評価することもできる。
本発明の第２の実施例を第３図により説明する。第３図
は、第１図の構成に対して、２組の波形サンプリング系
統を設けたものであり、被試験Ｄ／Ａ変換器４のセトリ
ング時間の試験に好適な構成を備えた例である。第１図
の構成要素に対して、新たに遅延線17を付加している。
は、第１図の構成に対して、２組の波形サンプリング系
統を設けたものであり、被試験Ｄ／Ａ変換器４のセトリ
ング時間の試験に好適な構成を備えた例である。第１図
の構成要素に対して、新たに遅延線17を付加している。
２組の波形サンプリング系統において、一方のサンプリ
ング系統に被試験Ｄ／Ａ変換器４の出力アナログ波形を
入力し、他方のサンプリング系統に、被試験Ｄ／Ａ変換
器４に供給するディジタルパターンの中の着目するビッ
トのデータを入力する。この時、パターン発生器９より
発生するパターンは第１の実施例と同様であるが、セト
リング時間の観測を容易にするために着目するビットの
データが、繰返し周波数inごとに遷移するように設定
する。遅延線17は、信号伝搬時間差などによって生ずる
２組のサンプリング系統間の時間差を補正するために、
両者のサンプリング信号を調整するためのものである。
ング系統に被試験Ｄ／Ａ変換器４の出力アナログ波形を
入力し、他方のサンプリング系統に、被試験Ｄ／Ａ変換
器４に供給するディジタルパターンの中の着目するビッ
トのデータを入力する。この時、パターン発生器９より
発生するパターンは第１の実施例と同様であるが、セト
リング時間の観測を容易にするために着目するビットの
データが、繰返し周波数inごとに遷移するように設定
する。遅延線17は、信号伝搬時間差などによって生ずる
２組のサンプリング系統間の時間差を補正するために、
両者のサンプリング信号を調整するためのものである。
第４図を用いてセトリング時間の試験方法について説明
する。以下、第４図の波形を上から順に(a)，(b)と特定
する。第４図(a)は、入力データの遷移時における被試
験Ｄ／Ａ変換器４の出力サンプリング波形の立上り部分
を示す。理想のＤ／Ａ変換器の出力波形は、ディジタル
コードの遷移直後に破線に示すようなステップ応答を示
す。これに対して実際のＤ／Ａ変換器は、期待値に落ち
着くまでに時間を要する。ディジタルコードの遷移直後
から、出力波形が （ＬＳＢは最下位ビット）に達するまでの時間を一般に
セトリング時間（第４図ではｔSet として示す）と呼ぶ。本実施例によれば、２組のサンプ
リング系統によって第４図(a)のように被試験Ｄ／Ａ変
換器４の出力波形が にセトリングする時間と、入力データの立上り時間を各
々求め、その時間差から容易にセトリング時間を試験す
ることができる。
する。以下、第４図の波形を上から順に(a)，(b)と特定
する。第４図(a)は、入力データの遷移時における被試
験Ｄ／Ａ変換器４の出力サンプリング波形の立上り部分
を示す。理想のＤ／Ａ変換器の出力波形は、ディジタル
コードの遷移直後に破線に示すようなステップ応答を示
す。これに対して実際のＤ／Ａ変換器は、期待値に落ち
着くまでに時間を要する。ディジタルコードの遷移直後
から、出力波形が （ＬＳＢは最下位ビット）に達するまでの時間を一般に
セトリング時間（第４図ではｔSet として示す）と呼ぶ。本実施例によれば、２組のサンプ
リング系統によって第４図(a)のように被試験Ｄ／Ａ変
換器４の出力波形が にセトリングする時間と、入力データの立上り時間を各
々求め、その時間差から容易にセトリング時間を試験す
ることができる。
本発明によれば、被試験Ｄ／Ａ変換器の出力波形の高速
現象を、低速度で、かつ、基準Ａ／Ｄ変換器の変換速度
と同期してサンプリングする構成であることから、基準
Ａ／Ｄ変換器の変換速度を低速にすることが可能とな
り、実効的な分解能の低下を避けることができ、また、
サンプリング系統のサンプリング周波数と、被試験Ｄ／
Ａ変換器の変換周波数の相互関係を選ぶことによって出
力波形の高密度再生が可能となり、高速現象の試験も高
精度に行うことができる利点がある。
現象を、低速度で、かつ、基準Ａ／Ｄ変換器の変換速度
と同期してサンプリングする構成であることから、基準
Ａ／Ｄ変換器の変換速度を低速にすることが可能とな
り、実効的な分解能の低下を避けることができ、また、
サンプリング系統のサンプリング周波数と、被試験Ｄ／
Ａ変換器の変換周波数の相互関係を選ぶことによって出
力波形の高密度再生が可能となり、高速現象の試験も高
精度に行うことができる利点がある。
第１図は本発明の一実施例を示すブロック構成図、第２
図はその動作説明図、第３図は本発明の他の実施例を示
すブロック構成図、第４図は第３図実施例によりセトリ
ング時間を試験する説明図、第５図は従来技術説明用の
ブロック構成図、第６図はその動作説明用の各部信号の
タイムチャートである。 ４……被試験Ｄ／Ａ変換器、６……基準周波数発振器、 ７……周波数シンセサイザ(1)、 ８……周波数シンセサイザ(2)、 ９……パターン発生器、 10……サンプリングクロック発生器、 11……サンプリングヘッド、 13……サンプリング／ホールド回路、 14……基準Ａ／Ｄ変換器、15……メモリ、 16……計算機、17……遅延線。
図はその動作説明図、第３図は本発明の他の実施例を示
すブロック構成図、第４図は第３図実施例によりセトリ
ング時間を試験する説明図、第５図は従来技術説明用の
ブロック構成図、第６図はその動作説明用の各部信号の
タイムチャートである。 ４……被試験Ｄ／Ａ変換器、６……基準周波数発振器、 ７……周波数シンセサイザ(1)、 ８……周波数シンセサイザ(2)、 ９……パターン発生器、 10……サンプリングクロック発生器、 11……サンプリングヘッド、 13……サンプリング／ホールド回路、 14……基準Ａ／Ｄ変換器、15……メモリ、 16……計算機、17……遅延線。
Claims (1)
- 【請求項１】被試験対象のＤ／Ａ変換器に対して任意の
試験ディジタルデータを供給し、該Ｄ／Ａ変換器の出力
アナログ信号を基準Ａ／Ｄ変換器により逆変換し、該逆
変換して得たディジタルデータを記憶し、ディジタル処
理によって試験結果を判断するＤ／Ａ変換器の試験方法
であって、 該被試験Ｄ／Ａ変換器に供給する任意の入力ディジタル
データ信号を、上記Ａ／Ｄ変換器の変換クロックに同期
して第１のサンプリングをし、 また上記被試験Ｄ／Ａ変換器の出力アナログ信号を、該
アナログ信号の繰返し周期よりも大きな周期でかつ上記
Ａ／Ｄ変換器の変換クロックに同期して第２のサンプリ
ングをし、 上記２つのサンプリング後の信号をそれぞれＡ／Ｄ変換
して上記被試験Ｄ／Ａ変換器の特性を試験することを特
徴とするＤ／Ａ変換器の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285520A JPH0630445B2 (ja) | 1985-12-20 | 1985-12-20 | Ｄ／ａ変換器の試験方法 |
| US06/938,966 US4758781A (en) | 1985-12-06 | 1986-12-08 | DA converter testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285520A JPH0630445B2 (ja) | 1985-12-20 | 1985-12-20 | Ｄ／ａ変換器の試験方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117428A Division JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | Ｄ／ａ変換器の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145926A JPS62145926A (ja) | 1987-06-30 |
| JPH0630445B2 true JPH0630445B2 (ja) | 1994-04-20 |
Family
ID=17692591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285520A Expired - Lifetime JPH0630445B2 (ja) | 1985-12-06 | 1985-12-20 | Ｄ／ａ変換器の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630445B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6475978A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Testing apparatus of d/a converter |
| JP5870308B2 (ja) | 2011-09-20 | 2016-02-24 | パナソニックＩｐマネジメント株式会社 | Ｄａ変換装置及び音声システム |
| CN111505593B (zh) * | 2020-04-30 | 2022-03-29 | 北京无线电测量研究所 | 一种频综综合测试系统及测试方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541667A (en) * | 1977-06-06 | 1979-01-08 | Shiyunichi Nozawa | Digital receiver for waveform information |
| JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
| JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | Ｄ／ａコンバ−タ用試験装置 |
-
1985
- 1985-12-20 JP JP60285520A patent/JPH0630445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145926A (ja) | 1987-06-30 |
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