JP2810253B2 - Ｄ／ａ変換器の試験装置 - Google Patents
Ｄ／ａ変換器の試験装置Info
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- JP2810253B2 JP2810253B2 JP3117428A JP11742891A JP2810253B2 JP 2810253 B2 JP2810253 B2 JP 2810253B2 JP 3117428 A JP3117428 A JP 3117428A JP 11742891 A JP11742891 A JP 11742891A JP 2810253 B2 JP2810253 B2 JP 2810253B2
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Description
【０００１】
【産業上の利用分野】本発明は、デイジタル情報をアナ
ログ情報に変換するD/A変換器の試験装置に係り、特に
動的な特性の試験に好適なD/A変換器の試験装置に関す
る。
ログ情報に変換するD/A変換器の試験装置に係り、特に
動的な特性の試験に好適なD/A変換器の試験装置に関す
る。
【０００２】
【従来の技術】近年、高分解能ビデオディスプレイ，Ｏ
Ａ機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するＤ／Ａ変換器の需要が急速に高ま
っている。このような状況に伴ない、Ｄ／Ａ変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、Ｄ／Ａ変換器の
直線性測定方法について、例えば特開昭５８−１７２５
６０号公報に示されているものがある。
Ａ機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するＤ／Ａ変換器の需要が急速に高ま
っている。このような状況に伴ない、Ｄ／Ａ変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、Ｄ／Ａ変換器の
直線性測定方法について、例えば特開昭５８−１７２５
６０号公報に示されているものがある。
【０００３】図５は上記公報に示されている試験方式の
ブロック構成図、図６はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器２より発生する変換クロックが、被試験Ｄ／Ａ変
換器４に供給するディジタルデータの変換速度を規定し
ている。クロック発生器２が発生する変換クロックの起
動停止は制御部１からの制御信号によって行われる。変
換クロックは計数器３によって計数され、被試験Ｄ／Ａ
変換器４に、Ｄ／Ａ変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験Ｄ／Ａ変換
器４の変換出力は、基準Ａ／Ｄ変換器５によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験Ｄ／Ａ変換器４に加
えた入力ディジタルコードと、期待されるＤ／Ａ変換出
力のレベルに差異を生ずる場合には、基準Ａ／Ｄ変換器
５の出力ディジタルコードと、被試験Ｄ／Ａ変換器４へ
の入力ディジタルコードとの間に差を生ずることにな
る。したがって、入出力ディジタルコードを比較するこ
とで被試験Ｄ／Ａ変換器４の変換特性を知ることができ
る。
ブロック構成図、図６はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器２より発生する変換クロックが、被試験Ｄ／Ａ変
換器４に供給するディジタルデータの変換速度を規定し
ている。クロック発生器２が発生する変換クロックの起
動停止は制御部１からの制御信号によって行われる。変
換クロックは計数器３によって計数され、被試験Ｄ／Ａ
変換器４に、Ｄ／Ａ変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験Ｄ／Ａ変換
器４の変換出力は、基準Ａ／Ｄ変換器５によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験Ｄ／Ａ変換器４に加
えた入力ディジタルコードと、期待されるＤ／Ａ変換出
力のレベルに差異を生ずる場合には、基準Ａ／Ｄ変換器
５の出力ディジタルコードと、被試験Ｄ／Ａ変換器４へ
の入力ディジタルコードとの間に差を生ずることにな
る。したがって、入出力ディジタルコードを比較するこ
とで被試験Ｄ／Ａ変換器４の変換特性を知ることができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではＤ／Ａ変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形（グリッチと呼ばれる）や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験Ｄ／Ａ変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準Ａ／
Ｄ変換器に入力されていた。このような高速スパイク波
形が基準Ａ／Ｄ変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化さ
せ、大きな試験誤差を生ずる要因となる。さらに、仮に
追従が可能な場合においても、被試験Ｄ／Ａ変換器と基
準Ａ／Ｄ変換器とが同一の変換速度で動作していること
から、グリッチのような一般の変換速度に比較してはる
かに高速の現象は、正確なＡ／Ｄ変換は不可能である。
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではＤ／Ａ変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形（グリッチと呼ばれる）や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験Ｄ／Ａ変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準Ａ／
Ｄ変換器に入力されていた。このような高速スパイク波
形が基準Ａ／Ｄ変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化さ
せ、大きな試験誤差を生ずる要因となる。さらに、仮に
追従が可能な場合においても、被試験Ｄ／Ａ変換器と基
準Ａ／Ｄ変換器とが同一の変換速度で動作していること
から、グリッチのような一般の変換速度に比較してはる
かに高速の現象は、正確なＡ／Ｄ変換は不可能である。
【０００５】本発明の目的は、従来技術の上記した問題
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするD/A
変換器の試験装置を提供することにある。
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするD/A
変換器の試験装置を提供することにある。
【０００６】本発明は、上記目的を達成するために、被
試験D/A変換器の変換速度を規定する周波数foを供給す
る第一の周波数発生手段と、A/D変換器の変換速度およ
びサンプリング速度を規定する周波数fSPL を供給する
第二の周波数発生手段と、該第一の周波数発生手段から
供給される周波数foの信号に基づいて、該被試験D/A変
換器に対して周波数finの試験デイジタルデータをN＝ f
o / fin回繰り返して供給する手段と、該D/A変換器の出
力アナログ信号を該第二の周波数発生手段から供給され
る周波数fSPLでサンプリングする第一のサンプリング手
段と、該第一のサンプリング手段を用いてサンプリング
した後に出力される周波数△fのサンプリング信号を、
該第二の周波数発生手段から供給される周波数fSPLに基
づいてA/D変換する第一のA/D変換器と、該N＝ fo / fin
回繰り返して供給される周波数finの試験デイジタルデー
タを該第二の周波数発生手段から供給される周波数fSPL
でサンプリングする第二のサンプリング手段と、該第二
のサンプリング手段を用いてサンプリングした後に出力
される周波数△fのサンプリング信号を、該第二の周波
数発生手段から供給される周波数fSPLに基づいてA/D変
換する第二のA/D変換器と、該第一のA/D変換器を用いて
A/D変換されたデイジタルデータと該第二のA/D変換器を
用いてA/D変換されたデイジタルデータとをデイジタル処
理によって比較する手段とを備えたD/A変換器試験装置
であって、該D/A変換器へ供給する試験デイジタルデータ
の周波数finと、該第二の周波数発生手段により発生し
た周波数fSPLと、該サンプリング後に出力されるサンプ
リング信号の周波数△fとが、 fin ＝ n・fSPL ＋ △f △f ＜ fSPL ここで、nは自然数 の関係を満足するものである。
試験D/A変換器の変換速度を規定する周波数foを供給す
る第一の周波数発生手段と、A/D変換器の変換速度およ
びサンプリング速度を規定する周波数fSPL を供給する
第二の周波数発生手段と、該第一の周波数発生手段から
供給される周波数foの信号に基づいて、該被試験D/A変
換器に対して周波数finの試験デイジタルデータをN＝ f
o / fin回繰り返して供給する手段と、該D/A変換器の出
力アナログ信号を該第二の周波数発生手段から供給され
る周波数fSPLでサンプリングする第一のサンプリング手
段と、該第一のサンプリング手段を用いてサンプリング
した後に出力される周波数△fのサンプリング信号を、
該第二の周波数発生手段から供給される周波数fSPLに基
づいてA/D変換する第一のA/D変換器と、該N＝ fo / fin
回繰り返して供給される周波数finの試験デイジタルデー
タを該第二の周波数発生手段から供給される周波数fSPL
でサンプリングする第二のサンプリング手段と、該第二
のサンプリング手段を用いてサンプリングした後に出力
される周波数△fのサンプリング信号を、該第二の周波
数発生手段から供給される周波数fSPLに基づいてA/D変
換する第二のA/D変換器と、該第一のA/D変換器を用いて
A/D変換されたデイジタルデータと該第二のA/D変換器を
用いてA/D変換されたデイジタルデータとをデイジタル処
理によって比較する手段とを備えたD/A変換器試験装置
であって、該D/A変換器へ供給する試験デイジタルデータ
の周波数finと、該第二の周波数発生手段により発生し
た周波数fSPLと、該サンプリング後に出力されるサンプ
リング信号の周波数△fとが、 fin ＝ n・fSPL ＋ △f △f ＜ fSPL ここで、nは自然数 の関係を満足するものである。
【０００７】
【作用】すなわち、本発明は、パターン発生器によって
試験用のディジタルデータを繰返し発生し、被試験Ｄ／
Ａ変換器から出力されたアナログ波形をＡ／Ｄ変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速，高精
度のＡ／Ｄ変換器が使用でき、したがって、従来技術で
問題であった基準Ａ／Ｄ変換器の試験誤差を増大させる
ことなく高速信号の高精度のＡ／Ｄ変換が可能となる。
試験用のディジタルデータを繰返し発生し、被試験Ｄ／
Ａ変換器から出力されたアナログ波形をＡ／Ｄ変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速，高精
度のＡ／Ｄ変換器が使用でき、したがって、従来技術で
問題であった基準Ａ／Ｄ変換器の試験誤差を増大させる
ことなく高速信号の高精度のＡ／Ｄ変換が可能となる。
【０００８】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【０００９】図１は本発明の原理を示すブロック図で、
４は被試験D/A変換器、６は基準周波数発振器、７は周
波数シンセサイザ（１）、８は周波数シンセサイザ
（２）、９はパターン発生器、１０はサンプリングクロ
ック発生器、１１はサンプリングヘッド、１２は増幅
器、１３はサンプル/ホールド回路、１４は基準A/D変換
器、１５はメモリ、１６は計算機である。
４は被試験D/A変換器、６は基準周波数発振器、７は周
波数シンセサイザ（１）、８は周波数シンセサイザ
（２）、９はパターン発生器、１０はサンプリングクロ
ック発生器、１１はサンプリングヘッド、１２は増幅
器、１３はサンプル/ホールド回路、１４は基準A/D変換
器、１５はメモリ、１６は計算機である。
【００１０】周波数シンセサイザ（１）７によって被試
験Ｄ／Ａ変換器４の変換速度を規定する低位相雑音の変
換周波数ｆ0を発生する。周波数シンセサイザ（２）８
は、サンプリング系統に供給するための、基準Ａ／Ｄ変
換器１４の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数ｆSPLを発生する。２
つの発生周波数ｆ0，ｆSPLは、同一の基準周波数発振器
６より基準信号を供給することによって相互の位相を同
期する。パターン発生器９は、被試験Ｄ／Ａ変換器４の
ビット数に対応したディジタルデータを発生する。発生
データは基準周波数ｆ0に同期したパラレルデータであ
り、プログラムによる任意の試験データの繰り返し発生
が可能である。被試験Ｄ／Ａ変換器４の出力アナログ信
号は、広帯域を有するサンプリングヘッド１１によって
サンプリングされる。低速度に変換されたサンプリング
波形は、サンプリングヘッド１１のサンプリング効率に
よる振幅低下を補正するために増幅器１２によって増幅
する。高速のサンプリングヘッド１１は、一般にホール
ド波形電圧の時間に対する減衰率を示すドループが悪
く、サンプリング周期内における十分な精度での電圧保
持は困難である。そこで、増幅器１２の後段にドループ
の良好なサンプル／ホールド回路１３を設けることによ
ってホールド波形電圧の低下を防ぐ。すなわち、サンプ
リング波形は被試験Ｄ／Ａ変換器４の出力アナログ信号
に比較して低速なため、サンプル／ホールド回路１３は
ドループの良好なものを使用でき、試験精度の向上を期
待できる。さらに、サンプル／ホールド後の波形は、被
試験Ｄ／Ａ変換器の分解能以上の高い分解能を有する基
準Ａ／Ｄ変換器１４によってＡ／Ｄ変換する。基準Ａ／
Ｄ変換器１４の出力は、メモリ１５に記憶した後に計算
機１６によって解析、良否判定を行う。
験Ｄ／Ａ変換器４の変換速度を規定する低位相雑音の変
換周波数ｆ0を発生する。周波数シンセサイザ（２）８
は、サンプリング系統に供給するための、基準Ａ／Ｄ変
換器１４の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数ｆSPLを発生する。２
つの発生周波数ｆ0，ｆSPLは、同一の基準周波数発振器
６より基準信号を供給することによって相互の位相を同
期する。パターン発生器９は、被試験Ｄ／Ａ変換器４の
ビット数に対応したディジタルデータを発生する。発生
データは基準周波数ｆ0に同期したパラレルデータであ
り、プログラムによる任意の試験データの繰り返し発生
が可能である。被試験Ｄ／Ａ変換器４の出力アナログ信
号は、広帯域を有するサンプリングヘッド１１によって
サンプリングされる。低速度に変換されたサンプリング
波形は、サンプリングヘッド１１のサンプリング効率に
よる振幅低下を補正するために増幅器１２によって増幅
する。高速のサンプリングヘッド１１は、一般にホール
ド波形電圧の時間に対する減衰率を示すドループが悪
く、サンプリング周期内における十分な精度での電圧保
持は困難である。そこで、増幅器１２の後段にドループ
の良好なサンプル／ホールド回路１３を設けることによ
ってホールド波形電圧の低下を防ぐ。すなわち、サンプ
リング波形は被試験Ｄ／Ａ変換器４の出力アナログ信号
に比較して低速なため、サンプル／ホールド回路１３は
ドループの良好なものを使用でき、試験精度の向上を期
待できる。さらに、サンプル／ホールド後の波形は、被
試験Ｄ／Ａ変換器の分解能以上の高い分解能を有する基
準Ａ／Ｄ変換器１４によってＡ／Ｄ変換する。基準Ａ／
Ｄ変換器１４の出力は、メモリ１５に記憶した後に計算
機１６によって解析、良否判定を行う。
【００１１】次に図１に記載の原理の動作を図２を用い
て更に詳細に説明する。図２は、縦軸は信号の振幅を示
し、横軸は時間を示す。以下図２の波形を上から順に
（a）,（b）,（c）,と特定する。図２（a）は、パター
ン発生器９によって繰返し周波数finの三角波の波形デ
ータを発生した場合の被試験D/A変換器４の出力アナロ
グ波形の例を示す。ここで、繰返し周波数finと変換周
波数foとの関係は次の（１）式で示される。
て更に詳細に説明する。図２は、縦軸は信号の振幅を示
し、横軸は時間を示す。以下図２の波形を上から順に
（a）,（b）,（c）,と特定する。図２（a）は、パター
ン発生器９によって繰返し周波数finの三角波の波形デ
ータを発生した場合の被試験D/A変換器４の出力アナロ
グ波形の例を示す。ここで、繰返し周波数finと変換周
波数foとの関係は次の（１）式で示される。
【００１２】Ｎ＝ｆ0／ｆin （１）
（１）式においてＮは繰返し三角波の一周期を構成する
パターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ
個の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に
応じた全てのディジタルコードを順次発生する。
パターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ
個の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に
応じた全てのディジタルコードを順次発生する。
【００１３】以上の連続した発生パターンを、サンプリ
ング周波数ｆSPLでサンプリングする場合を図２（ｂ）
を用いて説明する。発生パターンの繰返し周波数ｆin
と、サンプリング周波数ｆSPLとの関係は、次の（２）
式の関係に設定する。
ング周波数ｆSPLでサンプリングする場合を図２（ｂ）
を用いて説明する。発生パターンの繰返し周波数ｆin
と、サンプリング周波数ｆSPLとの関係は、次の（２）
式の関係に設定する。
【００１４】
fin ＝ n・fSPL ＋ △f…………（２）
ここで、nは自然数、△fはサンプリング後のサンプリン
グ波形の周波数を示す。図２（b）はn＝２とした場合の
例を示し、△f ＜ fSPLなる条件に△fを設定することに
よって、図２（c）に示すように複数周期の発生パター
ンから低速のサンプリング波形を再生することができ
る。したがって、サンプリングヘッド１１の帯域幅を発
生パターンの繰り返し周波数finに比較して十分広くと
ることによって、高速の試験波形の正確なサンプリング
が可能となる。また、基準A/D変換器１４に入力される
サンプリング波形の周波数△fは低速であるため、基準A
/D変換器１４の実効的な分解能の低下を避けることが可
能となり、被試験変換器４に比べて高い分解能を維持す
ることができる。したがって、計算機１６によって、パ
ターン発生器９での発生パターンと、基準A/D変換器１
４での変換後のサンプリングデータとを比較すること
で、容易に被試験D/A変換器４の変換特性を試験でき
る。
グ波形の周波数を示す。図２（b）はn＝２とした場合の
例を示し、△f ＜ fSPLなる条件に△fを設定することに
よって、図２（c）に示すように複数周期の発生パター
ンから低速のサンプリング波形を再生することができ
る。したがって、サンプリングヘッド１１の帯域幅を発
生パターンの繰り返し周波数finに比較して十分広くと
ることによって、高速の試験波形の正確なサンプリング
が可能となる。また、基準A/D変換器１４に入力される
サンプリング波形の周波数△fは低速であるため、基準A
/D変換器１４の実効的な分解能の低下を避けることが可
能となり、被試験変換器４に比べて高い分解能を維持す
ることができる。したがって、計算機１６によって、パ
ターン発生器９での発生パターンと、基準A/D変換器１
４での変換後のサンプリングデータとを比較すること
で、容易に被試験D/A変換器４の変換特性を試験でき
る。
【００１５】なお、発生パターンの波形形状は、三角波
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ
変換後のサンプリング波形データを計算機１６によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験Ｄ／Ａ変換器４の非直線性を評価することも
できる。
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ
変換後のサンプリング波形データを計算機１６によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験Ｄ／Ａ変換器４の非直線性を評価することも
できる。
【００１６】本発明の実施例を図３により説明する。図
３は、図１の構成に対して、２組の波形サンプリング系
統を設けたものであり、被試験D/A変換器４のセトリン
グ時間の試験に好適な構成を備えた例である。図１の構
成要素に対して、新たに遅延線１７を付加している。
３は、図１の構成に対して、２組の波形サンプリング系
統を設けたものであり、被試験D/A変換器４のセトリン
グ時間の試験に好適な構成を備えた例である。図１の構
成要素に対して、新たに遅延線１７を付加している。
【００１７】２組の波形サンプリング系統において、一
方のサンプリング系統に被試験D/A変換器４の出力アナ
ログ波形を入力し、他方のサンプリング系統に、被試験
D/A変換器４に供給するデイジタルパターンの中の着目す
るビットのデータを入力する。この時、パターン発生器
９より発生するパターンは図１と同様であるが、セトリ
ング時間の観測を容易にするために着目するビットのデ
ータが、繰返し周波数finごとに遷移するように設定す
る。遅延線１７は、信号伝搬時間差などによって生ずる
２組のサンプリング系統間の時間差を補正するために、
両者のサンプリング信号を調整するためのものである。
方のサンプリング系統に被試験D/A変換器４の出力アナ
ログ波形を入力し、他方のサンプリング系統に、被試験
D/A変換器４に供給するデイジタルパターンの中の着目す
るビットのデータを入力する。この時、パターン発生器
９より発生するパターンは図１と同様であるが、セトリ
ング時間の観測を容易にするために着目するビットのデ
ータが、繰返し周波数finごとに遷移するように設定す
る。遅延線１７は、信号伝搬時間差などによって生ずる
２組のサンプリング系統間の時間差を補正するために、
両者のサンプリング信号を調整するためのものである。
【００１８】図４を用いてセトリング時間の試験方法に
ついて説明する。以下、図４の波形を上から順に
（ａ），（ｂ）と特定する。図４（ａ）は、入力データ
の遷移時における被試験Ｄ／Ａ変換器４の出力サンプリ
ング波形の立上り部分を示す。理想のＤ／Ａ変換器の出
力波形は、ディジタルコードの遷移直後に破線に示すよ
うなステップ応答を示す。これに対して実際のＤ／Ａ変
換器は、期待値に落ち着くまでに時間を要する。ディジ
タルコードの遷移直後から、出力波形が±ＬＳＢ（ＬＳ
Ｂは最下位ビット）に達するまでの時間を一般にセトリ
ング時間（図４ではｔSetとして示す）と呼ぶ。本実施
例によれば、２組のサンプリング系統によって図４
（ａ）のように被試験Ｄ／Ａ変換器４の出力波形が±Ｌ
ＳＢにセトリングする時間と、入力データの立上り時間
を各々求め、その時間差から容易にセトリング時間を試
験することができる。
ついて説明する。以下、図４の波形を上から順に
（ａ），（ｂ）と特定する。図４（ａ）は、入力データ
の遷移時における被試験Ｄ／Ａ変換器４の出力サンプリ
ング波形の立上り部分を示す。理想のＤ／Ａ変換器の出
力波形は、ディジタルコードの遷移直後に破線に示すよ
うなステップ応答を示す。これに対して実際のＤ／Ａ変
換器は、期待値に落ち着くまでに時間を要する。ディジ
タルコードの遷移直後から、出力波形が±ＬＳＢ（ＬＳ
Ｂは最下位ビット）に達するまでの時間を一般にセトリ
ング時間（図４ではｔSetとして示す）と呼ぶ。本実施
例によれば、２組のサンプリング系統によって図４
（ａ）のように被試験Ｄ／Ａ変換器４の出力波形が±Ｌ
ＳＢにセトリングする時間と、入力データの立上り時間
を各々求め、その時間差から容易にセトリング時間を試
験することができる。
【００１９】
【発明の効果】本発明によれば、被試験Ｄ／Ａ変換器の
出力波形の高速現象を、低速度で、かつ、基準Ａ／Ｄ変
換器の変換速度と同期してサンプリングする構成である
ことから、基準Ａ／Ｄ変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数
と、被試験Ｄ／Ａ変換器の変換周波数の相互関係を選ぶ
ことによって出力波形の高密度再生が可能となり、高速
現象の試験も高精度に行うことができる利点がある。
出力波形の高速現象を、低速度で、かつ、基準Ａ／Ｄ変
換器の変換速度と同期してサンプリングする構成である
ことから、基準Ａ／Ｄ変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数
と、被試験Ｄ／Ａ変換器の変換周波数の相互関係を選ぶ
ことによって出力波形の高密度再生が可能となり、高速
現象の試験も高精度に行うことができる利点がある。
【図１】本発明の原理を示すブロック図
【図２】本発明の原理の動作説明図
【図３】本発明の実施例を示すブロック構成図
【図４】図３の実施例によりセトリング時間を試験する
説明図、
説明図、
【図５】従来技術説明用のブロック構成図、
【図６】従来技術の動作説明用の各部信号のタイムチャ
ートである。
ートである。
４…被試験D/A変換器、
６…基準周波数発振器、
７…周波数シンセサイザ（１）、
８…周波数シンセサイザ（２）、
９…パターン発生器、
１０…サンプリングクロック発生器、
１１、２１…サンプリングヘッド、
１２、２２…増幅器
１３、２３…サンプリング/ホールド回路
１４、２４…基準A/D変換器、
１５…メモリ、
１６…計算機、
１７…遅延線
Claims (1)
- (57)【特許請求の範囲】１. 被試験D/A変換器の変換速度を規定する周波数foを
供給する第一の周波数発生手段と、 A/D変換器の変換速度およびサンプリング速度を規定す
る周波数fSPL を供給する第二の周波数発生手段と、 該第一の周波数発生手段から供給される周波数foの信号
に基づいて、該被試験D/A変換器に対して周波数finの試
験デイジタルデータをN＝ f o / f in 回繰り返して供給す
る手段と、 該D/A変換器の出力アナログ信号を該第二の周波数発生
手段から供給される周波数fSPLでサンプリングする第一
のサンプリング手段と、 該第一のサンプリング手段を用いてサンプリングした後
に出力される周波数△fのサンプリング信号を、該第二
の周波数発生手段から供給される周波数fSPL に基づいて
A/D変換する第一のA/D変換器と、該N＝ f o / f in 回繰り返して供給される周波数f in の試
験デ イ ジタルデータを該第二の周波数発生手段から供給
される周波数f SPL でサンプリングする第二のサンプリン
グ手段と、 該第二のサンプリング手段を用いてサンプリングした後
に出力される周波数△fのサンプリング信号を、該第二
の周波数発生手段から供給される周波数f SPL に基づいて
A/D変換する第二のA/D変換器と、 該第一のA/D変換器を用いてA/D変換されたデイジタルデ
ータと該第二のA/D変換器を用いてA/D変換されたデ イ ジ
タルデータとをデイジタル処理によって比較する手段と
を備えたD/A変換器試験装置であって、 該D/A変換器へ供給する試験デイジタルデータの周波数f
inと、該第二の周波数発生手段により発生した周波数f
SPLと、該サンプリング後に出力されるサンプリング信
号の周波数△fとが、 fin ＝ n・fSPL ＋ △f △f ＜ fSPL ここで、nは自然数 の関係を満足することを特徴とするD/A変換器試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117428A JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | Ｄ／ａ変換器の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117428A JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | Ｄ／ａ変換器の試験装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285520A Division JPH0630445B2 (ja) | 1985-12-06 | 1985-12-20 | Ｄ／ａ変換器の試験方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9030017A Division JP2812322B2 (ja) | 1997-02-14 | 1997-02-14 | Ｄ／ａ変換器の試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04363915A JPH04363915A (ja) | 1992-12-16 |
| JP2810253B2 true JP2810253B2 (ja) | 1998-10-15 |
Family
ID=14711404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117428A Expired - Lifetime JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | Ｄ／ａ変換器の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810253B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
| JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | Ｄ／ａコンバ−タ用試験装置 |
| JPS61186867A (ja) * | 1985-02-14 | 1986-08-20 | Yokogawa Hewlett Packard Ltd | Ｄａｃ測定回路 |
-
1991
- 1991-05-22 JP JP3117428A patent/JP2810253B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04363915A (ja) | 1992-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |