JPH04363915A - Ｄ／ａ変換器の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル情報をアナ
ログ情報に変換するＤ／Ａ変換器の試験方法並びに装置
に係り、特に、動的な特性の試験に好適なＤ／Ａ変換器
試験方法並びに装置に関する。

【０００２】

【従来の技術】近年、高分解能ビデオディスプレイ，Ｏ
Ａ機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するＤ／Ａ変換器の需要が急速に高ま
っている。このような状況に伴ない、Ｄ／Ａ変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、Ｄ／Ａ変換器の
直線性測定方法について、例えば特開昭５８−１７２５
６０号公報に示されているものがある。

【０００３】図５は上記公報に示されている試験方式の
ブロック構成図、図６はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器２より発生する変換クロックが、被試験Ｄ／Ａ変
換器４に供給するディジタルデータの変換速度を規定し
ている。クロック発生器２が発生する変換クロックの起
動停止は制御部１からの制御信号によって行われる。変
換クロックは計数器３によって計数され、被試験Ｄ／Ａ
変換器４に、Ｄ／Ａ変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験Ｄ／Ａ変換
器４の変換出力は、基準Ａ／Ｄ変換器５によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験Ｄ／Ａ変換器４に加
えた入力ディジタルコードと、期待されるＤ／Ａ変換出
力のレベルに差異を生ずる場合には、基準Ａ／Ｄ変換器
５の出力ディジタルコードと、被試験Ｄ／Ａ変換器４へ
の入力ディジタルコードとの間に差を生ずることになる
。したがって、入出力ディジタルコードを比較すること
で被試験Ｄ／Ａ変換器４の変換特性を知ることができる
。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではＤ／Ａ変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形（グリッチと呼ばれる）や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験Ｄ／Ａ変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準Ａ／
Ｄ変換器に入力されていた。このような高速スパイク波
形が基準Ａ／Ｄ変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化させ
、大きな試験誤差を生ずる要因となる。さらに、仮に追
従が可能な場合においても、被試験Ｄ／Ａ変換器と基準
Ａ／Ｄ変換器とが同一の変換速度で動作していることか
ら、グリッチのような一般の変換速度に比較してはるか
に高速の現象は、正確なＡ／Ｄ変換は不可能である。

【０００５】本発明の目的は、従来技術の上記した問題
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするＤ／
Ａ変換器試験方法並びに装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、被試験対象のＤ／Ａ変換器に対して任意
の試験ディジタルデータを供給し、該Ｄ／Ａ変換器の出
力アナログ信号を基準Ａ／Ｄ変換器により逆変換し、該
逆変換して得たディジタルデータを記憶し、ディジタル
処理をするＤ／Ａ変換器の試験方法であって、被試験Ｄ
／Ａ変換器の出力アナログ波形を、該アナログ波形の繰
返し周期よりも大きな周期でかつＡ／Ｄ変換器の変換ク
ロックに同期してサンプリングするＤ／Ａ変換器の試験
方法及びその装置に特徴を有する。

【０００７】

【作用】すなわち、本発明は、パターン発生器によって
試験用のディジタルデータを繰返し発生し、被試験Ｄ／
Ａ変換器から出力されたアナログ波形をＡ／Ｄ変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速，高精
度のＡ／Ｄ変換器が使用でき、したがって、従来技術で
問題であった基準Ａ／Ｄ変換器の試験誤差を増大させる
ことなく高速信号の高精度のＡ／Ｄ変換が可能となる。

【０００８】

【実施例】以下、本発明の実施例を図面により説明する
。

【０００９】図１は本発明の第１の実施例のブロック構
成図で、４は被試験Ｄ／Ａ変換器、６は基準周波数発振
器、７は周波数シンセサイザ（１）、８は周波数シンセ
サイザ（２）、９はパターン発生器、１０はサンプリン
グクロック発生器、１１はサンプリングヘッド、１２は
増幅器、１３はサンプル／ホールド回路、１４は基準Ａ
／Ｄ変換器、１５はメモリ、１６は計算機である。

【００１０】周波数シンセサイザ（１）７によって被試
験Ｄ／Ａ変換器４の変換速度を規定する低位相雑音の変
換周波数ｆ０を発生する。周波数シンセサイザ（２）８
は、サンプリング系統に供給するための、基準Ａ／Ｄ変
換器１４の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数ｆＳＰＬを発生する。 ２つの発生周波数ｆ０，ｆＳＰＬは、同一の基準周波数
発振器６より基準信号を供給することによって相互の位
相を同期する。パターン発生器９は、被試験Ｄ／Ａ変換
器４のビット数に対応したディジタルデータを発生する
。発生データは基準周波数ｆ０に同期したパラレルデー
タであり、プログラムによる任意の試験データの繰り返
し発生が可能である。被試験Ｄ／Ａ変換器４の出力アナ
ログ信号は、広帯域を有するサンプリングヘッド１１に
よってサンプリングされる。低速度に変換されたサンプ
リング波形は、サンプリングヘッド１１のサンプリング
効率による振幅低下を補正するために増幅器１２によっ
て増幅する。高速のサンプリングヘッド１１は、一般に
ホールド波形電圧の時間に対する減衰率を示すドループ
が悪く、サンプリング周期内における十分な精度での電
圧保持は困難である。そこで、増幅器１２の後段にドル
ープの良好なサンプル／ホールド回路１３を設けること
によってホールド波形電圧の低下を防ぐ。すなわち、サ
ンプリング波形は被試験Ｄ／Ａ変換器４の出力アナログ
信号に比較して低速なため、サンプル／ホールド回路１
３はドループの良好なものを使用でき、試験精度の向上
を期待できる。さらに、サンプル／ホールド後の波形は
、被試験Ｄ／Ａ変換器の分解能以上の高い分解能を有す
る基準Ａ／Ｄ変換器１４によってＡ／Ｄ変換する。基準
Ａ／Ｄ変換器１４の出力は、メモリ１５に記憶した後に
計算機１６によって解析、良否判定を行う。

【００１１】次に図１に記載の実施例の動作を図２を用
いてさらに詳細に説明する。図２は、縦軸は信号の振幅
を示し、横軸は時間を示す。以下図２の波形を上から順
に（ａ），（ｂ），（ｃ），と特定する。図２（ａ）は
、パターン発生器９によって繰返し周波数ｆｉｎの三角
波の波形データを発生した場合の被試験Ｄ／Ａ変換器４
の出力アナログ波形の例を示す。ここで、繰返し周波数
ｆｉｎと変換周波数ｆ０との関係は次の（１）式で示さ
れる。

【００１２】Ｎ＝ｆ０／ｆｉｎ　　　　　　　　（１）
（１）式においてＮは繰返し三角波の一周期を構成する
パターン数を示す。被試験Ｄ／Ａ変換器４に供給するＮ
個の試験パターンは、被試験Ｄ／Ａ変換器４の分解能に
応じた全てのディジタルコードを順次発生する。

【００１３】以上の連続した発生パターンを、サンプリ
ング周波数ｆＳＰＬでサンプリングする場合を図２（ｂ
）を用いて説明する。発生パターンの繰返し周波数ｆｉ
ｎと、サンプリング周波数ｆＳＰＬとの関係は、次の（
２）式の関係に設定する。

【００１４】ｆｉｎ＝ｎ・ｆＳＰＬ＋Δｆ…………（２
）ここで、ｎは自然数、Δｆはサンプリング後のサンプ
リング波形の周波数を示す。図２（ｂ）はｎ＝２とした
場合の例を示し、Δｆ≦ｆＳＰＬなる条件にΔｆを設定
することによって、図２（ｃ）に示すように複数周期の
発生パターンから低速のサンプリング波形を再生するこ
とができる。したがって、サンプリングヘッド１１の帯
域幅を発生パターンの繰返し周波数ｆｉｎに比較して十
分広くとることによって、高速の試験波形の正確なサン
プリングが可能となる。また、基準Ａ／Ｄ変換器１４に
入力されるサンプリング波形の周波数Δｆは低速である
ため、基準Ａ／Ｄ変換器１４の実効的な分解能の低下を
避けることが可能となり、被試験変換器４に比べて高い
分解能を維持することができる。したがって、計算機１
６によって、パターン発生器９での発生パターンと、基
準Ａ／Ｄ変換器１４での変換後のサンプリングデータと
を比較することで、容易に被試験Ｄ／Ａ変換器４の変換
特性を試験できる。

【００１５】なお、発生パターンの波形形状は、三角波
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験Ｄ／Ａ変換器４に供給し、Ａ／Ｄ
変換後のサンプリング波形データを計算機１６によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験Ｄ／Ａ変換器４の非直線性を評価することも
できる。

【００１６】本発明の第２の実施例を図３により説明す
る。図３は、図１の構成に対して、２組の波形サンプリ
ング系統を設けたものであり、被試験Ｄ／Ａ変換器４の
セトリング時間の試験に好適な構成を備えた例である。 図１の構成要素に対して、新たに遅延線１７を付加して
いる。

【００１７】２組の波形サンプリング系統において、一
方のサンプリング系統に被試験Ｄ／Ａ変換器４の出力ア
ナログ波形を入力し、他方のサンプリグ系統に、被試験
Ｄ／Ａ変換器４に供給するディジタルパターンの中の着
目するビットのデータを入力する。この時、パターン発
生器９より発生するパターンは第１の実施例と同様であ
るが、セトリング時間の観測を容易にするために着目す
るビットのデータが、繰返し周波数ｆｉｎごとに遷移す
るように設定する。遅延線１７は、信号伝搬時間差など
によって生ずる２組のサンプリング系統間の時間差を補
正するために、両者のサンプリング信号を調整するため
のものである。

【００１８】図４を用いてセトリング時間の試験方法に
ついて説明する。以下、図４の波形を上から順に（ａ）
，（ｂ）と特定する。図４（ａ）は、入力データの遷移
時における被試験Ｄ／Ａ変換器４の出力サンプリング波
形の立上り部分を示す。理想のＤ／Ａ変換器の出力波形
は、ディジタルコードの遷移直後に破線に示すようなス
テップ応答を示す。これに対して実際のＤ／Ａ変換器は
、期待値に落ち着くまでに時間を要する。ディジタルコ
ードの遷移直後から、出力波形が±ＬＳＢ（ＬＳＢは最
下位ビット）に達するまでの時間を一般にセトリング時
間（図４ではｔＳｅｔとして示す）と呼ぶ。本実施例に
よれば、２組のサンプリング系統によって図４（ａ）の
ように被試験Ｄ／Ａ変換器４の出力波形が±ＬＳＢにセ
トリングする時間と、入力データの立上り時間を各々求
め、その時間差から容易にセトリング時間を試験するこ
とができる。

【００１９】

【発明の効果】本発明によれば、被試験Ｄ／Ａ変換器の
出力波形の高速現象を、低速度で、かつ、基準Ａ／Ｄ変
換器の変換速度と同期してサンプリングする構成である
ことから、基準Ａ／Ｄ変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数と
、被試験Ｄ／Ａ変換器の変換周波数の相互関係を選ぶこ
とによって出力波形の高密度再生が可能となり、高速現
象の試験も高精度に行うことができる利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック構成図、

【図
２】本発明の一実施例の動作説明図、

【図３】本発明の
他の実施例を示すブロック構成図、

【図４】図３の実施
例によりセトリング時間を試験する説明図、

【図５】従来技術説明用のブロック構成図、

【図６】従
来技術の動作説明用の各部信号のタイムチャートである
。

【符号の説明】

４…被試験Ｄ／Ａ変換器、 ６…基準周波数発振器、 ７…周波数シンセサイザ（１）、 ８…周波数シンセサイザ（２）、 ９…パターン発生器、 １０…サンプリングクロック発生器、 １１…サンプリングヘッド、 １３…サンプリング／ホールド回路、 １４…基準Ａ／Ｄ変換器、 １５…メモリ、 １６…計算機、 １７…遅延線。

Claims (2)

【特許請求の範囲】
1. １．被試験対象のＤ／Ａ変換器に対して任意の試験ディ
   ジタルデータを供給し、該Ｄ／Ａ変換器の出力アナログ
   信号をＡ／Ｄ変換器により逆変換し、該逆変換して得た
   ディジタルデータを記憶し、ディジタル処理をするＤ／
   Ａ変換器の試験方法であって、被試験Ｄ／Ａ変換器の出
   力アナログ波形を、該アナログ波形の繰返し周期よりも
   大きな周期でかつＡ／Ｄ変換器の変換クロックに同期し
   てサンプリングすることを特徴とするＤ／Ａ変換器の試
   験方法。
2. ２．被試験Ｄ／Ａ変換器の変換速度を規定する変換クロ
   ックを発生する手段と、被試験Ｄ／Ａ変換器に供給する
   任意の入力ディジタルデータを繰返し発生する手段と、
   被試験Ｄ／Ａ変換器の出力アナログ信号をＡ／Ｄ変換器
   により逆変換して得るディジタルデータと該入力ディジ
   タルデータとを比較処理する手段とを有して特性を試験
   するＤ／Ａを試験するＤ／Ａ変換器試験装置であって、
   被試験Ｄ／Ａ変換器の出力アナログ波形を該アナログ波
   形の繰返し周期よりも大きな周期でかつＡ／Ｄ変換器の
   変換クロックに同期してサンプリングする波形サンプリ
   ング手段とを有することを特徴とするＤ／Ａ変換器の試
   験装置。