JP4416273B2 - 半導体試験装置 - Google Patents

半導体試験装置 Download PDF

Info

Publication number
JP4416273B2
JP4416273B2 JP2000144022A JP2000144022A JP4416273B2 JP 4416273 B2 JP4416273 B2 JP 4416273B2 JP 2000144022 A JP2000144022 A JP 2000144022A JP 2000144022 A JP2000144022 A JP 2000144022A JP 4416273 B2 JP4416273 B2 JP 4416273B2
Authority
JP
Japan
Prior art keywords
waveform
unit
semiconductor device
semiconductor
output value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000144022A
Other languages
English (en)
Other versions
JP2001056359A (ja
Inventor
靖夫 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2000144022A priority Critical patent/JP4416273B2/ja
Priority to US09/591,620 priority patent/US6498998B1/en
Priority to DE10028835A priority patent/DE10028835B4/de
Publication of JP2001056359A publication Critical patent/JP2001056359A/ja
Application granted granted Critical
Publication of JP4416273B2 publication Critical patent/JP4416273B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10Calibration or testing
    • H03M1/1071Measuring or testing
    • H03M1/1095Measuring or testing for ac performance, i.e. dynamic testing
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/07Non contact-making probes
    • G01R1/071Non contact-making probes containing electro-optic elements

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、アナログ信号をディジタル信号に変換するA/D変換デバイスを試験する半導体試験装置に関する。特に本発明は、被試験A/D変換デバイスに印加する試験波形を生成する波形生成部に関する。
【0002】
【従来の技術】
半導体技術の進歩に伴い、A/D変換デバイスの性能は大幅に向上した。例えば、ディジタルTV用のA/D変換デバイスは、8MHz程度の信号を処理することができる。ハードディスク用のA/D変換デバイスは、数百MHzの信号を処理することができる。A/D変換デバイスの性能の向上に伴い、A/D変換デバイスを試験する半導体試験装置の性能の向上も必要である。
【0003】
図1は、従来の半導体試験装置100を示すブロック図である。半導体試験装置100は、波形生成部10、サンプリングクロック発生部12、デバイス接触部14及び比較部16を備える。被試験A/D変換デバイス90がデバイス接触部14に載置される。波形生成部10は、被試験A/D変換デバイス90に印加する試験波形を生成してデバイス接触部14に出力する。また、試験波形を入力した被試験A/D変換デバイス90が出力すべき期待値を比較部16に出力する。
【0004】
サンプリングクロック発生部12は、サンプリング間隔を指定するサンプリングクロックをデバイス接触部14に出力する。被試験A/D変換デバイス90は、デバイス接触部14を介して供給される試験波形をサンプリングクロックのタイミングでサンプリングして出力値を比較部16に出力する。比較部16は、出力値と、波形生成部10から供給される期待値を比較して被試験A/D変換デバイス90の良否を判定する。
【0005】
【発明が解決しようとする課題】
A/D変換デバイスを試験するためには、A/D変換デバイスが実際に処理する信号と同等の試験信号をA/D変換デバイスに入力する必要がある。従って、半導体試験装置は、高精度かつ高速に試験波形を発生する波形発生部を有する。例えば、波形発生部は、試験波形として正弦波を発生する。また、波形発生部に要求される性能は、被試験デバイスの性能に対して、周波数特性は2倍、ダイナミックレンジは20dB以上高いことが要求される。高精度かつ高速に試験波形を発生することは大変難しい。
【0006】
そこで本発明は、上記の課題を解決することのできる半導体試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の形態は、アナログ信号をディジタル信号に変換するA/D変換部を有する半導体デバイスを試験する半導体試験装置であって、所定の波形成分を有する第1の波形を生成する第1波形生成部と、波形成分が既知の第2の波形を生成する第2波形生成部と、第1の波形と第2の波形とを合成して、合成波形を生成する波形合成部と、合成波形を入力した半導体デバイスの出力値から第2の波形の影響を取り除く処理をする処理部と、第1の波形と、処理部により処理された出力値とに基づいて半導体デバイスが正常であるか否かを判定する比較部とを備えることを特徴とする半導体試験装置を提供する。
【0008】
第1の形態の別の態様においては、比較部は、第1の波形と、処理部により処理された出力値との差が所定の範囲内か否かに基づいて、半導体デバイスが正常であるか否かを判定してもよい。また、波形合成部は、第1の波形と第2の波形を加算する加算器であってよい。また、波形合成部は、第1の波形と第2の波形を乗算する乗算器であってよい。また、第2波形生成部は、A/D変換部のサンプリング間隔を設定するサンプリングクロックに基づいて第2の波形を生成してもよい。また、第2波形生成部は、サンプリングクロックを分周して第2の波形を生成してもよい。また、第2の波形の位相を所定量ずらす移相器を更に備えてもよい。
【0009】
また、第2の波形は、方形波であってもよい。また、第2の波形のパルス幅を変えるパルス幅調整部を更に備えてもよい。また、第1の波形は、正弦波であってもよい。また、A/D変換部のアナログ信号の入力レンジに基づいて、正弦波の振幅を設定する振幅制御部を更に備えてもよい。また、処理部は、出力値をフィルタ処理して第2の波形の影響を減じてもよい。また、第2の波形の周波数は、第1の波形の周波数より高くてもよい。また、複数の第2波形生成部を更に備え、波形合成部は、第1の波形と、複数の第2波形生成部がそれぞれ生成する複数の第2の波形とを合成して、合成波形を生成してもよい。
【0010】
本発明の第2の形態においては、アナログ信号をディジタル信号に変換するA/D変換部を有する半導体デバイスを試験する方法であって、所定の波形成分を有する第1の波形と、波形成分が既知の第2の波形とを合成して、合成波形を生成するステップと、合成波形を半導体デバイスに印加するステップと、半導体デバイスの出力値から第2の波形の影響を取り除くステップと、第1の波形と、第2の波形の影響を取り除いた出力値とに基づいて半導体デバイスが正常であるか否かを判定する判定ステップとを備えることを特徴とする半導体デバイス試験方法を提供する。
【0011】
本発明の第2の形態の別の態様においては、判定ステップは、第1の波形と、第2の波形の影響を取り除いた出力値との差が所定の範囲内か否かに基づいて、半導体デバイスが正常であるか否かを判定してもよい。
【0012】
本発明の第3の形態においては、アナログ信号をディジタル信号に変換するA/D変換部を有するデバイス部を試験する半導体試験部を有する半導体デバイスであって、所定の波形成分を有する第1の波形と、波形成分が既知の第2の波形とを合成して、合成波形を生成する波形合成部を有し、合成波形を入力したデバイス部の出力値に基づいてデバイス部を試験する半導体試験部と、半導体試験部に試験されるデバイス部とを有することを特徴とする半導体デバイスを提供する。
【0013】
第2の形態の別の態様においては、半導体試験部は、第1の波形を生成する第1波形生成部を更に備えてもよい。また、半導体試験部は、合成波形を入力したデバイス部の出力値から第2の波形の影響を取り除く処理をする処理部と、第1の波形と、処理部により処理された出力値とに基づいてデバイス部が正常であるか否かを判定する比較部とを更に有してもよい。また、比較部は、第1の波形と、処理部により処理された出力値との差が所定の範囲内か否かでデバイス部が正常であるか否かを判定してもよい。また、波形合成部は、第1の波形と第2の波形を加算する加算器であってもよい。また、波形合成部は、第1の波形と第2の波形を乗算する乗算器であってもよい。
【0014】
また、第2の波形は、A/D変換部のサンプリング間隔を設定するサンプリングクロックに基づいて生成されてもよい。また、第2の波形は、サンプリングクロックを分周して生成されてもよい。また、第2の波形の位相を所定量ずらす移相器を更に備えてもよい。また、第2の波形は、方形波であってもよい。また、第2の波形のパルス幅を変えるパルス幅調整部を更に備えてもよい。また、第1の波形は、正弦波であってもよい。また、A/D変換部のアナログ信号の入力レンジに基づいて正弦波の振幅を設定する振幅制御部を更に備えてもよい。また、処理部は、出力値をフィルタ処理して第2の波形の影響を減じてもよい。また、第2の波形の周波数は、第1の波形の周波数より高くてもよい。
【0015】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【0016】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0017】
図2は、半導体試験装置100の実施形態の1つを示すブロック図である。半導体試験装置100は、第1波形生成部20、第2波形生成部22、波形合成部28、デバイス接触部14、処理部30、比較部16、サンプリングクロック発生部12及びテスタコントローラ62を備える。第1波形生成部20は、第1波形発生部21及び振幅制御部23を有する。第2波形生成部22は、パルス幅調整部26及び移相部24を有する。被試験A/D変換デバイス90が、デバイス接触部14に載置される。例えば、デバイス接触部14は、被試験A/D変換デバイス90の入出力端子と電気的に接続するソケットであってよい。
【0018】
第1波形発生部21は、被試験A/D変換デバイス90に印加する試験波形を発生して振幅制御部23に出力する。例えば、第1波形発生部21は、試験波形として正弦波を発生してもよい。振幅制御部23は、テスタコントローラ62から供給される振幅制御信号に基づいて、第1波形発生部21から供給される試験波形の振幅を制御して、被試験A/D変換デバイス90の特性に応じた第1の波形50を波形合成部28に出力する。例えば、振幅制御部23は、被試験A/D変換デバイス90がディジタル信号に変換できるアナログ信号の電圧レベルの範囲である入力レンジに基づいて試験波形の振幅を設定してもよい。
【0019】
被試験A/D変換デバイス90の入力レンジが、例えば、±1.0Vの場合、振幅制御部23は、試験波形の振幅を±1.0Vに設定する。また、振幅制御部23は、第1の波形50である期待値を比較部16に出力する。他の実施形態において、第1波形生成部20は、A/D変換デバイスを有し、ディジタル化した第1の波形50を期待値として比較部16に出力してもよい。
【0020】
サンプリングクロック発生部12は、サンプリング間隔を設定するサンプリングクロック54をパルス幅調整部26、及びデバイス接触部14に出力する。第2波形生成部22が有するパルス幅調整部26は、サンプリングクロック54のパルス幅を、テスタコントローラ62から供給されるパルス幅調整信号に基づいて調整する。パルス幅調整部26は、パルス幅を調節したサンプリングクロック54を移相部24に出力する。
【0021】
例えば、パルス幅を拡げることを指定するパルス幅調整信号が供給された場合、パルス幅調整部26は、サンプリングクロック54のパルス幅を拡げる。パルス幅を狭めることを指定するパルス幅調整信号が供給された場合、パルス幅調整部26は、サンプリングクロック54のパルス幅を狭める。また、パルス幅を変更しないことを指定するパルス幅調整信号が供給された場合、パルス幅調整部26はサンプリングクロック54のパルス幅を変更しない。別の実施形態としては、パルス幅調整部26は設けられなくともよい。更に別の実施形態としては、第2波形生成部22は、所定の周期を有するクロックを生成するPLL(Phase Locked Loop)であってもよい。
【0022】
移相部24は、パルス幅調整部26から供給されたサンプリングクロック54の移相を所定量ずらして第2の波形52を波形合成部28及び処理部30に出力する。第2波形生成部22は、移相部24及びパルス幅調整部26により複数の種類の第2の波形52を生成することができる。波形合成部28は、第1の波形50と第2の波形52を合成して合成波形56をデバイス接触部14に出力する。例えば、波形合成部28は、第1の波形50と第2の波形52を加算する加算器であってもよい。また、他の実施形態としては、第1の波形50と第2の波形52を乗算する乗算器であってもよい。また、更に他の実施形態としては、第1の波形50から第2の波形52を減算する減算器であってもよい。更に他の実施形態としては、半導体試験装置100は、第2波形生成部22を複数備え、波形合成部28は、複数の第2波形生成部22から供給される複数の第2の波形52を合成して、合成波形56をデバイス接触部14に出力してもよい。
【0023】
被試験A/D変換デバイス90は、デバイス接触部14を介して供給されるサンプリングクロック54のタイミングで、デバイス接触部14を介して合成波形56をサンプリングする。被試験A/D変換デバイス90は、合成波形56をサンプリングして得られたサンプル値である出力値58をデバイス接触部14を介して処理部30に出力する。
【0024】
処理部30は、出力値58から第2の波形52の影響を取り除く処理をして処理後の信号60を比較部16に出力する。例えば、処理部30は、出力値58から特定の周波数を除くフィルタ処理をしてもよく、処理部30は、出力値58から第2の波形52の周波数だけを除くフィルタ処理であってよい。比較部16は、処理後の信号60と第1波形生成部20から供給される第1の波形50である期待値とを比較して被試験A/D変換デバイス90の良否を判定する。例えば、比較部16は、処理後の信号60と期待値のずれを比較して、ずれの範囲が所定の範囲内か否かで被試験A/D変換デバイス90の良否を判定してもよい。例えば、高精度の被試験A/D変換デバイス90の場合、所定の範囲は、ほぼ0に設定される。また、所定の範囲はA/D変換部42に応じて設定できることが好ましい。
【0025】
また、被試験A/D変換デバイス90が、アナログ信号をディジタル信号に変換するA/D変換部以外に、増幅器などの入力信号に対して所定の処理を加える構成を有する場合、比較部16は、所定の処理を加える構成による影響を考慮して被試験A/D変換デバイス90の良否を判定することが好ましい。
【0026】
図3は、図2を用いて説明した半導体試験装置100のタイミングチャートを示す。このタイミングチャートは、第1波形生成部20が第1の波形50として正弦波を出力し、第2波形生成部22が第2の波形52として方形波を出力し、波形合成部28が加算器の場合を一例として示す。
【0027】
第1波形生成部20は、第1の波形50として被試験A/D変換デバイス90の特性に応じた正弦波を波形合成部28に出力する。第2波形生成部22は、サンプリングクロック発生部12から供給されるサンプリングクロック54の移相をずらした方形波を第2の波形52として波形合成部28に出力する。例えば、移相部24は、第2の波形52の影響が現れる部分(図3中合成波形56の凸部)で、被試験A/D変換デバイス90が合成波形56をサンプリングするようにサンプリングクロック54の位相をずらしてもよい。
【0028】
波形合成部28は、第1の波形50と第2の波形52を加算して合成波形56をデバイス接触部14に出力する。被試験A/D変換デバイス90は、サンプリングクロック54のパルスの立ち上がりタイミングで合成波形56をサンプリングする。従って、出力値58は、第1の波形50に第2の波形52の振幅を加えた値になる。処理部30は、出力値58から第2の波形52の振幅を減じた処理後の信号60を比較部16に出力する。例えば、被試験A/D変換デバイス90が正常な場合、出力値58から第2の波形52の振幅の成分をのぞいた信号は第1の波形50になることが好ましい。
【0029】
また、他の実施形態において、第1波形生成部20は、方形波、三角波、複数の波形の合成波を第1の波形50として出力してもよい。また、第2波形生成部22は、既知の三角波、正弦波、複数の波形の合成波を第2の波形52として出力してもよい。例えば、第2の波形52として三角波を出力する場合、合成波形56に現れる第2の波形52の影響がリニアに変化するので、被試験A/D変換デバイス90のサンプリングタイミングをずらすことで入力レンジに対する特性をリニアに判定することができる。
【0030】
また、第1波形生成部20または第2波形生成部22が三角波、正弦波、複数の波形の合成波のいずれかを生成する場合には、図2を用いて説明した半導体試験装置100の第1波形生成部20及び第2波形生成部22の構成と異なることは明らかである。本明細書においては、第1波形生成部20が正弦波を生成し、第2波形生成部22が方形波を生成する場合の1つの実施形態についてのみ説明する。
【0031】
図4は、正常なA/D変換デバイスと高周波を正確にサンプリングできない不良A/D変換デバイスの内部信号の電圧レベルを示す。電圧値が“High”、電圧値“Low”が所定の周期で繰り返される方形波の入力波形が、A/D変換デバイスに供給された場合を例に説明する。正常なA/D変換デバイスの場合、内部信号電圧はサンプリングタイミング以前に入力波形の電圧値“High”に到達する。不良A/D変換デバイスの場合、内部信号電圧はサンプリングタイミング以前に入力波形の電圧値“High”に到達しない。
【0032】
図5は、サンプリングクロックの周波数を低くした場合の図4を用いて説明した不良A/D変換デバイスの内部信号の電圧レベルを示す。また、図5において、サンプリングクロックの周期の低下に伴い入力信号の周波数も低下している。不良A/D変換デバイスの内部信号電圧は、サンプリングタイミング以前に入力波形の電圧値“High”に到達する。
【0033】
不良A/D変換デバイスは、サンプリングクロック54の周波数を変えることにより、又は入力波形のパルス幅を変えることによりサンプル値が変化する。このA/D変換デバイスの特性を用いて、サンプリングクロックの周波数を高い状態から低い状態に変化させてA/D変換デバイスの良否を判定する。
【0034】
図6は、図2を用いて説明した半導体試験装置100において、被試験A/D変換デバイスが不良時のタイミングチャートを示す。図6(a)は、サンプリングクロックの周波数が高い場合の出力値58と第1の波形50の関係を示す。不良A/D変換デバイスの場合、出力値58と第1の波形50の電位差は、第1の波形50に加算した第2の波形52の振幅未満になる。例えば、正常なA/D変換デバイスならば、出力値58と第1の波形50との電位差は、第1の波形50に加算した第2の波形52の振幅にほぼ等しくなる。
【0035】
図6(b)は、図6(a)で示されるサンプリングクロックの周波数より低い周波数で試験した場合の出力値58と第1の波形50の関係を示す。出力値58と第1の波形50の電位差は、第1の波形50に加算した第2の波形52の振幅にほぼ等しくなる。
【0036】
比較部16は、出力値58と第1の波形50の電位差がA/D変換デバイスを正常と判定する範囲内にある時にA/D変換デバイスは正常と判定する。例えば、比較部16は、被試験A/D変換デバイス90を正常と判定する許容サンプリングクロック周波数において、出力値58と第1の波形50との電位差が、正常と判定する範囲内にあるときに被試験A/D変換デバイス90は正常と判定する。
【0037】
図7は、図2を用いて説明した半導体試験装置100において、波形合成部28として乗算器を用いた場合の第1のタイミングチャートを示す。このタイミングチャートは、第1波形生成部20が、第1の波形50として正弦波を出力し、第2波形生成部22が第2の波形52として±1.0Vの方形波を出力し、波形合成部28が第1の波形50と第2の波形52を乗算して合成波形56を生成する場合を一例として示す。
【0038】
図8は、図2を用いて説明した半導体試験装置100において、波形合成部28として乗算器を用いた場合の第2のタイミングチャートを示す。このタイミングチャートは、第1波形生成部20が、第1の波形50として正弦波を出力し、第2波形生成部22が第2の波形52として0.8Vから1.0Vの方形波を出力し、波形合成部28が第1の波形50と第2の波形52を乗算して合成波形56を生成する場合を一例として示す。
【0039】
図9は、図2を用いて説明した半導体試験装置100において、波形合成部28として乗算器を用いた場合の第3のタイミングチャートを示す。このタイミングチャートは、第1波形生成部20が、第1の波形50として正弦波を出力し、第2波形生成部22が第2の波形52として0Vから1.0Vの方形波を出力し、波形合成部28が第1の波形50と第2の波形52を乗算して合成波形56を生成する場合を一例として示す。
【0040】
図2を用いて説明した半導体試験装置100は、図7、図8及び図9を用いて説明した合成波形56以外にも、第1の波形50及び第2の波形52の組み合わせにより多くの合成波形56を生成することができる。合成波形56は、被試験A/D変換デバイス90の特性に応じて設定されることが好ましい。また、他の実施形態において、波形合成部28は加算器及び乗算器を有し、被試験A/D変換デバイス90の特性に応じて、第1の波形50及び第2の波形52の合成方法を選択的に変更できるセレクタを有してもよい。更に他の形態としては、波形合成部28は、複数の第2波形生成部22から供給される複数の第2の波形52を合成して、合成波形56をデバイス接触部14に出力してもよい。
【0041】
図10は、図2を用いて説明した半導体試験装置100の他の実施形態を示すブロック図である。この半導体試験装置100は、図2を用いて説明した半導体試験装置100の構成に更に分周器32を備える。図10において図2と同一の符号を付した構成は、図2において同一の符号を付した構成と同一の機能を有するので、同一の構成に関しては説明を省略する。
【0042】
分周器32は、サンプリングクロック54を分周して分周クロック64を第2波形生成部22に出力する。また、分周器32は、分周クロック64を処理部30に出力する。例えば、分周器32はサンプリングクロック54をカウントするカウンタであってよい。
【0043】
処理部30は、サンプリングクロック54のタイミングでデバイス接触部14を介して供給される出力値58から、分周クロック64のタイミングで供給された出力値58のみを取り出して出力値58から第2の波形52の影響を取り除く処理をする。
【0044】
図11は、図10を用いて説明した半導体試験装置100のタイミングチャートを示す。このタイミングチャートは、第1波形生成部20が第1の波形50として正弦波を出力し、第2波形生成部22が第2の波形52として方形波を出力し、分周器32がサンプリングクロック54を1/2分周し、波形合成部28が加算器の場合を一例として示す。
【0045】
第1波形生成部20は、第1の波形50として正弦波を波形合成部28に出力する。分周器32はサンプリングクロック54を1/2分周して分周クロック64を第2波形生成部22及び処理部30に出力する。第2波形生成部22は、分周器32から供給される分周クロック64の位相を所定量ずらした方形波を、第2の波形52として波形合成部28に出力する。波形合成部28は、第1の波形50と第2の波形52を加算して合成波形56をデバイス接触部14に出力する。
【0046】
被試験A/D変換デバイス90は、サンプリングクロック54のパルスの立ち上がりタイミングで合成波形56をサンプリングする。従って、出力値58は、第1の波形50に第2の波形52の振幅を加えた値になる。処理部30は、サンプリングクロック54のタイミングで供給される出力値58から、分周クロック64のタイミングで供給された出力値58から第2の波形52の振幅を減じた処理後の信号60を比較部16に出力する。従って、処理部30は、第1の波形50に第2の波形52の方形波の振幅が加えられた部分の出力値58を用いて出力値58から第2の波形52の振幅を減じた処理を行う。
【0047】
図12は、アナログ信号をディジタル信号に変換するA/D変換部を試験する半導体試験部40を有する半導体デバイス44を示すブロック図である。半導体デバイス44は、デバイス部43及び半導体試験部40を備える。デバイス部43はA/D変換部42を有する。半導体試験部40は、第1波形生成部20、第2波形生成部22、波形合成部28、処理部30、比較部16、サンプリングクロック発生部12及びテスタコントローラ62を備える。第1波形生成部20は、第1波形発生部21及び振幅制御部23を有する。第2波形生成部22は、パルス幅調整部26及び移相部24を有する。
【0048】
第1波形発生部21は、A/D変換部42に印加する試験波形を発生して振幅制御部23に出力する。例えば、第1波形発生部21は、試験波形として正弦波を発生してもよい。振幅制御部23は、テスタコントローラ62から供給される振幅制御信号に基づいて、A/D変換部42の特性に応じた第1波形発生部21から供給される試験波形の振幅を制御して、第1の波形50を波形合成部28に出力する。
【0049】
例えば、振幅制御部23は、A/D変換部42がディジタル信号に変換できるアナログ信号の電圧レベルの範囲である入力レンジに基づいて試験波形の振幅を設定してもよい。A/D変換部42の入力レンジが、例えば、±1.0Vの場合、振幅制御部23は試験波形の振幅を±1.0Vに設定する。また、振幅制御部23は、第1の波形50である期待値を比較部16に出力する。他の実施形態において、第1波形生成部20は、A/D変換デバイスを有し、ディジタル化した第1の波形50を期待値として比較部16に出力してもよい。また、他の実施形態において、第1波形生成部20は、半導体デバイス44の外部に設けられてもよい。
【0050】
サンプリングクロック発生部12は、サンプリング間隔を設定するサンプリングクロック54をパルス幅調整部26、及びA/D変換部42に出力する。第2波形生成部22が有するパルス幅調整部26は、サンプリングクロック54のパルス幅を、テスタコントローラ62から供給されるパルス幅調整信号に基づいて調整する。パルス幅調整部26は、パルス幅を調節したサンプリングクロック54を移相部24に出力する。
【0051】
例えば、パルス幅を拡げることを指定するパルス幅調整信号が供給された場合、パルス幅調整部26は、サンプリングクロック54のパルス幅を拡げる。パルス幅を狭めることを指定するパルス幅調整信号が供給された場合、パルス幅調整部26は、サンプリングクロック54のパルス幅を狭める。また、パルス幅を変更しないことを指定するパルス幅調整信号が供給された場合、パルス幅調整部26はサンプリングクロック54のパルス幅を変更しない。別の実施形態において、パルス幅調整部26は設けられなくともよい。更に別の実施形態において、第2波形生成部22は、所定の周期を有するクロックを生成するPLL(Phase Locked Loop)であってもよい。また、第2波形生成部22は、サンプリングクロック54を分周する分周器を有し、分周したサンプリングクロック54に基づいて第2の波形52を生成してもよい。
【0052】
移相部24は、パルス幅調整部26から供給されたサンプリングクロック54の位相を所定量ずらして第2の波形52を波形合成部28及び処理部30に出力する。波形合成部28は、第1の波形50と第2の波形52を合成して合成波形56をA/D変換部42に出力する。例えば、波形合成部28は、第1の波形50と第2の波形52を加算する加算器であってもよい。また、他の実施形態としては、第1の波形50と第2の波形52を乗算する乗算器であってもよい。また、更に他の実施形態としては、第1の波形50から第2の波形52を減算する減算器であってもよい。更に他の形態としては、半導体デバイス44は、第2波形生成部22を複数備え、波形合成部28は、複数の第2波形生成部22から供給される複数の第2の波形52を合成して、合成波形56をデバイス接触部14に出力してもよい。
【0053】
A/D変換部42は、サンプリングクロック発生部12から供給されるサンプリングクロック54のタイミングで、合成波形56をサンプリングする。A/D変換部42は、合成波形56をサンプリングして得られたサンプル値である出力値58を処理部30に出力する。
【0054】
処理部30は、出力値58から第2の波形52を影響を取り除く処理をして処理後の信号60を比較部16に出力する。例えば、処理部30は、出力値58から特定の周波数を除くフィルタ処理をしてよく、処理部30は、出力値58から第2の波形52の周波数だけを除くフィルタ処理であってよい。比較部16は、処理後の信号60と第1波形生成部20から供給される第1の波形50である期待値とを比較してA/D変換部42の良否を判定する。例えば、比較部16は、処理後の信号60と期待値のずれを比較して、ずれの範囲が所定の範囲内か否かでA/D変換部42の良否を判定してもよい。例えば、高精度のA/D変換部42の場合、所定の範囲は、ほぼ0に設定される。また、所定の範囲はA/D変換部42に応じて設定できることが好ましい。
【0055】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0056】
また、デバイス部43が、アナログ信号をディジタル信号に変換するA/D変換デバイス42以外に、増幅器などの入力信号に対して所定の処理を加える構成を有する場合、比較部16は、所定の処理を加える構成による影響を考慮してA/D変換デバイス42の良否を判定することが好ましい。
【0057】
【発明の効果】
上記説明から明らかなように、本発明によればアナログ信号をディジタル信号に変換するA/D変換デバイスの試験をする半導体試験装置を提供することができる。
【図面の簡単な説明】
【図1】従来の半導体試験装置100を示すブロック図である。
【図2】半導体試験装置100を示すブロック図である。
【図3】図2において説明した半導体試験装置100のタイミングチャートを示す。
【図4】正常なA/D変換デバイスと高周波を取り込めないスルーレート不良があるA/D変換デバイスの内部信号の電圧レベルを示す。
【図5】サンプリングクロックの周波数を低くした場合の不良A/D変換デバイスの内部信号電圧を示す。
【図6】図2を用いて説明した半導体試験装置100において、被試験A/D変換デバイスが不良時のタイミングチャートを示す。
【図7】図2を用いて説明した半導体試験装置100において、波形合成部28として乗算器を用いた場合の第1のタイミングチャートを示す。
【図8】図2を用いて説明した半導体試験装置100において、波形合成部28として乗算器を用いた場合の第2のタイミングチャートを示す。
【図9】図2を用いて説明した半導体試験装置100において、波形合成部28として乗算器を用いた場合の第3のタイミングチャートを示す。
【図10】半導体試験装置100を示すブロック図である。
【図11】図11を用いて説明した半導体試験装置100のタイミングチャートである。
【図12】アナログ信号をディジタル信号に変換するA/D変換デバイスを試験する半導体試験部を有する半導体デバイス44を示すブロック図である。
【符号の説明】
10 波形発生部
12 サンプリングクロック発生部
14 デバイス接触部
16 比較部
20 第1波形生成部
21 第1波形発生部
22 第2波形生成部
23 振幅制御部
24 移相部
26 パルス幅調整部
28 波形合成部
30 処理部
32 分周器
40 半導体試験部
42 A/D変換デバイス
43 デバイス部
44 半導体デバイス
50 第1の波形
52 第2の波形
54 サンプリングクロック
56 合成波形
58 出力値
60 処理後の信号
62 テスタコントローラ
90 被試験デバイス
100 半導体試験装置

Claims (22)

  1. アナログ信号をディジタル信号に変換するA/D変換部を有する半導体デバイスを試験する半導体試験装置であって、
    所定の波形成分を有する第1の波形を生成する第1波形生成部と、
    波形成分が既知の第2の波形を生成する第2波形生成部と、
    前記第1の波形と前記第2の波形とを合成して、合成波形を生成する波形合成部と、
    前記合成波形を入力した前記半導体デバイスの出力値から前記第2の波形の影響を取り除く処理をする処理部と、
    前記第1の波形と、前記処理部により処理された前記出力値とに基づいて前記半導体デバイスが正常であるか否かを判定する比較部と
    を備え
    前記第2波形生成部は、前記A/D変換部のサンプリング間隔を設定するサンプリングクロックに同期している前記第2の波形を生成することを特徴とする半導体試験装置。
  2. 前記第2波形生成部は、前記第2の波形の周波数を変化させる請求項1に記載の半導体試験装置。
  3. 前記第2波形生成部は、前記A/D変換部のサンプリング間隔を設定するサンプリングクロックに基づいて前記第2の波形を生成することを特徴とする請求項1または2に記載の半導体試験装置。
  4. 前記比較部は、前記第1の波形と、前記処理部により処理された前記出力値との差が所定の範囲内か否かに基づいて前記半導体デバイスが正常であるか否かを判定することを特徴とする請求項1から3のいずれかに記載の半導体試験装置。
  5. 前記第2波形生成部は、前記サンプリングクロックを分周して前記第2の波形を生成することを特徴とする請求項1から4のいずれかに記載の半導体試験装置。
  6. 前記第2の波形の位相を所定量ずらす移相器を更に備えることを特徴とする請求項1からのいずれかに記載の半導体試験装置。
  7. 前記第2の波形は方形波であって、
    前記第2の波形のパルス幅を変えるパルス幅調整部を更に備えることを特徴とする請求項1からのいずれかに記載の半導体試験装置。
  8. 前記第1の波形は正弦波であって、
    前記A/D変換部のアナログ信号の入力レンジに基づいて、前記正弦波の振幅を設定する振幅制御部を更に備えることを特徴とする請求項1から7のいずれかに記載の半導体試験装置。
  9. 前記処理部は、前記出力値をフィルタ処理して前記第2の波形の影響を減じることを特徴とする請求項1からのいずれかに記載の半導体試験装置。
  10. 複数の前記第2波形生成部を更に備え、
    前記波形合成部は、前記第1の波形と、前記複数の第2波形生成部がそれぞれ生成する複数の前記第2の波形とを合成して、前記合成波形を生成することを特徴とする請求項1から9のいずれかに記載の半導体試験装置。
  11. アナログ信号をディジタル信号に変換するA/D変換部を有する半導体デバイスを試験する方法であって、
    所定の波形成分を有する第1の波形と、波形成分が既知の第2の波形とを合成して、合成波形を生成するステップと、
    前記合成波形を前記半導体デバイスに印加するステップと、
    前記半導体デバイスの出力値から前記第2の波形の影響を取り除くステップと、
    前記第1の波形と、前記第2の波形の影響を取り除いた前記出力値とに基づいて前記半導体デバイスが正常であるか否かを判定する判定ステップと
    を備え
    前記第2の波形は、前記A/D変換部のサンプリング間隔を設定するサンプリングクロックに同期していることを特徴とする半導体デバイス試験方法。
  12. 前記第2の波形は、前記A/D変換部のサンプリング間隔を設定するサンプリングクロックに基づいて生成されることを特徴とする請求項11に記載の半導体デバイス試験方法。
  13. 前記判定ステップは、前記第1の波形と、前記第2の波形の影響を取り除いた前記出力値との差が所定の範囲内か否かに基づいて、前記半導体デバイスが正常であるか否かを判定することを特徴とする請求項11または12に記載の半導体デバイス試験方法。
  14. アナログ信号をディジタル信号に変換するA/D変換部を有するデバイス部を試験する半導体試験部を有する半導体デバイスであって、
    所定の波形成分を有する第1の波形と、波形成分が既知の第2の波形とを合成して、合成波形を生成する波形合成部を有し、
    前記合成波形を入力した前記デバイス部の出力値に基づいて前記デバイス部を試験する半導体試験部と、
    前記半導体試験部に試験される前記デバイス部と
    を有し、
    前記第2の波形は、前記A/D変換部のサンプリング間隔を設定するサンプリングクロックに同期していることを特徴とする半導体デバイス。
  15. 前記第2の波形は、前記A/D変換部のサンプリング間隔を設定するサンプリングクロックに基づいて生成されることを特徴とする請求項14に記載の半導体デバイス。
  16. 前記半導体試験部は、前記第1の波形を生成する第1波形生成部を更に備えることを特徴とする請求項14または15に記載の半導体デバイス。
  17. 前記半導体試験部は、前記合成波形を入力した前記デバイス部の出力値から前記第2の波形の影響を取り除く処理をする処理部と、
    前記第1の波形と、前記処理部により処理された前記出力値とに基づいて前記デバイス部が正常であるか否かを判定する比較部と
    を更に有することを特徴とする請求項14から16のいずれかに記載の半導体デバイス。
  18. 前記第2の波形は、前記サンプリングクロックを分周して生成されることを特徴とする請求項14から17のいずれかに記載の半導体デバイス。
  19. 前記第2の波形の位相を所定量ずらす移相器を更に備えることを特徴とする請求項14から18のいずれかに記載の半導体デバイス。
  20. 前記第2の波形は方形波であって、
    前記第2の波形のパルス幅を変えるパルス幅調整部を更に備えることを特徴とする請求項14から19のいずれかに記載の半導体デバイス。
  21. 前記第1の波形は正弦波であって、
    前記A/D変換部のアナログ信号の入力レンジに基づいて前記正弦波の振幅を設定する振幅制御部を更に備えることを特徴とする請求項14から20のいずれかに記載の半導体デバイス。
  22. 前記処理部は、前記出力値をフィルタ処理して前記第2の波形の影響を減じることを特徴とする請求項17に記載の半導体デバイス。
JP2000144022A 1999-06-09 2000-05-16 半導体試験装置 Expired - Fee Related JP4416273B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000144022A JP4416273B2 (ja) 1999-06-09 2000-05-16 半導体試験装置
US09/591,620 US6498998B1 (en) 1999-06-09 2000-06-09 Method and apparatus for testing a semiconductor device
DE10028835A DE10028835B4 (de) 1999-06-09 2000-06-09 Halbleitertestgerät und Verfahren zum Testen einer Halbleitervorrichtung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-163142 1999-06-09
JP16314299 1999-06-09
JP2000144022A JP4416273B2 (ja) 1999-06-09 2000-05-16 半導体試験装置

Publications (2)

Publication Number Publication Date
JP2001056359A JP2001056359A (ja) 2001-02-27
JP4416273B2 true JP4416273B2 (ja) 2010-02-17

Family

ID=26488689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000144022A Expired - Fee Related JP4416273B2 (ja) 1999-06-09 2000-05-16 半導体試験装置

Country Status (3)

Country Link
US (1) US6498998B1 (ja)
JP (1) JP4416273B2 (ja)
DE (1) DE10028835B4 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002236153A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体試験装置および半導体装置の試験方法
DE10130687A1 (de) 2001-06-26 2003-01-02 Rohde & Schwarz Meßsystem mit einem Referenzsignal zwischen einem Signalgenerator und einem Signalanalysator
US7062423B1 (en) * 2001-08-22 2006-06-13 Marvell International Ltd. Method and apparatus for testing a system on a chip (SOC) integrated circuit comprising a hard disk controller and read channel
DE10332008B4 (de) 2003-07-14 2006-08-10 Infineon Technologies Ag Elektrische Schaltung sowie Verfahren zum Testen von elektronischen Bauteilen
FR2892874B1 (fr) * 2005-10-28 2008-01-11 Dolphin Integration Sa Dispositif de test d'un convertisseur analogique-numerique
US7495591B2 (en) * 2006-06-30 2009-02-24 Agilent Technologies, Inc. Performing a signal analysis based on digital samples in conjunction with analog samples
CZ306451B6 (cs) * 2011-01-12 2017-02-01 České Vysoké Učení Technické V Praze Fakulta Elektrotechnická Zapojení k testování analogově/číslicových převodníků
CN112462248B (zh) * 2021-01-06 2024-08-02 浙江杭可仪器有限公司 一种测试信号输出系统及其使用方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL164438C (nl) * 1970-11-18 1980-12-15 Philips Nv Inrichting voor het testen van de omzetnauwkeurigheid van een door een analoog-digitaalomzetter en een digitaal-analoogomzetter gevormde keten.
GB2145888B (en) * 1983-08-24 1986-06-18 Ferranti Plc Testing the transfer function linearity of analogue input circuits
SU1596270A2 (ru) * 1988-07-11 1990-09-30 Омский политехнический институт Статистический анализатор конечной разности фазы сигнала
US5063383A (en) * 1990-06-04 1991-11-05 National Semiconductor Corporation System and method for testing analog to digital converter embedded in microcontroller
US5185607A (en) * 1992-01-31 1993-02-09 Motorola, Inc. Method and apparatus for testing an analog to digital converter
US5659312A (en) * 1996-06-14 1997-08-19 Logicvision, Inc. Method and apparatus for testing digital to analog and analog to digital converters
US5909186A (en) * 1997-07-01 1999-06-01 Vlsi Technology Gmbh Methods and apparatus for testing analog-to-digital and digital-to-analog device using digital testers
US6326909B1 (en) * 1997-09-18 2001-12-04 Advantest Corporation Evaluation system for analog-digital or digital-analog converter
DE10082299B4 (de) * 1999-07-12 2006-03-16 Advantest Corp. Wellenformgenerator und Verfahren zum Erzeugen einer Wellenform

Also Published As

Publication number Publication date
DE10028835A1 (de) 2001-07-12
US6498998B1 (en) 2002-12-24
DE10028835B4 (de) 2008-06-12
JP2001056359A (ja) 2001-02-27

Similar Documents

Publication Publication Date Title
JP3444904B2 (ja) 信号アナライザ
JP5008654B2 (ja) 測定装置、測定方法、試験装置、試験方法、及び電子デバイス
JP5066073B2 (ja) 測定装置、測定方法、試験装置、試験方法、及び電子デバイス
US20070111670A1 (en) Device for testing an analog-to-digital converter
JP4416273B2 (ja) 半導体試験装置
JPH0630444B2 (ja) A/d変換器試験方式
JP5337157B2 (ja) 試験装置、及び試験方法
JP2006041640A (ja) ジッタ印加回路、及び試験装置
JP5113368B2 (ja) ジッタ測定装置、ジッタ測定方法、試験装置、及び電子デバイス
US7425908B2 (en) Method of generating a digital signal that is representative of match errors in an analog digital conversion system with the time interleaving, and an analog digital converter with time interleaving using same
JPS58174861A (ja) アナログ・デジタル変換器の特性測定装置
JP3374141B2 (ja) 電子デバイス、電子デバイス試験装置および電子デバイス試験方法
JP2005091108A (ja) ジッタ発生器及び試験装置
JP2008046019A (ja) 試験装置
JP2628182B2 (ja) アナログーディジタル混成ic用試験装置
Neu Impact of sampling-clock spurs on ADC performance
JP2812322B2 (ja) D/a変換器の試験方法及びその装置
Takeuchi et al. A method for analyzing sampling jitter in audio equipment
JP2810253B2 (ja) D/a変換器の試験装置
JPS62145926A (ja) D/a変換器の試験方法
JP3632652B2 (ja) Icテスタ
JP3468811B2 (ja) ジッター測定装置
JPH02157675A (ja) ディジタル集積回路の試験方法
JP3164959B2 (ja) 半導体集積回路装置の試験方法
JPH0125335Y2 (ja)

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091124

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees