JPH05211442A - アナログ・ディジタル変換器の試験方法 - Google Patents
アナログ・ディジタル変換器の試験方法Info
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- JPH05211442A JPH05211442A JP4022992A JP4022992A JPH05211442A JP H05211442 A JPH05211442 A JP H05211442A JP 4022992 A JP4022992 A JP 4022992A JP 4022992 A JP4022992 A JP 4022992A JP H05211442 A JPH05211442 A JP H05211442A
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- wave signal
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- Pending
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Abstract
(57)【要約】
【目的】被測定デバイスであるＡ／Ｄ変換器のアパーチ
ャジッタ測定において、変換クロック信号の遅延量を設
定し直す必要のない測定方法を提供する。 【構成】本発明による測定方法は、Ａ／Ｄ変換器に印加
する正弦波信号の周波数ｆ1 と変換クロック信号の周波
数ｆ2 とをｎｆ1 ＝ｍｆ2 （ｎ、ｍは整数）を満足する
ようにそれぞれ設定する段階と、前記正弦波信号と前記
変換クロック信号との位相差が再び同一となるまでの期
間を１測定サイクルとし、前記Ａ／Ｄ変換器により前記
正弦波信号を変換、出力したディジタルデータのうち、
各測定サイクルにおける同一番目のディジタルデータ同
士でグループを構成する段階と、前記形成された複数の
データグループのそれぞれに対して標準偏差を算出する
段階と、前記算出された標準偏差のうち、一番小さい標
準偏差を用いてアパーチャジッタを算出する段階とを備
えて成る。
ャジッタ測定において、変換クロック信号の遅延量を設
定し直す必要のない測定方法を提供する。 【構成】本発明による測定方法は、Ａ／Ｄ変換器に印加
する正弦波信号の周波数ｆ1 と変換クロック信号の周波
数ｆ2 とをｎｆ1 ＝ｍｆ2 （ｎ、ｍは整数）を満足する
ようにそれぞれ設定する段階と、前記正弦波信号と前記
変換クロック信号との位相差が再び同一となるまでの期
間を１測定サイクルとし、前記Ａ／Ｄ変換器により前記
正弦波信号を変換、出力したディジタルデータのうち、
各測定サイクルにおける同一番目のディジタルデータ同
士でグループを構成する段階と、前記形成された複数の
データグループのそれぞれに対して標準偏差を算出する
段階と、前記算出された標準偏差のうち、一番小さい標
準偏差を用いてアパーチャジッタを算出する段階とを備
えて成る。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、アナログ・デ
ィジタル変換器の試験方法に関し、特に、アナログ・デ
ィジタル変換器のアパーチャジッタの測定方法に関す
る。
ィジタル変換器の試験方法に関し、特に、アナログ・デ
ィジタル変換器のアパーチャジッタの測定方法に関す
る。
【０００２】
【従来の技術】アナログ・ディジタル（Ａ／Ｄ）変換器
の性能の試験項目の一つにアパーチャジッタがある。ア
パーチャジッタは、入力信号をサンプリングしてＡ／Ｄ
変換する際のサンプル点における時間的ジッタであっ
て、これは、サンプリングパルスの時間的ジッタの他、
Ａ／Ｄ変換器内のコンパレータのバラツキなどによって
生じる。アパーチャジッタをΔｔ、入力信号電圧波形の
微分係数をｄＶ／ｄｔとしたとき、ΔＶ＝Δｔ・（ｄＶ
／ｄｔ）なる電圧誤差ΔＶが発生し、Ａ／Ｄ変換器の変
換精度を悪化させる。
の性能の試験項目の一つにアパーチャジッタがある。ア
パーチャジッタは、入力信号をサンプリングしてＡ／Ｄ
変換する際のサンプル点における時間的ジッタであっ
て、これは、サンプリングパルスの時間的ジッタの他、
Ａ／Ｄ変換器内のコンパレータのバラツキなどによって
生じる。アパーチャジッタをΔｔ、入力信号電圧波形の
微分係数をｄＶ／ｄｔとしたとき、ΔＶ＝Δｔ・（ｄＶ
／ｄｔ）なる電圧誤差ΔＶが発生し、Ａ／Ｄ変換器の変
換精度を悪化させる。
【０００３】図３に従来のアパーチャジッタ測定装置の
構成例を示す。該測定装置３００は、クロック信号発生
器３０１と、クロック信号発生器３０１からのクロック
信号出力に応答して入力ディジタル信号をアナログ信号
に順次変換し正弦波など所望の信号波形を出力するディ
ジタル・アナログ（Ｄ／Ａ）変換器３０２と、クロック
信号発生器３０１からのクロック信号出力を１／Ｎに分
周する分周器３０３と、分周器３０３の出力を所定量遅
延させる遅延器３０４と、ディジタル・メモリ３０５と
を備えている。Ｄ／Ａ変換器３０２の出力および遅延器
３０４の出力はそれぞれ被測定デバイス、すなわちＡ／
Ｄ変換器３０６の信号入力端子Ａｉｎ、クロック入力端
子ＣＬＫに接続され、Ａ／Ｄ変換器３０６の出力はディ
ジタル・メモリ３０５に接続される。
構成例を示す。該測定装置３００は、クロック信号発生
器３０１と、クロック信号発生器３０１からのクロック
信号出力に応答して入力ディジタル信号をアナログ信号
に順次変換し正弦波など所望の信号波形を出力するディ
ジタル・アナログ（Ｄ／Ａ）変換器３０２と、クロック
信号発生器３０１からのクロック信号出力を１／Ｎに分
周する分周器３０３と、分周器３０３の出力を所定量遅
延させる遅延器３０４と、ディジタル・メモリ３０５と
を備えている。Ｄ／Ａ変換器３０２の出力および遅延器
３０４の出力はそれぞれ被測定デバイス、すなわちＡ／
Ｄ変換器３０６の信号入力端子Ａｉｎ、クロック入力端
子ＣＬＫに接続され、Ａ／Ｄ変換器３０６の出力はディ
ジタル・メモリ３０５に接続される。
【０００４】測定は次のように行われる。Ａ／Ｄ変換器
３０６に印加される入力信号波形は正弦波とする。ま
ず、Ａ／Ｄ変換器３０６の出力ディジタルコード中、ア
パーチャジッタを求めたいコードに対応する入力信号の
位相付近で、遅延器３０４により順次変換クロックの遅
延量を設定し直し、各遅延量設定ごとにその都度必要数
の出力ディジタルデータをメモリ３０５に取り込む。そ
の後、各設定遅延量ごとの測定データに統計的処理を施
し、標準偏差の一番小さいものをアパーチャジッタの算
出に用いる。
３０６に印加される入力信号波形は正弦波とする。ま
ず、Ａ／Ｄ変換器３０６の出力ディジタルコード中、ア
パーチャジッタを求めたいコードに対応する入力信号の
位相付近で、遅延器３０４により順次変換クロックの遅
延量を設定し直し、各遅延量設定ごとにその都度必要数
の出力ディジタルデータをメモリ３０５に取り込む。そ
の後、各設定遅延量ごとの測定データに統計的処理を施
し、標準偏差の一番小さいものをアパーチャジッタの算
出に用いる。
【０００５】一番小さい標準偏差をσmin 、入力信号電
圧波形の微分係数をｄＶ／ｄｔ、Ａ／Ｄ変換器３０６の
１ＬＳＢに対応する理想の電圧幅をΔＶREF とすると、
アパーチャジッタΔｔは、たとえば、 Δｔ＝ΔＶREF ・σmin ／（ｄＶ／ｄｔ） ───────── で表される。しかしながら、この方法によるアパーチャ
ジッタの測定では、明らかに変換クロックの遅延の設定
し直しが必要となるため、測定速度が遅くなり、また、
遅延器３０４の安定性が変換クロックの時間的ジッタに
影響を与えるため、測定精度が悪化するという欠点が存
在する。
圧波形の微分係数をｄＶ／ｄｔ、Ａ／Ｄ変換器３０６の
１ＬＳＢに対応する理想の電圧幅をΔＶREF とすると、
アパーチャジッタΔｔは、たとえば、 Δｔ＝ΔＶREF ・σmin ／（ｄＶ／ｄｔ） ───────── で表される。しかしながら、この方法によるアパーチャ
ジッタの測定では、明らかに変換クロックの遅延の設定
し直しが必要となるため、測定速度が遅くなり、また、
遅延器３０４の安定性が変換クロックの時間的ジッタに
影響を与えるため、測定精度が悪化するという欠点が存
在する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、上述
した従来技術の欠点を解消し、変換クロックの遅延量の
設定し直しの必要のないアパーチャジッタ測定方法を提
供することにある。
した従来技術の欠点を解消し、変換クロックの遅延量の
設定し直しの必要のないアパーチャジッタ測定方法を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の一実施例によれ
ば、被測定デバイスであるアナログ・ディジタル変換器
に印加する正弦波信号の周波数をｆ1 、変換クロック信
号の周波数をｆ2 として、ｎｆ1 ＝ｍｆ2 （ｎ、ｍはそ
れぞれ整数）の関係を満足するようにそれぞれの周波数
ｆ1 、ｆ2 を設定する段階と、前記正弦波信号と前記変
換クロック信号との位相差が再び同一となるまでの期間
を１測定サイクルとして、前記アナログ・ディジタル変
換器により前記正弦波信号を変換して出力されたディジ
タル出力データのうち、各測定サイクルにおける同一番
目のディジタル出力データ同士でグループを構成する段
階と、前記形成された複数のデータグループのそれぞれ
に対して標準偏差を算出する段階と、前記算出された標
準偏差のうち、一番小さい標準偏差を用いてアパーチャ
ジッタを算出する段階と、を備えて成るアナログ・ディ
ジタル変換器の試験方法が提供される。
ば、被測定デバイスであるアナログ・ディジタル変換器
に印加する正弦波信号の周波数をｆ1 、変換クロック信
号の周波数をｆ2 として、ｎｆ1 ＝ｍｆ2 （ｎ、ｍはそ
れぞれ整数）の関係を満足するようにそれぞれの周波数
ｆ1 、ｆ2 を設定する段階と、前記正弦波信号と前記変
換クロック信号との位相差が再び同一となるまでの期間
を１測定サイクルとして、前記アナログ・ディジタル変
換器により前記正弦波信号を変換して出力されたディジ
タル出力データのうち、各測定サイクルにおける同一番
目のディジタル出力データ同士でグループを構成する段
階と、前記形成された複数のデータグループのそれぞれ
に対して標準偏差を算出する段階と、前記算出された標
準偏差のうち、一番小さい標準偏差を用いてアパーチャ
ジッタを算出する段階と、を備えて成るアナログ・ディ
ジタル変換器の試験方法が提供される。
【０００８】
【実施例】図１に、本発明によるアパーチャジッタ測定
装置の一実施例を示す。該測定装置１００は、図３に示
す測定装置３００に比べ、クロック信号発生器１０１が
付加されている。図中、図３に示す構成要素と同一番号
のものは同一機能を有する。クロック信号発生器３０１
とＤ／Ａ変換器３０２とはＡ／Ｄ変換器３０６に所望の
信号波形を出力するための信号源として機能する。Ｄ／
Ａ変換器３０２の出力は、必要に応じて低域通過フィル
タを介して測定装置１００より出力される。クロック信
号発生器３０１と１０１とは互いに同期している。以下
に、図１の装置に関する動作説明を図２のタイムチャー
トを用いて詳説する。Ａ／Ｄ変換器３０６は３ビットの
ものとする。Ｄ／Ａ変換器３０２の出力は、被測定デバ
イスであるＡ／Ｄ変換器３０６に正弦波信号を供給す
る。クロック信号発生器１０１は正弦波信号より少し遅
い周波数の変換クロック信号をＡ／Ｄ変換器３０６に供
給する。Ａ／Ｄ変換器３０６は、入力正弦波信号の所望
のサンプル点のアナログ値を変換クロック信号に応答し
て順次ディジタル値に変換し出力する。出力された出力
データは変換クロック信号と同じタイミングでディジタ
ル・メモリ３０５に取り込まれる。信号源とクロック信
号発生器１０１との周波数をうまく選べば、正弦波信号
と変換クロック信号との位相が１周期分ずれたとき、ま
た正弦波信号の、前と同じ点を繰り返し変換できる。図
では、同じサンプル点に対するディジタルデータが４回
まで取り込まれたところを示している。同じ点を連続し
て変換するのではなく、図のように、正弦波の各周期ご
とに、正弦波に対する変換クロック信号の位相を少しず
つずらしながら変換するのが従来の装置と異なる点であ
る。
装置の一実施例を示す。該測定装置１００は、図３に示
す測定装置３００に比べ、クロック信号発生器１０１が
付加されている。図中、図３に示す構成要素と同一番号
のものは同一機能を有する。クロック信号発生器３０１
とＤ／Ａ変換器３０２とはＡ／Ｄ変換器３０６に所望の
信号波形を出力するための信号源として機能する。Ｄ／
Ａ変換器３０２の出力は、必要に応じて低域通過フィル
タを介して測定装置１００より出力される。クロック信
号発生器３０１と１０１とは互いに同期している。以下
に、図１の装置に関する動作説明を図２のタイムチャー
トを用いて詳説する。Ａ／Ｄ変換器３０６は３ビットの
ものとする。Ｄ／Ａ変換器３０２の出力は、被測定デバ
イスであるＡ／Ｄ変換器３０６に正弦波信号を供給す
る。クロック信号発生器１０１は正弦波信号より少し遅
い周波数の変換クロック信号をＡ／Ｄ変換器３０６に供
給する。Ａ／Ｄ変換器３０６は、入力正弦波信号の所望
のサンプル点のアナログ値を変換クロック信号に応答し
て順次ディジタル値に変換し出力する。出力された出力
データは変換クロック信号と同じタイミングでディジタ
ル・メモリ３０５に取り込まれる。信号源とクロック信
号発生器１０１との周波数をうまく選べば、正弦波信号
と変換クロック信号との位相が１周期分ずれたとき、ま
た正弦波信号の、前と同じ点を繰り返し変換できる。図
では、同じサンプル点に対するディジタルデータが４回
まで取り込まれたところを示している。同じ点を連続し
て変換するのではなく、図のように、正弦波の各周期ご
とに、正弦波に対する変換クロック信号の位相を少しず
つずらしながら変換するのが従来の装置と異なる点であ
る。
【０００９】次に、取り込まれたデータの処理を、コー
ド“１００”で説明する。Ａ点のタイミングでは、コー
ド“０１１”と“１００”の中間のため出力データの平
均は３．５となる。Ｂ点のタイミングでは、コード“１
００”そのものの中間のため出力データの平均は４．０
となる。Ｃ点のタイミングでは、コード“１００”と
“１０１”の中間のため出力データの平均は４．５とな
る。ここで、平均データの小数点以下の値（もしくは標
準偏差）が最も大きい変換タイミングがＡ／Ｄ変換器の
コード変換点であり、平均データの小数点以下の値（も
しくは標準偏差）が最も小さい変換タイミングがＡ／Ｄ
変換器のコード中心点である。アパーチャジッタは、こ
の最小標準偏差を用いて、たとえば式により算出され
る。また、隣合ったコード変換点と変換点との間の電圧
幅と、Ａ／Ｄ変換器３０６の１ＬＳＢに対応する理想の
電圧幅との比（差）は、そのコードにおける動的微分非
直線性誤差を表す。上記の説明では、Ａ／Ｄ変換器に所
望の正弦波信号を供給するための信号源として、Ｄ／Ａ
変換器３０２と、これにクロック信号を印加するクロッ
ク信号発生器３０１とを備えた信号発生装置を用いてい
たが、クロック信号発生器１０１と同期のとれる正弦波
信号発生器であれば、これと代替できることは言うまで
もない。
ド“１００”で説明する。Ａ点のタイミングでは、コー
ド“０１１”と“１００”の中間のため出力データの平
均は３．５となる。Ｂ点のタイミングでは、コード“１
００”そのものの中間のため出力データの平均は４．０
となる。Ｃ点のタイミングでは、コード“１００”と
“１０１”の中間のため出力データの平均は４．５とな
る。ここで、平均データの小数点以下の値（もしくは標
準偏差）が最も大きい変換タイミングがＡ／Ｄ変換器の
コード変換点であり、平均データの小数点以下の値（も
しくは標準偏差）が最も小さい変換タイミングがＡ／Ｄ
変換器のコード中心点である。アパーチャジッタは、こ
の最小標準偏差を用いて、たとえば式により算出され
る。また、隣合ったコード変換点と変換点との間の電圧
幅と、Ａ／Ｄ変換器３０６の１ＬＳＢに対応する理想の
電圧幅との比（差）は、そのコードにおける動的微分非
直線性誤差を表す。上記の説明では、Ａ／Ｄ変換器に所
望の正弦波信号を供給するための信号源として、Ｄ／Ａ
変換器３０２と、これにクロック信号を印加するクロッ
ク信号発生器３０１とを備えた信号発生装置を用いてい
たが、クロック信号発生器１０１と同期のとれる正弦波
信号発生器であれば、これと代替できることは言うまで
もない。
【００１０】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、変換クロックの遅延量の設定し直しをするこ
となく、アパーチャジッタを測定することができる。
とにより、変換クロックの遅延量の設定し直しをするこ
となく、アパーチャジッタを測定することができる。
【図１】従来のアパーチャジッタ測定装置を示す図であ
る。
る。
【図２】本発明によるアパーチャジッタ測定装置の一実
施例を示す図である。
施例を示す図である。
【図３】図２に示す装置の動作を説明するための図であ
る。
る。
１０１、３０１：クロック信号発生器、 ３
０２：Ｄ／Ａ変換器 ３０５：ディジタル・メモリ、 ３
０６：Ａ／Ｄ変換器
０２：Ｄ／Ａ変換器 ３０５：ディジタル・メモリ、 ３
０６：Ａ／Ｄ変換器
Claims (1)
- 【請求項１】被測定デバイスであるアナログ・ディジタ
ル変換器に印加する正弦波信号の周波数をｆ1 、変換ク
ロック信号の周波数をｆ2 として、ｎｆ1 ＝ｍｆ
2 （ｎ、ｍはそれぞれ整数）の関係を満足するようにそ
れぞれの周波数ｆ1 、ｆ2 を設定する段階と、 前記正弦波信号と前記変換クロック信号との位相差が再
び同一となるまでの期間を１測定サイクルとして、前記
アナログ・ディジタル変換器により前記正弦波信号を変
換して出力されたディジタル出力データのうち、各測定
サイクルにおける同一番目のディジタル出力データ同士
でグループを構成する段階と、 前記形成された複数のデータグループのそれぞれに対し
て標準偏差を算出する段階と、 前記算出された標準偏差のうち、一番小さい標準偏差を
用いてアパーチャジッタを算出する段階と、 を備えて成るアナログ・ディジタル変換器の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022992A JPH05211442A (ja) | 1992-01-30 | 1992-01-30 | アナログ・ディジタル変換器の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022992A JPH05211442A (ja) | 1992-01-30 | 1992-01-30 | アナログ・ディジタル変換器の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211442A true JPH05211442A (ja) | 1993-08-20 |
Family
ID=12574912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022992A Pending JPH05211442A (ja) | 1992-01-30 | 1992-01-30 | アナログ・ディジタル変換器の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211442A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917388B2 (en) | 1995-07-27 | 2005-07-12 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
| JPWO2008114700A1 (ja) * | 2007-03-13 | 2010-07-01 | 株式会社アドバンテスト | 測定装置、測定方法、試験装置、電子デバイス、および、プログラム |
| JP2011205535A (ja) * | 2010-03-26 | 2011-10-13 | Sharp Corp | Ａ／ｄ変換器用テスト回路、ａ／ｄ変換器のテスト方法 |
| CN103986466A (zh) * | 2014-05-16 | 2014-08-13 | 华中科技大学 | 一种实时测量模数转换器孔径抖动的方法及其系统 |
-
1992
- 1992-01-30 JP JP4022992A patent/JPH05211442A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917388B2 (en) | 1995-07-27 | 2005-07-12 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
| JPWO2008114700A1 (ja) * | 2007-03-13 | 2010-07-01 | 株式会社アドバンテスト | 測定装置、測定方法、試験装置、電子デバイス、および、プログラム |
| JP2011205535A (ja) * | 2010-03-26 | 2011-10-13 | Sharp Corp | Ａ／ｄ変換器用テスト回路、ａ／ｄ変換器のテスト方法 |
| CN103986466A (zh) * | 2014-05-16 | 2014-08-13 | 华中科技大学 | 一种实时测量模数转换器孔径抖动的方法及其系统 |
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