JPH04230867A - 自己整列サンプリング装置 - Google Patents

自己整列サンプリング装置

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Publication number
JPH04230867A
JPH04230867A JP3126564A JP12656491A JPH04230867A JP H04230867 A JPH04230867 A JP H04230867A JP 3126564 A JP3126564 A JP 3126564A JP 12656491 A JP12656491 A JP 12656491A JP H04230867 A JPH04230867 A JP H04230867A
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JP
Japan
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signal
delay line
sampling
clock signal
clock
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Application number
JP3126564A
Other languages
English (en)
Inventor
Willem Lankreijer
ウィレム　ランクレイェル
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Filing date
Publication date
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Publication of JPH04230867A publication Critical patent/JPH04230867A/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/25—Testing of logic operation, e.g. by logic analysers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、システムクロック信号
受信用のクロック入力端子と、このクロック入力端子に
結合され、且つ遅延されたクロック信号を取り出すタッ
プ点を具えている可調整の遅延線と、システムクロック
信号及び遅延クロック信号を受信するクロック入力端子
及びサンプリングすべき信号を受信するための少なくと
も１つの信号入力端子も具えているサンプリング回路と
、等間隔のサンプリング瞬時が得られるように前記遅延
線を調整する調整手段と、この調整手段に対する調整信
号を発生させるためのプログラムされた算術手段とを具
えており、信号をサンプリングするための自己整列サン
プリング装置に関するものである。
【０００２】本発明はディジタル信号を受信するための
多数の入力チャネルを具えているロジックアナライザに
も関するものである。ロジックアナライザはマイクロプ
ロセッサシステムの如きディジタル装置の作動をテスト
するためにディジタル信号グループを収集し、且つ追跡
するための機器である。これは、多数のディジタル信号
を収集し、これらのディジタル信号に関する情報を例え
ば論理値“１”及び“０”として、又は信号を高−低レ
ベルで表現する時系列線図として表示スクリーン上に表
示させる。ロジックアナライザは独立した機器とするか
、又はディジタル記憶式のオシロスコープか、パターン
発生器の如き他の装置と組合わせることができ、ロジッ
クアナライザはシステムに計器−オン−カードとして組
み込むこともできる。一般にロジックアナライザは、所
謂状態解析並びにタイミング解析を行うのに好適である
。タイミング解析の場合には、“０”から“１”及び“
１”から“０”への信号転換部を、多数のディジタル信
号が呈示される時系列線図にて観察する。ロジックタイ
ミング解析の場合には、テストすべきディジタル装置の
ディジタル信号を非同期的にサンプリングし、解答をサ
ンプリング周波数により決定する。
【０００３】
【従来の技術】米国特許明細書第４，７６３，１０５　
号には、信号をサンプリングするための自己整列サンプ
リング装置が開示されており、このサンプリング装置は
、システムクロック信号受信用のクロック入力端子と、
この入力端子に結合され、遅延クロック信号を取り出す
タップ点を具えている可調整の遅延線と、システムクロ
ック信号及び遅延クロック信号を受信するクロック入力
端子及びサンプリングすべき信号を受信するための信号
入力端子を具えているサンプリング回路と、等間隔のサ
ンプリング瞬時が得られるように前記遅延線を調整する
調整手段と、この調整手段に対する調整信号を発生させ
るためのプログラムされた算術手段とを具えている。こ
の米国特許の発明は、特にディジタル記憶式のオシロス
コープ用サンプリング装置に関するもで、この場合には
高い実効サンプリング周波数を達成するために多数のサ
ンプリング回路を並列に作動させる。各サンプリング回
路にはシステムクロック信号から取り出されるクロック
信号を供給する。これらのクロック信号は遅延線から取
り出す。 この場合アナグロ信号のサンプリング値をデータ収集メ
モリにインタリーブ形態で記憶させる。できるだけ等間
隔のサンプリング瞬時を得るために、遅延線を可調整と
する。遅延線は自動校正プロシージャにより校正され、
この期間中には振幅及び周波数が既知の正弦波電圧を校
正信号としてサンプリング装置に供給する。校正プロシ
ージャはプログラム算術手段により実効され、これは本
来次のような工程を具えている。アナグロ−ディジタル
変換器を具え、且つ遅延線に結合されるＭ個のサンプリ
ング回路（例えば、Ｍ＝６）によりＩ回のサンプリング
例えばＩ＝１６回のサンプリングを行う。アナグロ校正
信号のＩ・Ｍ個のサンプルをデータとしてデータ収集メ
モリに記憶させる。先ずは、ブラックマン−ハリス（Ｂ
ｌａｃｋｍａｎ−Ｈａｒｒｉｓ）ウィンドウを用いて重
み付けされるＩ・Ｍ個のサンプルから成るデータ組から
フ−リエ変換により周波数スペクトルを求め、この周波
数スペクトルを用いて、この周波数スペクトルのピーク
情報を含んでいる他の複素データセットを取り出す。複
素データセットを逆フーリエ変換し、この時間領域内に
得られる複素データから不正確な調整遅延線を表すフェ
ーズ情報を取り出す。このフェーズ情報に基づいて遅延
線区分を調整する。このような校正プロシージャは複雑
で、しかも難解であり、特にアナグロサンプリング装置
にしか適さない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ディ
ジタル信号をサンプリングするのに好適で、簡単な校正
プロシージャを利用し、且つ例えばロジックアナライザ
に使用するのにも好適な前述した種類の自己整列サンプ
リング装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明による自己整列サ
ンプリング装置は、前記サンプリングすべき信号がディ
ジタル信号であり、前記サンプリング装置が前記ディジ
タル信号のサンプリング値を記憶するためのデータ収集
メモリも具え、前記プログラム算術手段が、遅延線の初
期状態から出発してシステムクロック信号を前記信号入
力端子の１つに供給している間、システムクロック信号
を前記遅延線の基本単位で表すと共に、この表現された
基本遅延単位の遅延を遅延線におけるタップ点間に比例
的に配分させるような調整信号を順次発生させるのにも
適するようにしたことを特徴とする。
【０００６】例えば、遅延線の各クロック信号を取出す
タップ点間の１基本単位の遅延線の初期状態から出発し
て、信号入力端子に接続されるシステムクロックをサン
プリングする。第１サンプリング値はシステムクロック
の正に向う縁部と一致し、他のサンプリング値は次のシ
ステムクロックの周期内にある。対称的なクロックパル
スの場合、最終サンプル、例えば８番目のサンプルはプ
ロセスのバラツキにより基本遅延単位の大きさに応じて
、最小遅延量に調整した斯種の遅延線に対しクロックパ
ルスの高又は低レベル状態にて発生する。例えばＡＳＩ
Ｃ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ　Ｉｎｔ
ｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）としてＩＣ技法で構
成する場合に、大きなプロセスのバラツキが生じ、すな
わち基本遅延単位のばらつきは大きく、その大きさがフ
ァクタ６にもなり、従って原則的には調整不可能である
ことに留意すべきである。さらに、システムクロックの
周波数と、遅延線の調整範囲は整合させるべきであり、
即ち遅延線の最小調整量に対し、全てのサンプリング瞬
時は最悪並びに最良の場合でも１システムクロック周期
内にあるべきである。次いで、最終サンプルが低から高
レベル又は高から低を経て高レベルへと変化するまで遅
延線に基本要素を加える。このことは、システムクロッ
ク周期が正確な１単位内の基本遅延単位の数として知ら
されることを意味する。次に、この数を遅延線における
タップ点間に比例的に、例えば７つの他のクロック信号
の場合に１／８，　２／８等のように分配させる。 斯くして決定した調整値をタップ点毎にラッチに入れ、
又不揮発性メモリにも入れて、サンプリング装置を一旦
スイッチオフした後に再び作動させる場合に再校正の必
要性をなくすようにする。校正プロシージャは例えば所
謂“グリーン・ボタン”（ｇｒｅｅｎ　ｂｕｔｔｏｎ）
によって開始させることができる。
【０００７】本発明の好適例では、前記サンプリング回
路がサンプリングデータフリップフロップを具え、これ
らのフリップフロップが、サンプリングすべき信号を受
信するための相互接続したデータ入力端子及びクロック
信号受信用のクロック入力端子を有するようにする。従
って、ディジタル信号は１クロックパルス周期内で等間
隔の瞬時にサンプリング（“０”又は“１”）される。
【０００８】本発明の他の好適例では、前記サンプリン
グデータフリップフロップの出力端子をシステムクロッ
クによるか、又はシステムクロックから取り出したクロ
ックによってクロックすべき等化器に結合させる。従っ
て、ディジタル信号のサンプリング値はシステムクロッ
ク周期毎に伝搬される。
【０００９】さらに本発明の好適例では、前記遅延線が
追加のクロック信号タップ点を具え、前記サンプリング
回路が追加のサンプリングデータフリップフロップを具
え、マルチプレクサを前記追加のサンプリングデータフ
リップフロップ及びその前のデータフリップフロップと
、最終等化データフリップフロップとの間に接続し、前
記プログラム算術手段を、前記遅延線の校正中にマルチ
プレクサを制御して、追加のサンプリングデータフリッ
プフロップが等化器に接続されるようにも構成する。 タップ点間の遅延量を比例的に増分させると、システム
クロック周期を基本単位で決定した後に、さらに校正す
る必要がなくなる。この場合、追加のクロック作用は測
定クロックとして作用するに過ぎない。
【００１０】本発明による自己整列サンプリング装置を
具えているロジックアナライザは、タイミング解析のた
めに例えば９６個の入力チャネルを含んでいる。例えば
１６個のチャネルに１つのＡＳＩＣを必要とする場合、
各ＡＳＩＣは１つの自己整列サンプリング装置又は少な
くともその装置のクロックシステムを具えている。デー
タ収集メモリは他のＩＣに設けることができる。システ
ムクロックは特に、自己整列サンプリング装置を具えて
いる全てのＡＳＩＣに配分させるべきであり、この場合
このようなＡＳＩＣは本発明による校正プロシージャに
よって別々に校正する必要がある。
【００１１】
【実施例】図１Ａはディジタル信号サンプリング用の本
発明による自己整列サンプリング装置１を示す。この装
置１はシステムクロック信号ＣＫ０　を受信するための
クロック入力端子ＣＩと、サンプリングすべきディジタ
ル信号を受信するための信号入力端子ＳＩとを具えてい
る。システムクロック信号ＣＫ０　は可調整の遅延線２
を介して遅延される。これにて遅延されたクロック信号
ＣＫ１，ＣＫ２，　−−−，　ＣＫｎ　はタップ点　ａ
１，　ａ２，　−−−，　ａｎ（例えばｎ＝７）にて得
られる。これらのクロック信号ＣＫ０　，ＣＫ１　−−
−，ＣＫｎ　をサンプリング回路ｓｃに供給する。サン
プリング回路ｓｃは多数のサンプリング　　データ　　
フリップフロップＳＦ０，ＳＦ１，ＳＦ２，−−−　，
　ＳＦｎ　から成り、これらの各フリップフロップはサ
ンプリングすべきディジタル信号を受信する。クロック
信号ＣＫ０，ＣＫ１，ＣＫ２，　−−−，　ＣＫｎ　は
既に互いに遅延されているため、出力端子Ｏ０，Ｏ１，
Ｏ２，　−−−　，Ｏｎ　にはディジタル入力信号のｎ
＋１個のサンプルが順次現われる。例えば、ｎ＝７で、
システムクロック信号の周波数が５０ＭＨｚの場合、実
効サンプリング又は捕そく周波数は４００ＭＨｚである
。サンプリング回路ｓｃには単一段又は多数の等化器ｅ
ｑを後続させる。この等化器は、単一段タイプの場合に
は等化データフリップフロップＥＱ０，ＥＱ１，ＥＱ２
，−−−　，　ＥＱｎ　で構成する。サンプリング回路
ｓｃの出力Ｏ０，Ｏ１，Ｏ２，　−−−　，Ｏｎ　を等
化器ｅｑの入力端子Ｉ０，Ｉ１，Ｉ２，　−−−　，Ｉ
ｎ　に供給する。等化データ　　フリップ　　フロップ
のクロック入力端子は相互接続する。各等化データ　　
フリップ　　フロップにシステムクロック信号を供給し
て、システムクロック信号の１タイムスロット内にて８
個のサンプルがデータ収集メモリＡＭに伝搬されるよう
にする。この収集メモリＡＭをマイクロプロセッサシス
テムＭＰに結合させる。このシステムＭＰにおけるプロ
グラムされた算術手段ＡＰは調整手段ａｄｊに供給する
例えば２進データ（例えば８ビット）の形態の調整信号
を発生する。後に詳述する調整手段ａｄｊは、遅延線２
を調整して、等間隔のサンプリング瞬時が得られるよう
にする働きをする。従って、調整手段ａｄｊを可調整の
遅延線２に結合させる。プログラム算術手段は本発明に
よる校正プロシージャを併合している。
【００１２】図１Ｂは本発明による自己整列サンプリン
グ装置１の作動を示す時系列線図を示している。一番上
のラインは、例えばデューティサイクルが５０％のシス
テムクロック信号ＣＫ０　を示し、第２及び第３番目の
ラインは、遅延線２の最小遅延調整状態、即ち連続する
クロックパルスの取出しタップ点間が常に基本単位の遅
延量に調整される場合におけるその基本遅延単位が比較
的小さい「最良」の場合と、基本遅延単位が比較的大き
い「最悪」の場合とにおけるシステムクロック信号ＣＫ
０　及び最終遅延クロック信号ＣＫ７の正に向う縁部を
それぞれ示している。ＩＣ技法又は使用するＩＣプロセ
スに応じて、実質上プロセスにバラツキがあり、そのフ
ァクタが例えば６にもなる。原則として、このようなプ
ロセスのバラツキに基づく調整によると、サンプリング
瞬時が等間隔にならなくなることは明らかである。本発
明によれば、プログラムされた算術手段ＡＰにより実効
させる校正プロセスにより遅延線を校正するため、等間
隔のサンプリングが得られる。これに関連するクロック
縁部を図１Ｂの一番下のラインに示してある。上述した
ように遅延線の調整量は最小とするのが好適である。遅
延線の校正中にはクロック入力端子ＣＩを信号入力端子
ＳＩに接続する。信号入力端子ＳＩにおけるディジタル
入力信号に対して、最終クロック信号の正に向うクロッ
ク縁部は、場合によっては１ゲート遅延することのある
基本遅延単位の値に応じて、信号値“１”（高）又は“
０”（低）の所に存在する。選定すべきＩＣプロセスの
最良の場合及び最悪の場合の状態では、遅延線の最小量
の調整に対し、全クロック信号の正に向うクロックパル
ス縁を１クロックパルス周期内に存在させるべきであり
、しかも遅延線の制御範囲を大きくして、最終クロック
パルス信号ＣＫ７　の正に向うクロックパルス縁が、遅
延線の最大調整の場合に次のクロックパルス周期内に位
置するようにすべきである。クロックパルス信号ＣＫ７
　のクロックパルス縁は、さらに基本遅延単位を変える
ことにより遅延線の最小調整値からシフトさせる。クロ
ックＣＫ７　によって取り込まれるデータに関連するデ
ータ収集メモリＡＭにおけるメモリ位置のデータは、プ
ログラム算術手段ＡＰにてそのデータの値がＣＫ７　の
初期位置に応じて“１”から“０”を経て“１”に変化
するのか、或いは“０”から“１”に変化するのかどう
かをテストする。図１Ｂの第４番目のラインに示すよう
に、１基本単位ｅｖの精度内にＣＫ７　のクロック周期
がある場合には、このクロック信号は１システムクロッ
ク周期シフトしていたことになり、従って複数の基本遅
延単位、たとえばＮ・ｅｖ（Ｎは整数）で求められる。 プログラム算術手段ＡＰは、これに基づいて例えばｎ＝
７の場合、７つのタップ点にＮ・ｅｖ／８，２・Ｎ・ｅ
ｖ／８，−−−−，　７・Ｎ・ｅｖ／８なる調整信号を
発生する。遅延線の遅延量を増分させるには、遅延線の
最終区分のみの遅延量を増分させることができ、即ち、
ＣＫ７　のクロックパルス縁だけをシフトさせるか、又
は全クロックパルス縁を同時にシフトさせるか、或いは
これらを組合わせて伝搬遅延量を決定する。
【００１３】クロックパルスの周期を基本遅延単位で測
定した後に、さらに校正又は調整する必要なく校正遅延
線を利用できるようにするためには自己整列サンプリン
グ装置を多少変更する。図２はこの変形例を詳細に示し
たものであり、ここに、図１Ａに示したものに対応する
部分には同一参照符号を付して示してある。この場合に
は、遅延線２に追加のタップ点ａｎ＋１を設けると共に
マルチプレクサＭＵＸも追加し、このマルチプレクサの
入力端子をタップ点ａｎとａ＋１とに接続し、マルチプ
レクサの出力端子を最終のサンプリングデータ　　フリ
ップ　　フロップＳＦｎ　に接続する。マルチプレクサ
ＭＵＸの制御入力端子ｃｔｌはマイクロプロセッサシス
テムＭＰに接続する。遅延線２の校正中、マルチプレク
サＭＵＸは追加のクロック信号ＣＫｎ＋１　を最終サン
プリングデータ　　フリップ　　フロップＳＦｎ　のク
ロック入力端子に供給するように制御される。図１Ｂの
第５番目のラインはｎ＝７に対する斯かる追加のクロッ
ク信号ＣＫ８　を示している。遅延線の最小遅延状態か
ら出発し、２つのタップ点ａｉとａｉ＋１との間の遅延
線の各区分が同じ量だけ増分される場合に、クロックＣ
Ｋ８　がシステムクロックの次の周期の正に向うクロッ
ク縁部とほぼ一致する場合には全クロックが正しいこと
になる。
【００１４】図３Ａは２つのクロックタップ点ａｉとａ
ｉ＋１との間にて見た可調整遅延線２の区分の第１例を
示す。このような遅延線区分は多数の基本単位の遅延線
ｅｖと、マルチプレクサＭＵＸと、マルチプレクサ調整
用のラッチＬＨとを含んでいる。ラッチＬＨはプログラ
ム算術手段ＡＰによって満たされる不揮発正メモリＮＶ
Ｍに接続する。
【００１５】図３Ｂは可調整遅延線２の２つのクロック
タップ点ａｉとａｉ＋１との間の区分の第２例を示し、
この区分は電圧制御による伝搬遅延が行われるゲートＧ
を具えている。このゲートの制御入力端子Ｇｃ　はディ
ジタル−アナログ変換器ＤＡＣに結合させる。不揮発正
メモリＮＶＭはＤＡＣに接続したラッチＬＨを満たす。
【００１６】図４は本発明による自己整列サンプリング
装置を具えているロジックアナライザＬＡの入力段を示
している。なお、同時にサンプルされるチャネルはｃｈ
０からｃｈ９５までの９６チャネルあり、自己整列サン
プリング装置ＳＡＳ０〜ＳＡＳ５が６個のＡＳＩＣ間に
分配され、即ち１つのＡＳＩＣ当り１６チャネルがサン
プリングされるものとする。可調整遅延線ＩＤＬ０〜Ｉ
ＤＬ５も設け、これらの各遅延線により８個のクロック
信号ＣＫ０　〜ＣＫ７を供給する。この場合には、６つ
のグループの入力信号ＩＧ０〜ＩＧ５があり、１つのシ
ステムクロック周期毎に各ＡＳＩＣにて８×１６＝１２
８個のサンプルが取出される。これがため、出力サンプ
ルは６グループＯＧ０〜ＯＧ５ある。従って、システム
クロック周期毎に６×８×１６＝７６８個のサンプルが
収集メモリ（図示せず）に供給される。プログラム算術
手段による校正プロシージャの実効中には可調整遅延線
の調整量を変更させる。基本遅延素子が種々のＡＳＩＣ
間にて大きなバラツキをも呈することがある。ロジック
アナライザの入力側では自己整列サンプリング装置ＳＡ
Ｓ０〜ＳＡＳ５をロジックアナライザの入力装置ＩＳに
結合させる。この入力装置はチャネルひずみをなくすた
めに各チャネル毎にプログラムし得る遅延線を内蔵して
いる。ロジックアナライザが上述した回路以外に、グル
ープＯＧ０〜ＯＧ５のデータ流に結合させる転換部検出
器、グリッチ検出器、ワード認識装置等の如き他の回路
を多数具えることは明らかである。ロジックアナライザ
の機能のさらに詳細な説明については、フルケ（Ｆｕｌ
ｋｅ）　及びフィリップス（Ｐｈｉｌｉｐｓ）　著によ
る　Ａｎ　ＡＢＣ　ｏｆ　ｌｏｇｉｃ　ａｎａｌｙｓｉ
ｓ”の第１〜３３頁を参照されたい。特にこの文献はデ
ータ流へのトリガリングの可能性の拡張について参考に
なる。
【図面の簡単な説明】
【図１】１Ａは本発明による自己整列サンプリング装置
の一例を示すブロック図である。１Ｂは本発明による自
己サンプリング装置の作動を説明用の時系列線図である
。
【図２】本発明による自己整列サンプリング装置の変形
例の一部を示すブロック図である。
【図３】３Ａは可調整遅延線の２つのクロックタップ点
間の細部の第１例を示すブロック図である。３Ｂは可調
整遅延線の２つのクロックタップ点間の細部の第２例を
示すブロック図である。
【図４】本発明による自己整列サンプリング装置を具え
ているロジックアナライザの入力段を示すブロック図で
ある。
【符号の説明】
１　　自己整列サンプリング装置 ２　　可調整遅延線 ＣＩ　　システムクロック信号受信用入力端子ＳＩ　　
ディジタル信号受信用入力端子ａ１，　　ａ２，−−−
，ａｎ＋１　タップ点ＳＣ　　サンプリング回路 ＳＦ０　，−−−，　ＳＦｎ　　　サンプリング　　デ
ータ　　フリップ　　フロップ ｅｑ　　等化器 ＥＱ０　，−−−，　ＥＱｎ　　　等化データ　　フリ
ップ　　フロップＡＭ　　データ収集メモリ ＭＰ　　マイクロプロセッサシステム ＡＰ　　プログラム算術手段 ａｄｊ　　調整手段 ＭＵＸ　　マルチプレクサ ｅｖ　　基本単位の遅延線 ＬＨ　　ラッチ ＮＶＭ　　不揮発性メモリ Ｇ　　ゲート ＤＡＣ　　ディジタル−アナログ変換器ＬＡ　　ロジッ
クアナライザ ｃｈ０　〜ｃｈ９５　　チャネル ＳＡＳ０〜ＳＡＳ５　　自己整列サンプリング装置ＩＤ
Ｌ０〜ＩＤＬ５　　可調整遅延線

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　システムクロック信号受信用のクロッ
    ク入力端子と、このクロック入力端子に結合され、且つ
    遅延されたクロック信号を取り出すタップ点を具えてい
    る可調整の遅延線と、システムクロック信号及び遅延ク
    ロック信号を受信するクロック入力端子及びサンプリン
    グすべき信号を受信するための少なくとも１つの信号入
    力端子も具えているサンプリング回路と、等間隔のサン
    プリング瞬時が得られるように前記遅延線を調整する調
    整手段と、この調整手段に対する調整信号を発生させる
    ためのプログラムされた算術手段とを具えており、信号
    をサンプリングするための自己整列サンプリング装置に
    おいて、前記サンプリングすべき信号がディジタル信号
    であり、前記サンプリング装置が前記ディジタル信号の
    サンプリング値を記憶するためのデータ収集メモリも具
    え、前記プログラム算術手段が、遅延線の初期状態から
    出発してシステムクロック信号を前記信号入力端子の１
    つに供給している間、システムクロック信号を前記遅延
    線の基本単位で表すと共に、この表現された基本遅延単
    位の遅延を遅延線におけるタップ点間に比例的に配分さ
    せるような調整信号を順次発生させるのにも適するよう
    にしたことを特徴とする自己整列サンプリング装置。
  2. 【請求項２】　　初期ゲートが各連続クロック信号間の
    １基本遅延素子であることを特徴とする請求項１の装置
    。
  3. 【請求項３】　　前記サンプリング回路がサンプリング
    データフリップフロップを具え、これらのフリップフロ
    ップが、サンプリングすべき信号を受信するための相互
    接続したデータ入力端子及びクロック信号受信用のクロ
    ック入力端子を有することを特徴とする請求項１又は２
    の装置。
  4. 【請求項４】　　前記サンプリングデータフリップフロ
    ップの出力端子をシステムクロックによるか、又はシス
    テムクロックから取り出したクロックによってクロック
    すべき等化器に結合させたことを特徴とする請求項３の
    装置。
  5. 【請求項５】　　前記等化器が等化データフリップフロ
    ップを具え、これらのフリップフロップのデータ入力端
    子を前記サンプリングデータフリップフロップの出力端
    子に接続したことを特徴とする請求項４の装置。
  6. 【請求項６】　　前記遅延線が追加のクロック信号タッ
    プ点を具え、前記サンプリング回路が追加のサンプリン
    グデータフリップフロップを具え、マルチプレクサを前
    記追加のサンプリングデータフリップフロップ及びその
    前のデータフリップフロップと、最終等化データフリッ
    プフロップとの間に接続し、前記プログラム算術手段を
    、前記遅延線の校正中にマルチプレクサを制御して、追
    加のサンプリングデータフリップフロップが等化器に接
    続されるようにも構成したことを特徴とする請求項５の
    装置。
  7. 【請求項７】　　クロック信号取り出しタップ点間の可
    調整遅延線を、直列接続のゲートとして構成し、この一
    連のゲートの出力端子をマルチプレクサの入力端子に接
    続し、該マルチプレクサの出力端子をクロック信号取り
    出しタップ点とし、前記マルチプレクサを前記プログラ
    ム算術手段により発生される信号により調整可能とした
    ことを特徴とする請求項１〜６のいずれかの装置。
  8. 【請求項８】　　クロック信号取り出しタップ点間の可
    調整遅延線を、遅延時間が電圧により制御され、しかも
    ディジタル−アナグロ変換器により制御されるゲートと
    し、前記プログラム算術手段がラッチを経てディジタル
    −アナグロ変換器用のディジタル調整信号を供給するの
    にも適するようにしたことを特徴とする請求項１〜６の
    いずれかに記載の装置。
  9. 【請求項９】　　遅延線の校正後、その遅延線の調整値
    を不揮発性メモリに記憶させることを特徴とする請求項
    １〜８のいずれかに記載の装置。
  10. 【請求項１０】　　ディジタル信号受信用の多数の入力
    チャネルを具えているロジックアナライザにおいて、該
    アナライザが前記請求項１〜９のいずれかに記載の自己
    整列サンプリング装置を具え、入力チャネルを自己整列
    サンプリング装置に結合させたことを特徴とするロジッ
    クアナライザ。
  11. 【請求項１１】　　各ＡＳＩＣが自己整列サンプリング
    装置を構成する多数のＡＳＩＣ間に入力チャネルグルー
    プを配分させたことを特徴とする請求項１０のロジック
    アナライザ。
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