JP2009264827A - ロジック信号測定装置 - Google Patents
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Abstract
【解決手段】繰り返しロジック入力信号を測定するロジック信号測定装置であって、遅延機能が付加され、所定の時間間隔で遅延時間がスィープされたサンプリングクロックを生成出力するPLL回路と、このPLL回路から生成出力されるサンプリングクロックの遅延時間毎に設けられ、これらサンプリングクロックでサンプリングされた測定データが遅延時間毎に格納される複数のメモリ区間を有するメモリと、これらメモリ区間に格納された測定データを読み出してサンプリングクロックの遅延時間に基づいてソートすることにより等価的にオーバーサンプリングを行うデータ処理部、とを備えたことを特徴とするもの。
【選択図】 図1
Description
繰り返しロジック入力信号を測定するロジック信号測定装置であって、
遅延機能が付加され、所定の時間間隔で遅延時間がスィープされたサンプリングクロックを生成出力するPLL回路と、
このPLL回路から生成出力されるサンプリングクロックの遅延時間毎に設けられ、これらサンプリングクロックでサンプリングされた測定データが遅延時間毎に格納される複数のメモリ区間を有するメモリと、
これらメモリ区間に格納された測定データを読み出してサンプリングクロックの遅延時間に基づいてソートすることにより等価的にオーバーサンプリングを行うデータ処理部、とを備えたことを特徴とする。
請求項1記載のロジック信号測定装置において、
前記サンプリングクロックを共用して、同時に複数のロジック入力信号を測定することを特徴とする。
請求項1または請求項2記載のロジック信号測定装置において、
前記PLL回路の遅延時間設定手段として、高分解能電流出力D/A変換器を用いることを特徴とする。
0)遅延時間0のサンプリングデータをメモリ41に格納
1)遅延時間100psのサンプリングデータをメモリ42に格納
・
・
n)遅延時間3900psのサンプリングデータをメモリ4nに格納
のように、100ps間隔で3900psまで遅延時間をスイープすることにより得たサンプリングデータ#0〜#39を、それぞれの遅延時間に対応したメモリ41〜4nに格納する。
2 位相比較器
3 電圧制御発振器
4 メモリ
5 D型フリップフロップ
6 被測定信号源
7 遅延素子
8 レジスタ
9 加算器
10 可変直流電流源
11 パラレル/シリアル(P/S)変換部
Claims (3)
- 繰り返しロジック入力信号を測定するロジック信号測定装置であって、
遅延機能が付加され、所定の時間間隔で遅延時間がスィープされたサンプリングクロックを生成出力するPLL回路と、
このPLL回路から生成出力されるサンプリングクロックの遅延時間毎に設けられ、これらサンプリングクロックでサンプリングされた測定データが遅延時間毎に格納される複数のメモリ区間を有するメモリと、
これらメモリ区間に格納された測定データを読み出してサンプリングクロックの遅延時間に基づいてソートすることにより等価的にオーバーサンプリングを行うデータ処理部、とを備えたことを特徴とするロジック信号測定装置。 - サンプリングクロックを共用して、同時に複数のロジック入力信号を測定することを特徴とする請求項1記載のロジック信号測定装置。
- 前記PLL回路の遅延時間設定手段として、高分解能電流出力D/A変換器を用いることを特徴とする請求項1または請求項2記載のロジック信号測定装置。
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---|---|---|---|---|
JPS55130232A (en) * | 1979-03-30 | 1980-10-08 | Yokogawa Hokushin Electric Corp | Ad conversion system for repetitive waveform |
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-
2008
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