JP3292986B2 - 信号分析装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、分析対象のアナロ
グ信号をディジタルデータに変換しディジタル信号に対
する演算処理を行い、分析対象信号の特性値を検出する
信号分析装置において、その動作速度を向上させるため
の技術に関する。
グ信号をディジタルデータに変換しディジタル信号に対
する演算処理を行い、分析対象信号の特性値を検出する
信号分析装置において、その動作速度を向上させるため
の技術に関する。
【０００２】
【従来の技術】アナログ信号の特性値を検出するため
に、従来より図６に示す信号分析装置１０が用いられて
いる。
に、従来より図６に示す信号分析装置１０が用いられて
いる。
【０００３】この信号分析装置１０は、入力される分析
対象のアナログ信号Ｓを、アナログ処理回路１１によっ
て周波数変換等の処理等を行って中間周波帯やベースバ
ンドに変換し、Ａ／Ｄ変換器１２に出力する。
対象のアナログ信号Ｓを、アナログ処理回路１１によっ
て周波数変換等の処理等を行って中間周波帯やベースバ
ンドに変換し、Ａ／Ｄ変換器１２に出力する。
【０００４】Ａ／Ｄ変換器１２は、アナログ処理回路１
１から出力される信号Ｓ′をクロック信号ＣＫｓに同期
してサンプリングしてディジタルデータＤに変換し、デ
ィジタル処理回路１３に出力する。
１から出力される信号Ｓ′をクロック信号ＣＫｓに同期
してサンプリングしてディジタルデータＤに変換し、デ
ィジタル処理回路１３に出力する。
【０００５】ディジタル処理回路１３は、Ａ／Ｄ変換器
１２から出力されるディジタルデータＤに対する演算処
理を行い、アナログ信号Ｓの特性値を検出する。
１２から出力されるディジタルデータＤに対する演算処
理を行い、アナログ信号Ｓの特性値を検出する。
【０００６】
【発明が解決しようとする課題】このように、分析対象
のアナログ信号をＡ／Ｄ変換器１２によってディジタル
データに変換して演算処理を行うことによってアナログ
信号の特性値を求める信号分析装置では、分析対象信号
Ｓの信号帯域が広い場合、その信号帯域の上限周波数に
応じてＡ／Ｄ変換器１２のサンプリング速度を高くする
必要がある。
のアナログ信号をＡ／Ｄ変換器１２によってディジタル
データに変換して演算処理を行うことによってアナログ
信号の特性値を求める信号分析装置では、分析対象信号
Ｓの信号帯域が広い場合、その信号帯域の上限周波数に
応じてＡ／Ｄ変換器１２のサンプリング速度を高くする
必要がある。
【０００７】例えば、Ｗ−ＣＤＭＡ等のディジタル変調
信号のように２０ＭＨｚ以上の帯域をもつアナログ信号
を高精度に分析するためには、Ａ／Ｄ変換器１２として
多数桁（例えば１６ビット）で最低でも４０ＭＨｚ以上
の動作速度をもつものを使用しなければならない。
信号のように２０ＭＨｚ以上の帯域をもつアナログ信号
を高精度に分析するためには、Ａ／Ｄ変換器１２として
多数桁（例えば１６ビット）で最低でも４０ＭＨｚ以上
の動作速度をもつものを使用しなければならない。
【０００８】これに対し、近年では６４ＭＨｚ以上の速
度で動作する多数桁のＡ／Ｄ変換器が実現されている
が、このような高速なＡ／Ｄ変換器１２の出力に対する
ディジタル演算処理をディジタル処理回路１３で同一速
度で行うことはたとえ高速なＤＳＰを用いたとして困難
であった。
度で動作する多数桁のＡ／Ｄ変換器が実現されている
が、このような高速なＡ／Ｄ変換器１２の出力に対する
ディジタル演算処理をディジタル処理回路１３で同一速
度で行うことはたとえ高速なＤＳＰを用いたとして困難
であった。
【０００９】このため、従来の信号分析装置では、ディ
ジタル変調信号のような広帯域な信号に対する高精度な
分析が十分に行えないという問題があった。
ジタル変調信号のような広帯域な信号に対する高精度な
分析が十分に行えないという問題があった。
【００１０】本発明は、この問題を解決し、ディジタル
変調信号のような広帯域な信号の分析を高精度に行える
信号分析装置を提供することを目的としている。
変調信号のような広帯域な信号の分析を高精度に行える
信号分析装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明の信号分析装置は、分析対象信号に対するア
ナログ信号処理を行うアナログ処理回路（２１）と、前
記アナログ処理回路の出力信号を所定周期のクロック信
号（ＣＫｓ）によってサンプリングしてディジタルデー
タに変換するＡ／Ｄ変換器（２２）と、前記クロック信
号を受け、それぞれが前記クロック信号のＮ分の１（Ｎ
は複数）の周期を有し、前記Ａ／Ｄ変換器が一つのディ
ジタルデータを出力している期間の中間のタイミングで
レベル変化し、該レベル変化のタイミングが互いに前記
クロック信号の１周期分ずつ順番にシフトされたＮ系列
の振分クロック信号（ＣＫ（１）〜ＣＫ（Ｎ））を出力
する分周器（２４）と、前記Ａ／Ｄ変換器から出力され
たディジタルデータを共通に受け、前記各振分クロック
信号の前記レベル変化タイミングでそれぞれラッチする
Ｎ個のラッチ回路（２５（１）〜２５（Ｎ）とを有し、
前記Ａ／Ｄ変換器から出力されたディジタルデータを、
Ｎ個の信号経路に振り分けて前記クロック信号のＮ分の
１のレートで並列に出力するデータ振分回路（２３）
と、前記振分クロック信号と同一周期で、特定の前記振
分クロック信号の前記レベル変化タイミングから前記ク
ロック信号の半周期だけ遅延したタイミングにレベル変
化する共通クロック信号（ＣＫｒ）を出力するクロック
発生器（２８）と、前記データ振分回路から並列に出力
されるディジタルデータ（Ｄ１〜ＤＮ）をそれぞれ受け
て、前記共通クロック信号の前記レベル変化タイミング
にラッチするＮ個のラッチ回路（２７（１）〜２７
（Ｎ））とを有し、前記データ振分回路から並列に出力
されるディジタルデータを、その並び順序と前記Ａ／Ｄ
変換器でサンプリングされた順序とが常に一定の関係と
なり、且つ互いに同一位相となるようにして前記共通ク
ロック信号とともに出力する位相合わせ回路（２６）
と、前記位相合わせ回路から同一位相で並列に出力され
るディジタルデータに対する演算処理を前記共通クロッ
ク信号に基づいて行い、前記分析対象信号の特性値を算
出するディジタル処理回路（３０）とを備えている。
に、本発明の信号分析装置は、分析対象信号に対するア
ナログ信号処理を行うアナログ処理回路（２１）と、前
記アナログ処理回路の出力信号を所定周期のクロック信
号（ＣＫｓ）によってサンプリングしてディジタルデー
タに変換するＡ／Ｄ変換器（２２）と、前記クロック信
号を受け、それぞれが前記クロック信号のＮ分の１（Ｎ
は複数）の周期を有し、前記Ａ／Ｄ変換器が一つのディ
ジタルデータを出力している期間の中間のタイミングで
レベル変化し、該レベル変化のタイミングが互いに前記
クロック信号の１周期分ずつ順番にシフトされたＮ系列
の振分クロック信号（ＣＫ（１）〜ＣＫ（Ｎ））を出力
する分周器（２４）と、前記Ａ／Ｄ変換器から出力され
たディジタルデータを共通に受け、前記各振分クロック
信号の前記レベル変化タイミングでそれぞれラッチする
Ｎ個のラッチ回路（２５（１）〜２５（Ｎ）とを有し、
前記Ａ／Ｄ変換器から出力されたディジタルデータを、
Ｎ個の信号経路に振り分けて前記クロック信号のＮ分の
１のレートで並列に出力するデータ振分回路（２３）
と、前記振分クロック信号と同一周期で、特定の前記振
分クロック信号の前記レベル変化タイミングから前記ク
ロック信号の半周期だけ遅延したタイミングにレベル変
化する共通クロック信号（ＣＫｒ）を出力するクロック
発生器（２８）と、前記データ振分回路から並列に出力
されるディジタルデータ（Ｄ１〜ＤＮ）をそれぞれ受け
て、前記共通クロック信号の前記レベル変化タイミング
にラッチするＮ個のラッチ回路（２７（１）〜２７
（Ｎ））とを有し、前記データ振分回路から並列に出力
されるディジタルデータを、その並び順序と前記Ａ／Ｄ
変換器でサンプリングされた順序とが常に一定の関係と
なり、且つ互いに同一位相となるようにして前記共通ク
ロック信号とともに出力する位相合わせ回路（２６）
と、前記位相合わせ回路から同一位相で並列に出力され
るディジタルデータに対する演算処理を前記共通クロッ
ク信号に基づいて行い、前記分析対象信号の特性値を算
出するディジタル処理回路（３０）とを備えている。
【００１２】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図１は、本発明の実施形態の信号分
析装置２０の構成を示している。
施形態を説明する。図１は、本発明の実施形態の信号分
析装置２０の構成を示している。
【００１３】この信号分析装置２０は、Ｗ−ＣＤＭＡ方
式のディジタル変調信号等を入力信号として入力端子２
０ａに入力してそのスペクトラム分析や変調分析を行う
ためのものである。
式のディジタル変調信号等を入力信号として入力端子２
０ａに入力してそのスペクトラム分析や変調分析を行う
ためのものである。
【００１４】アナログ処理回路２１は入力端子２０ａに
入力された信号を中間周波帯やベースバンドに周波数変
換し、このアナログ信号処理した信号Ｓ′をＡ／Ｄ変換
器２２に出力する。
入力された信号を中間周波帯やベースバンドに周波数変
換し、このアナログ信号処理した信号Ｓ′をＡ／Ｄ変換
器２２に出力する。
【００１５】なお、この周波数変換処理は入力信号の周
波数が高い場合には複数段行って、Ａ／Ｄ変換器２２の
動作速度に対応した周波数帯まで下げている。
波数が高い場合には複数段行って、Ａ／Ｄ変換器２２の
動作速度に対応した周波数帯まで下げている。
【００１６】Ａ／Ｄ変換器２２は、例えば６４ＭＨｚ動
作が可能な１６ビットのものであり、６４ＭＨｚのクロ
ック信号ＣＫｓの例えば立ち上がりに同期してアナログ
信号Ｓ′のサンプリング行い、各サンプリング値を１６
ビットのディジタルデータＤに変換してデータ振分回路
２３に順次出力する。
作が可能な１６ビットのものであり、６４ＭＨｚのクロ
ック信号ＣＫｓの例えば立ち上がりに同期してアナログ
信号Ｓ′のサンプリング行い、各サンプリング値を１６
ビットのディジタルデータＤに変換してデータ振分回路
２３に順次出力する。
【００１７】データ振分回路２３は、Ａ／Ｄ変換器２２
から出力されたディジタルデータＤをクロック信号ＣＫ
ｓに同期して複数Ｎ〔＝２ｎ（ｎ＝１、２、…）〕の信
号経路に振り分けてクロック信号ＣＫｓの周波数の１／
Ｎ（＝６４／Ｎ）ＭＨｚのレートで並列に出力する。
から出力されたディジタルデータＤをクロック信号ＣＫ
ｓに同期して複数Ｎ〔＝２ｎ（ｎ＝１、２、…）〕の信
号経路に振り分けてクロック信号ＣＫｓの周波数の１／
Ｎ（＝６４／Ｎ）ＭＨｚのレートで並列に出力する。
【００１８】このデータ振分回路２３は、分周器２４と
ラッチ回路２５（１）〜２５（Ｎ）によって構成されて
いる。
ラッチ回路２５（１）〜２５（Ｎ）によって構成されて
いる。
【００１９】分周器２４は、クロック信号ＣＫｓをＮ分
周し、クロック信号ＣＫｓの立ち下がりに同期し且つ互
いにクロック信号ＣＫｓの１周期分ずつ位相がシフトし
たＮ個の分周信号をラッチ回路２５（１）〜２５（Ｎ）
に対する振分クロック信号ＣＫ（１）〜ＣＫ（Ｎ）とし
て並列に出力する。
周し、クロック信号ＣＫｓの立ち下がりに同期し且つ互
いにクロック信号ＣＫｓの１周期分ずつ位相がシフトし
たＮ個の分周信号をラッチ回路２５（１）〜２５（Ｎ）
に対する振分クロック信号ＣＫ（１）〜ＣＫ（Ｎ）とし
て並列に出力する。
【００２０】例えばＮ＝４の場合、図２の（ａ）に示す
クロック信号ＣＫｓに対して、図２の（ｂ）〜（ｅ）の
ように、クロック信号ＣＫｓの立ち下がりに同期し、ク
ロック信号ＣＫｓの４倍の周期をもつ振分クロック信号
ＣＫ（１）〜ＣＫ（Ｎ）が、クロック信号ＣＫｓの１周
期Ｔｓずつ順番にシフトして出力される。
クロック信号ＣＫｓに対して、図２の（ｂ）〜（ｅ）の
ように、クロック信号ＣＫｓの立ち下がりに同期し、ク
ロック信号ＣＫｓの４倍の周期をもつ振分クロック信号
ＣＫ（１）〜ＣＫ（Ｎ）が、クロック信号ＣＫｓの１周
期Ｔｓずつ順番にシフトして出力される。
【００２１】各ラッチ回路２５（１）〜２５（Ｎ）は、
Ａ／Ｄ変換器２２から出力されるディジタルデータＤを
振分クロック信号ＣＫ（１）〜ＣＫ（Ｎ）の立ち上がり
タイミングにそれぞれラッチして、Ａ／Ｄ変換器２２の
データ出力レート（６４ＭＨｚ）の１／Ｎのレートでそ
れぞれ出力する。
Ａ／Ｄ変換器２２から出力されるディジタルデータＤを
振分クロック信号ＣＫ（１）〜ＣＫ（Ｎ）の立ち上がり
タイミングにそれぞれラッチして、Ａ／Ｄ変換器２２の
データ出力レート（６４ＭＨｚ）の１／Ｎのレートでそ
れぞれ出力する。
【００２２】なお、データ振分回路２３から並列出力さ
れるディジタルデータＤ１〜ＤＮの位相は、クロック信
号ＣＫｓの１周期ずつずれている。
れるディジタルデータＤ１〜ＤＮの位相は、クロック信
号ＣＫｓの１周期ずつずれている。
【００２３】データ振分回路２３から並列出力されるデ
ィジタルデータＤ１〜ＤＮは、位相合わせ回路２６に出
力される。
ィジタルデータＤ１〜ＤＮは、位相合わせ回路２６に出
力される。
【００２４】位相合わせ回路２６は、クロック信号ＣＫ
ｓの１／Ｎの周波数の共通クロック信号ＣＫｒによっ
て、データ振分回路２３から位相差のある状態で並列に
入力されるディジタルデータを、その並び順序とＡ／Ｄ
変換器２２でサンプリングされた順序とが常に一定の関
係となるタイミングでラッチし、そのラッチしたディジ
タルデータを同一位相で共通クロック信号ＣＫｒととも
に出力する。
ｓの１／Ｎの周波数の共通クロック信号ＣＫｒによっ
て、データ振分回路２３から位相差のある状態で並列に
入力されるディジタルデータを、その並び順序とＡ／Ｄ
変換器２２でサンプリングされた順序とが常に一定の関
係となるタイミングでラッチし、そのラッチしたディジ
タルデータを同一位相で共通クロック信号ＣＫｒととも
に出力する。
【００２５】即ち、データ振分回路２３からのディジタ
ルデータＤ１〜ＤＮをそれぞれラッチ回路２７（１）〜
２７（Ｎ）で受けて、これらのラッチ回路２７（１）〜
２７（Ｎ）にクロック発生器２８から共通クロック信号
ＣＫｒを与える。
ルデータＤ１〜ＤＮをそれぞれラッチ回路２７（１）〜
２７（Ｎ）で受けて、これらのラッチ回路２７（１）〜
２７（Ｎ）にクロック発生器２８から共通クロック信号
ＣＫｒを与える。
【００２６】ここで、クロック発生器２８は、Ｎ個の振
分クロック信号ＣＫ（１）〜ＣＫ（Ｎ）のうちの特定の
振分クロック信号の立ち上がりタイミングからＴｓ／２
だけ遅延して立ち上がる共通クロック信号ＣＫｒを出力
する。
分クロック信号ＣＫ（１）〜ＣＫ（Ｎ）のうちの特定の
振分クロック信号の立ち上がりタイミングからＴｓ／２
だけ遅延して立ち上がる共通クロック信号ＣＫｒを出力
する。
【００２７】例えば図３の（ａ）のような遅延素子２９
ａや図３の（ｂ）のようなラッチ回路２９ｂを用いて、
図２の（ｆ）のように、データ振分回路２３のＮ番目
（この場合４番目）の振分クロック信号ＣＫ（Ｎ）をク
ロック信号ＣＫｓの１／２周期（Ｔｓ／２）だけ遅延さ
せて共通クロック信号ＣＫｒを発生する。
ａや図３の（ｂ）のようなラッチ回路２９ｂを用いて、
図２の（ｆ）のように、データ振分回路２３のＮ番目
（この場合４番目）の振分クロック信号ＣＫ（Ｎ）をク
ロック信号ＣＫｓの１／２周期（Ｔｓ／２）だけ遅延さ
せて共通クロック信号ＣＫｒを発生する。
【００２８】この場合、共通クロック信号ＣＫｒが立ち
上がるタイミングには、その直前にデータ振分回路２３
から並列出力されているＮ個のディジタルデータのう
ち、Ａ／Ｄ変換器２２でサンプリングされたタイミング
が最も古いデータがラッチ回路２７（１）にラッチさ
れ、２番目に古いデータがラッチ回路２７（２）にラッ
チされ、３番目に古いデータがラッチ回路２７（３）に
ラッチされるというように、サンプリングされたタイミ
ングが古いデータからラッチ回路２７（１）〜２７
（Ｎ）の順に並ぶようにして同時にラッチされ、同一位
相で並列出力されることになる。
上がるタイミングには、その直前にデータ振分回路２３
から並列出力されているＮ個のディジタルデータのう
ち、Ａ／Ｄ変換器２２でサンプリングされたタイミング
が最も古いデータがラッチ回路２７（１）にラッチさ
れ、２番目に古いデータがラッチ回路２７（２）にラッ
チされ、３番目に古いデータがラッチ回路２７（３）に
ラッチされるというように、サンプリングされたタイミ
ングが古いデータからラッチ回路２７（１）〜２７
（Ｎ）の順に並ぶようにして同時にラッチされ、同一位
相で並列出力されることになる。
【００２９】なお、この共通クロック信号ＣＫｒは、前
記したように振分クロック信号ＣＫ（Ｎ）からＴｓ／２
だけ遅延したものだけでなく、他の振分クロック信号Ｃ
Ｋ（１）〜ＣＫ（Ｎ−１）のなかのいずれか１つの振分
クロック信号からＴｓ／２だけ遅延したものであっても
よい。
記したように振分クロック信号ＣＫ（Ｎ）からＴｓ／２
だけ遅延したものだけでなく、他の振分クロック信号Ｃ
Ｋ（１）〜ＣＫ（Ｎ−１）のなかのいずれか１つの振分
クロック信号からＴｓ／２だけ遅延したものであっても
よい。
【００３０】このようにして位相が合わせられたディジ
タルデータは、共通クロック信号ＣＫｒとともにディジ
タル処理回路３０に並列入力される。
タルデータは、共通クロック信号ＣＫｒとともにディジ
タル処理回路３０に並列入力される。
【００３１】ディジタル処理回路３０は ディジタルフ
ィルタやＤＳＰ等を含んでおり、位相合わせ回路２６か
ら並列入力されるディジタルデータに対する所定の演算
処理を共通クロック信号ＣＫｒに基づいて行い、入力信
号Ｓの特性値を検出する。
ィルタやＤＳＰ等を含んでおり、位相合わせ回路２６か
ら並列入力されるディジタルデータに対する所定の演算
処理を共通クロック信号ＣＫｒに基づいて行い、入力信
号Ｓの特性値を検出する。
【００３２】ここで、ディジタル処理回路３０に並列入
力されるディジタルデータは、前記したように互いに位
相が一致し且つその並び順とサンプリング順との関係が
常に変わらない状態で入力されるので、ディジタル処理
回路３０は、この並列入力されるディジタルデータに対
する時系列の処理を毎回同一手順で繰り返すことがで
き、高速な演算処理が行える。
力されるディジタルデータは、前記したように互いに位
相が一致し且つその並び順とサンプリング順との関係が
常に変わらない状態で入力されるので、ディジタル処理
回路３０は、この並列入力されるディジタルデータに対
する時系列の処理を毎回同一手順で繰り返すことがで
き、高速な演算処理が行える。
【００３３】このディジタル処理回路３０によって算出
された特性値はメモリ３１に一旦記憶され、ＣＰＵ等を
含む制御装置３２によって読み出されて、表示器、プリ
ンタあるいは通信装置等の出力装置３３に出力される。
された特性値はメモリ３１に一旦記憶され、ＣＰＵ等を
含む制御装置３２によって読み出されて、表示器、プリ
ンタあるいは通信装置等の出力装置３３に出力される。
【００３４】次に、この信号分析装置２０の動作をＮが
４の場合について説明する。入力信号Ｓがアナログ処理
回路２１によって中間周波帯やベースバンドに変換さ
れ、その出力ｓ′がＡ／Ｄ変換器２２に入力されると、
図４の（ａ）に示す６４ＭＨｚのクロック信号ＣＫｓの
立ち上がりにサンプリングされ、図４の（ｂ）のよう
に、Ｄ１、Ｄ２、Ｄ３、…の順にディジタルデータに変
換されて出力される。
４の場合について説明する。入力信号Ｓがアナログ処理
回路２１によって中間周波帯やベースバンドに変換さ
れ、その出力ｓ′がＡ／Ｄ変換器２２に入力されると、
図４の（ａ）に示す６４ＭＨｚのクロック信号ＣＫｓの
立ち上がりにサンプリングされ、図４の（ｂ）のよう
に、Ｄ１、Ｄ２、Ｄ３、…の順にディジタルデータに変
換されて出力される。
【００３５】Ａ／Ｄ変換器２２から出力されるディジタ
ルデータＤ１、Ｄ２、Ｄ３、…は、データ振分回路２３
によって４つの信号経路に振り分けられ、それぞれ６４
／４ＭＨｚのレートで並列に出力される。
ルデータＤ１、Ｄ２、Ｄ３、…は、データ振分回路２３
によって４つの信号経路に振り分けられ、それぞれ６４
／４ＭＨｚのレートで並列に出力される。
【００３６】即ち、図４の（ｃ）〜（ｆ）に示すよう
に、クロック信号ＣＫｓの１周期分ずつ遅延するように
発生した振分クロック信号ＣＫ（１）〜ＣＫ（４）によ
って、Ａ／Ｄ変換器２２から出力されるディジタルデー
タがラッチされる。
に、クロック信号ＣＫｓの１周期分ずつ遅延するように
発生した振分クロック信号ＣＫ（１）〜ＣＫ（４）によ
って、Ａ／Ｄ変換器２２から出力されるディジタルデー
タがラッチされる。
【００３７】このため、図４の（ｇ）〜（ｊ）のよう
に、ラッチ回路２５（１）からはディジタルデータＤ
１、Ｄ５、Ｄ９、…が出力され、ラッチ回路２５（２）
からはディジタルデータＤ２、Ｄ６、Ｄ１０、…が出力
され、ラッチ回路２５（３）からはディジタルデータＤ
３、Ｄ７、Ｄ１１、…が出力され、ラッチ回路２５
（４）からはディジタルデータＤ４、Ｄ８、Ｄ１２、…
が出力される。
に、ラッチ回路２５（１）からはディジタルデータＤ
１、Ｄ５、Ｄ９、…が出力され、ラッチ回路２５（２）
からはディジタルデータＤ２、Ｄ６、Ｄ１０、…が出力
され、ラッチ回路２５（３）からはディジタルデータＤ
３、Ｄ７、Ｄ１１、…が出力され、ラッチ回路２５
（４）からはディジタルデータＤ４、Ｄ８、Ｄ１２、…
が出力される。
【００３８】このディジタルデータを受けた位相合わせ
回路２６は、図４の（ｋ）のように、クロック信号ＣＫ
（４）をＴｓ／２だけ遅延した共通クロック信号ＣＫｒ
をラッチ回路２７（１）〜２７（４）に出力する。
回路２６は、図４の（ｋ）のように、クロック信号ＣＫ
（４）をＴｓ／２だけ遅延した共通クロック信号ＣＫｒ
をラッチ回路２７（１）〜２７（４）に出力する。
【００３９】このため、Ａ／Ｄ変換器２２から連続して
出力された４つのディジタルデータＤ１〜Ｄ４が、図４
の（ｌ）〜（ｏ）のように、ラッチ回路２７（１）〜２
７（４）に同時に記憶される。
出力された４つのディジタルデータＤ１〜Ｄ４が、図４
の（ｌ）〜（ｏ）のように、ラッチ回路２７（１）〜２
７（４）に同時に記憶される。
【００４０】この４つのデータＤ１〜Ｄ４は、共通クロ
ック信号ＣＫｒとともにディジタル処理回路３０へ入力
される。ディジタル処理回路３０は、ラッチ回路２７
（１）〜２７（４）から出力された４つのデータＤ１〜
Ｄ４に対して、その並び順（ラッチ回路２７（１）〜２
７（４）の順）にデータが新しくなっているものとし、
この４つのデータに対する各種の演算処理を行う。
ック信号ＣＫｒとともにディジタル処理回路３０へ入力
される。ディジタル処理回路３０は、ラッチ回路２７
（１）〜２７（４）から出力された４つのデータＤ１〜
Ｄ４に対して、その並び順（ラッチ回路２７（１）〜２
７（４）の順）にデータが新しくなっているものとし、
この４つのデータに対する各種の演算処理を行う。
【００４１】以下同様にして、位相合わせ回路２６から
は、その並び順とサンプリング順の関係が一定な状態で
４つのディジタルデータが同一位相で並列出力され、こ
のディジタルデータに対する演算処理がディジタル処理
回路３０によって繰り返し行われて入力信号Ｓの特性値
が求められ、その特性値が制御装置３２によって出力装
置３３に出力される。
は、その並び順とサンプリング順の関係が一定な状態で
４つのディジタルデータが同一位相で並列出力され、こ
のディジタルデータに対する演算処理がディジタル処理
回路３０によって繰り返し行われて入力信号Ｓの特性値
が求められ、その特性値が制御装置３２によって出力装
置３３に出力される。
【００４２】このように、実施形態の信号分析装置２０
では、Ａ／Ｄ変換器２２から出力されるディジタルデー
タを、データ振分回路２３によって複数Ｎの信号経路に
振り分けてＡ／Ｄ変換器２２のクロック信号ＣＫｓのＮ
分の１のレートで位相合わせ回路２６に並列出力し、位
相合わせ回路２６では、クロック信号ＣＫｓのＮ分の１
の周波数の共通クロック信号ＣＫｒによって、並列入力
されたデータを、その並び順とサンプリング順との関係
が常に一定となるタイミングでラッチし、ラッチしたデ
ィジタルデータを共通クロック信号ＣＫｒとともにディ
ジタル処理回路３０に出力し、この並列のディジタルデ
ータに対する演算処理を共通クロック信号ＣＫｒに基づ
いて行うようにしている。
では、Ａ／Ｄ変換器２２から出力されるディジタルデー
タを、データ振分回路２３によって複数Ｎの信号経路に
振り分けてＡ／Ｄ変換器２２のクロック信号ＣＫｓのＮ
分の１のレートで位相合わせ回路２６に並列出力し、位
相合わせ回路２６では、クロック信号ＣＫｓのＮ分の１
の周波数の共通クロック信号ＣＫｒによって、並列入力
されたデータを、その並び順とサンプリング順との関係
が常に一定となるタイミングでラッチし、ラッチしたデ
ィジタルデータを共通クロック信号ＣＫｒとともにディ
ジタル処理回路３０に出力し、この並列のディジタルデ
ータに対する演算処理を共通クロック信号ＣＫｒに基づ
いて行うようにしている。
【００４３】このため、ディジタル処理回路３０をＡ／
Ｄ変換器２２より遅い速度で動作させることができ、デ
ィジタル変調信号のように帯域の広い信号に対する信号
分析を高精度に行うことができる。
Ｄ変換器２２より遅い速度で動作させることができ、デ
ィジタル変調信号のように帯域の広い信号に対する信号
分析を高精度に行うことができる。
【００４４】なお、ここではＮが４の場合について説明
したが、Ｎは２ｎ（ｎ＝１、２、…）で表される任意の
数でよく、例えばディジタル処理回路３０が３２ＭＨｚ
まで動作し、しかも、内部で直交演算処理等を行う場合
にはＮを２にして、２経路に分けたディジタルデータを
直交演算の２つの入力成分にすることができ、好都合で
ある。
したが、Ｎは２ｎ（ｎ＝１、２、…）で表される任意の
数でよく、例えばディジタル処理回路３０が３２ＭＨｚ
まで動作し、しかも、内部で直交演算処理等を行う場合
にはＮを２にして、２経路に分けたディジタルデータを
直交演算の２つの入力成分にすることができ、好都合で
ある。
【００４５】この場合、図５の（ａ）のクロック信号Ｃ
Ｋｓに同期して図５の（ｂ）のようにＡ／Ｄ変換器２２
から出力されるディジタルデータＤ１、Ｄ２、…は、図
５の（ｃ）、（ｄ）の振分クロック信号ＣＫ（１）、Ｃ
Ｋ（２）によって、図５の（ｅ）、（ｆ）のようにクロ
ック信号ＣＫｓの１／２のレートに変換されて位相合わ
せ回路２６へ出力され、図５の（ｇ）のように、振分ク
ロック信号ＣＫ（２）よりＴｓ／２だけ遅延された共通
クロック信号ＣＫｒによって、その並び順とサンプリン
グ順とが常に一定の関係（常にラッチ回路２７側が古い
データ）となるようにラッチ回路２７（１）、２７
（２）にラッチされて同一位相でディジタル処理回路３
０に並列出力される。
Ｋｓに同期して図５の（ｂ）のようにＡ／Ｄ変換器２２
から出力されるディジタルデータＤ１、Ｄ２、…は、図
５の（ｃ）、（ｄ）の振分クロック信号ＣＫ（１）、Ｃ
Ｋ（２）によって、図５の（ｅ）、（ｆ）のようにクロ
ック信号ＣＫｓの１／２のレートに変換されて位相合わ
せ回路２６へ出力され、図５の（ｇ）のように、振分ク
ロック信号ＣＫ（２）よりＴｓ／２だけ遅延された共通
クロック信号ＣＫｒによって、その並び順とサンプリン
グ順とが常に一定の関係（常にラッチ回路２７側が古い
データ）となるようにラッチ回路２７（１）、２７
（２）にラッチされて同一位相でディジタル処理回路３
０に並列出力される。
【００４６】ディジタル処理回路３０では、ラッチ回路
２７（１）、２７（２）から同一位相で並列に入力され
るディジタルデータを２つの成分とする直交演算処理等
を含む処理を行い、入力信号Ｓの特性値を算出する。
２７（１）、２７（２）から同一位相で並列に入力され
るディジタルデータを２つの成分とする直交演算処理等
を含む処理を行い、入力信号Ｓの特性値を算出する。
【００４７】
【発明の効果】以上説明したように、本発明の信号分析
装置は、Ａ／Ｄ変換器から出力されるディジタルデータ
を、データ振分回路によって複数の信号経路に振り分け
て、Ａ／Ｄ変換器のクロック信号の複数分の１のレート
で位相合わせ回路に並列出力し、位相合わせ回路では、
クロック信号の複数分の１の周波数の共通クロック信号
によって、この並列入力されたデータを、その並び順と
サンプリング順との関係が常に一定となるタイミングで
ラッチし、ラッチしたディジタルデータを共通クロック
信号とともにディジタル処理回路に出力し、この並列の
ディジタルデータに対する演算処理を共通クロック信号
に基づいて行うようにしている。
装置は、Ａ／Ｄ変換器から出力されるディジタルデータ
を、データ振分回路によって複数の信号経路に振り分け
て、Ａ／Ｄ変換器のクロック信号の複数分の１のレート
で位相合わせ回路に並列出力し、位相合わせ回路では、
クロック信号の複数分の１の周波数の共通クロック信号
によって、この並列入力されたデータを、その並び順と
サンプリング順との関係が常に一定となるタイミングで
ラッチし、ラッチしたディジタルデータを共通クロック
信号とともにディジタル処理回路に出力し、この並列の
ディジタルデータに対する演算処理を共通クロック信号
に基づいて行うようにしている。
【００４８】このため、ディジタル処理回路をＡ／Ｄ変
換器より遅い速度で動作させることができ、ディジタル
変調信号のように帯域の広い信号に対する信号分析を高
精度に行うことができる。
換器より遅い速度で動作させることができ、ディジタル
変調信号のように帯域の広い信号に対する信号分析を高
精度に行うことができる。
【図１】本発明の実施形態の構成を示すブロック図
【図２】実施形態の要部の動作を説明するためのタイミ
ング図
ング図
【図３】実施形態の要部回路図
【図４】実施形態の動作を説明するためのタイミング図
【図５】実施形態の他の動作を説明するためのタイミン
グ図
グ図
【図６】従来装置の構成を示すブロック図
２０ 信号分析装置 ２１ アナログ処理回路 ２２ Ａ／Ｄ変換器 ２３ データ振分回路 ２４ 分周器 ２５（１）〜２５（Ｎ） ラッチ回路 ２６ 位相合わせ回路 ２７（１）〜２７（Ｎ） ラッチ回路 ２８ クロック発生器 ３０ ディジタル処理回路 ３１ メモリ ３２ 制御装置 ３３ 出力装置
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H04L 13/10 H03M 9/00
Claims (1)
- 【請求項１】分析対象信号に対するアナログ信号処理を
行うアナログ処理回路（２１）と、 前記アナログ処理回路の出力信号を所定周期のクロック
信号（ＣＫｓ）によってサンプリングしてディジタルデ
ータに変換するＡ／Ｄ変換器（２２）と、前記クロック信号を受け、それぞれが前記クロック信号
のＮ分の１（Ｎは複数）の周期を有し、前記Ａ／Ｄ変換
器が一つのディジタルデータを出力している期間の中間
のタイミングでレベル変化し、該レベル変化のタイミン
グが互いに前記クロック信号の１周期分ずつ順番にシフ
トされたＮ系列の振分クロック信号（ＣＫ（１）〜ＣＫ
（Ｎ））を出力する分周器（２４）と、前記Ａ／Ｄ変換
器から出力されたディジタルデータを共通に受け、前記
各振分クロック信号の前記レベル変化タイミングでそれ
ぞれラッチするＮ個のラッチ回路（２５（１）〜２５
（Ｎ）とを有し、 前記Ａ／Ｄ変換器から出力されたディ
ジタルデータを、Ｎ個の信号経路に振り分けて前記クロ
ック信号のＮ分の１のレートで並列に出力するデータ振
分回路（２３）と、前記振分クロック信号と同一周期で、特定の前記振分ク
ロック信号の前記レベル変化タイミングから前記クロッ
ク信号の半周期だけ遅延したタイミングにレベル変化す
る共通クロック信号（ＣＫｒ）を出力するクロック発生
器（２８）と、前記データ振分回路から並列に出力され
るディジタルデータ（Ｄ１〜ＤＮ）をそれぞれ受けて、
前記共通クロック信号の前記レベル変化タイミングにラ
ッチするＮ個のラッチ回路（２７（１）〜２７（Ｎ））
とを有し、 前記データ振分回路から並列に出力されるデ
ィジタルデータを、その並び順序と前記Ａ／Ｄ変換器で
サンプリングされた順序とが常に一定の関係となり、且
つ互いに同一位相となるようにして前記共通クロック信
号とともに出力する位相合わせ回路（２６）と、 前記位相合わせ回路から同一位相で並列に出力されるデ
ィジタルデータに対する演算処理を前記共通クロック信
号に基づいて行い、前記分析対象信号の特性値を算出す
るディジタル処理回路（３０）とを備えた信号分析装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32852699A JP3292986B2 (ja) | 1999-11-18 | 1999-11-18 | 信号分析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32852699A JP3292986B2 (ja) | 1999-11-18 | 1999-11-18 | 信号分析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148629A JP2001148629A (ja) | 2001-05-29 |
| JP3292986B2 true JP3292986B2 (ja) | 2002-06-17 |
Family
ID=18211282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32852699A Expired - Fee Related JP3292986B2 (ja) | 1999-11-18 | 1999-11-18 | 信号分析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3292986B2 (ja) |
-
1999
- 1999-11-18 JP JP32852699A patent/JP3292986B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001148629A (ja) | 2001-05-29 |
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