CN116032252A - 一种数模接口时序控制电路 - Google Patents

Abstract

本申请公开了一种数模接口时序控制电路，包括：时钟发生器，时钟树，延迟处理模块，第一触发器及第二触发器。本方案基于延迟处理模块对时钟发生器生成的初始时钟信号进行了延迟，保障了用于存储输入数据的第一触发器的时钟信号与用于输出数据的第二触发器的时钟信号同步，避免了由于数模接口时序问题，导致数字端的输出数据与模拟端的输入数据不一致。

Description

一种数模接口时序控制电路

技术领域

本申请涉及电子电路技术领域，尤其涉及一种数模接口时序控制电路。

背景技术

随着集成电路技术的发展，数模混合电路的应用越来越广泛，而在数模混合电路的设计中，时钟信号是数据传输的基准，时钟同步对电路的功能和性能起着决定性的作用。

目前，在数模混合电路中，主要通过优化时钟树结构，优化时钟树综合等，来减小时钟信号到达数字端的延时，以提高时钟同步性能，但是无论采用哪一种方式，其实现电路都较为复杂。

发明内容

有鉴于此，本申请提供一种数模接口时序控制电路，其具体方案如下：

一种数模接口时序控制电路，包括：

时钟发生器，用于生成高速时钟信号及初始时钟信号；

时钟树，与所述时钟发生器连接，用于获得所述时钟发生器生成的所述初始时钟信号，基于所述初始时钟信号获得实际时钟信号；

延迟处理模块，与所述时钟发生器及所述时钟树相连，用于获得所述高速时钟信号、初始时钟信号及实际时钟信号，基于所述高速时钟信号对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号；

第一触发器，与所述延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及所述延迟时钟信号，基于所述延迟时钟信号存储所述输入数据，获得第一输出信号；

第二触发器，与所述第一触发器及所述时钟树连接，用于获得所述第一输出信号及所述实际时钟信号，基于所述实际时钟信号存储所述第一输出信号，获得第二输出信号。

进一步的，

所述高速时钟信号的频率是所述初始时钟信号的频率的倍数。

进一步的，所述延迟处理模块，包括：

第一采样器，与所述时钟树及所述时钟发生器连接，用于获得所述实际时钟信号及所述高速时钟信号，通过所述高速时钟信号对所述实际时钟信号进行采样，获得第一采样结果；

第二采样器，与所述时钟发生器连接，用于获得所述高速时钟信号及初始时钟信号，通过所述高速时钟信号对所述初始时钟信号进行采样，获得第二采样结果；

比较器，与所述第一采样器及第二采样器连接，用于获得第一采样结果及第二采样结果，基于所述第一采样结果及第二采样结果获得在所述初始时钟信号的一个周期内，所述第一采样器的第一采样个数与所述第二采样器的第二采样个数的差值；

延迟调节模块，与所述比较器及时钟发生器连接，获得所述比较器输出的差值，基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号。

进一步的，所述第一采样器分别与所述时钟树及所述时钟发生器连接，包括：

所述第一采样器的输入端与所述时钟树的输出端连接，所述第一采样器的控制端与所述时钟发生器的第一输出端连接，所述第一采样器的输出端与所述比较器的第一输入端连接；

其中，所述时钟发生器的第一输出端用于输出高速时钟信号，所述时钟发生器的第二输出端用于输出初始时钟信号。

进一步的，所述第二采样器与所述时钟发生器连接，包括：

所述第二采样器的输入端与所述时钟发生器的第二输出端连接，所述第二采样器的控制端与所述时钟发生器的第一输出端连接，所述第二采样器的输出端与所述比较器的第二输入端连接。

进一步的，所述延迟调节模块基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号，包括：

所述延迟调节模块基于所述高速时钟信号的周期乘以所述差值获得延迟时间，基于所述延迟时间调整所述初始时钟信号获得与所述实际时钟信号同步的延迟时钟信号。

进一步的，所述延迟调节模块包括：多个触发器及数据选择器，其中，所述多个触发器至少包括：第三触发器，第四触发器及第五触发器；

所述第三触发器的数据端与所述时钟发生器的第二输出端连接，所述第三触发器的输出端与所述第四触发器的数据端连接，所述第四触发器的输出端与所述第五触发器的数据端连接；

所述第三触发器、第四触发器及第五触发器的时钟端分别连接所述时钟发生器的第一输出端；

所述数据选择器的输入端与所述多个触发器中每个触发器的输出端连接，所述数据选择器的控制器与所述比较器的输出端连接；

所述数据选择器用于基于所述比较器输出的差值从所述多个触发器中选择一个触发器，将选择的所述触发器的输出信号作为所述延迟时钟信号。

进一步的，所述第一触发器与所述延迟处理模块及外接电路连接，包括：

所述第一触发器的数据端与外接电路连接，所述第一触发器的时钟端与所述延迟处理模块的输出端连接，所述第一触发器的输出端与所述第二触发器的数据端连接。

进一步的，所述第二触发器与所述第一触发器及所述时钟树连接，包括：

所述第二触发器的数据端与所述第一触发器的输出端连接，所述第二触发器的时钟端与所述时钟树的输出端连接，所述第二触发器的输出端与其他外接电路连接。

进一步的，

所述第一触发器为第一D触发器；

所述第二触发器为第二D触发器。

从上述技术方案可以看出，本申请公开的数模接口时序控制电路，包括：时钟发生器，用于生成高速时钟信号及初始时钟信号；时钟树，与时钟发生器连接，用于获得时钟发生器生成的初始时钟信号，基于初始时钟信号获得实际时钟信号；延迟处理模块，分别与时钟发生器及时钟树相连，用于获得高速时钟信号、初始时钟信号及实际时钟信号，基于高速时钟信号对初始时钟信号进行延迟调节，获得与实际时钟信号同步的延迟时钟信号；第一触发器，与延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及延迟时钟信号，基于延迟时钟信号存储输入数据，获得第一输出信号；第二触发器，与第一触发器及时钟树连接，用于获得第一输出信号及实际时钟信号，基于实际时钟信号存储第一输出信号，获得第二输出信号。本方案基于延迟处理模块对时钟发生器生成的初始时钟信号进行了延迟，保障了用于存储输入数据的第一触发器的时钟信号与用于输出数据的第二触发器的时钟信号同步，避免了由于数模接口时序问题，导致数字端的输出数据与模拟端的输入数据不一致。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例公开的一种数模接口时序控制电路的电路结构图；

图2为本申请实施例公开的一种数模接口时序控制电路的信号流转示意图；

图3为本申请实施例公开的一种延迟处理模块的电路结构图；

图4为本申请实施例公开的一种延迟处理模块的信号流转示意图；

图5为本申请实施例公开的一种延迟调节模块的电路结构图；

图6为本申请实施例公开的一种延迟调节模块的信号流转示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请公开了一种数模接口时序控制电路，其电路结构图如图1所示，包括：

时钟发生器11，时钟树12，延迟处理模块13，第一触发器14及第二触发器15。

其中，时钟发生器11用于生成高速时钟信号及初始时钟信号；

时钟树12与时钟发生器连接，用于获得时钟发生器生成的初始时钟信号，基于初始时钟信号获得实际时钟信号；

延迟处理模块13与时钟发生器及时钟树相连，用于获得高速时钟信号、初始时钟信号及实际时钟信号，基于高速时钟信号对初始时钟信号进行延迟调节，获得与实际时钟信号同步的延迟时钟信号；

第一触发器14与延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及延迟时钟信号，基于延迟时钟信号存储输入数据，获得第一输出信号；

第二触发器15与第一触发器及时钟树连接，用于获得第一输出信号及实际时钟信号，基于实际时钟信号存储第一输出信号，获得第二输出信号。

本实施例公开的数模接口时序电路的信号流转示意图如图2所示。为了解决数模接口时序控制问题，保证数据传输时数字端输出的数据与模拟端输入的数据一致，本方案公开一种数模接口时序控制电路，能够保障模拟端的时钟信号与数字端的时钟信号保持同步，以达到数据传输时数字端输出的数据与模拟端输入的数据一致的目的。

本实施例公开的数模接口时序控制电路包括：时钟发生器、时钟树、延迟处理模块、第一触发器及第二触发器，其中，时钟发生器、延迟处理模块及第一触发器位于模拟端，时钟树及第二触发器位于数字端，信号从第一触发器输入，此时位于模拟端，第一触发器输出的数据进入第二触发器，则到达了数字端。

具体的，时钟发生器是用来产生时钟信号的器件，其能够生成高速时钟信号Clk_h及初始时钟信号Clk_g，并通过不同的输出端将生成的信号输出，如：通过第一输出端输出高速时钟信号Clk_h，通过第二输出端输出初始时钟信号Clk_g。

其中，高速时钟信号Clk_h的频率可以为初始时钟信号Clk_g的频率的倍数，而其倍数的数值则可基于实际应用需求来设定。

时钟树的输入端与时钟发生器的第二输出端连接，时钟树的输出端与第二触发器连接。

时钟树是由多个缓冲单元平衡搭建的网状结构，其用于将时钟信号传输至数字端的各部分，以使得电路能够同步运行。本方案中时钟树能够获得时钟发生器的第二输出端输出的初始时钟信号Clk_g，并输出实际时钟信号Clk_t至第二触发器。

时钟发生器输出的初始时钟信号通过时钟树到达数字端时会出现延时，因此，时钟树获得的初始时钟信号Clk_g通过时钟树后出现延时，则时钟树输出的就是相对于初始时钟信号Clk_g经过延时后的实际时钟信号Clk_t，则数字端的第二触发器获得的实际时钟信号Clk_t就是延时后的时钟信号。

延迟处理模块具有三个输入端及一个输出端，三个输入端分别与时钟发生器的两个输出端及时钟树的输出端连接，即：延迟处理模块的第一输入端与时钟发生器的第一输出端连接，用于获得时钟发生器输出的高速时钟信号Clk_h，延迟处理模块的第二输入端与时钟发生器的第二输出端连接，用于获得时钟发生器输出的初始时钟信号Clk_g，延迟处理模块的第三输入端与时钟树的输出端连接，用于获得时钟树输出的实际时钟信号Clk_t；

延迟处理模块的输出端与第一触发器连接，用于将延迟处理模块的输出结果传输至第一触发器。

延迟处理模块能够获得高速时钟信号Clk_h、初始时钟信号Clk_g以及实际时钟信号Clk_t，并基于高速时钟信号Clk_h及实际时钟信号Clk_t对初始时钟信号Clk_g进行调节，以获得延迟时钟信号Clk_d，基于对初始时钟信号Clk_g的调节使得延迟时钟信号Clk_d与实际时钟信号Clk_t保持同步。

第一触发器能够获得外接电路输入的输入数据D1，还能够获得延迟处理模块输入的延迟时钟信号Clk_d，基于延迟时钟信号Clk_d寄存输入数据，以获得第一输出信号Q1。

第二触发器能够获得第一输出信号Q1，还能够获得时钟树输出的实际时钟信号Clk_t，基于实际时钟信号Clk_t对第一输出信号Q1进行寄存。

由于第二触发器获得的实际时钟信号Clk_t在经过时钟树时产生了延迟，而第一触发器获得的延迟时钟信号Clk_d是经过延迟处理后得到的，并且该延迟处理的过程是基于实际时钟信号Clk_t进行的，这就使得第一触发器的时钟信号与第二触发器的时钟信号同步。

由于触发器具有两个输入端及一个输出端，两个输入端分别为数据端及时钟端，则：

第一触发器的数据端与外接电路连接，第一触发器的时钟端与延迟处理模块的输出端连接，第一触发器的输出端与第二触发器的数据端连接；

第二触发器的数据端与第一触发器的输出端连接，第二触发器的时钟端与时钟树的输出端连接，第二触发器的输出端与其他外接电路连接。

即整个完整的数模接口时序控制电路中，第一触发器的数据端作为电路的输入端，第二触发器的输出端作为电路的输出端，实现数据传输。

本实施例通过简单的电路结构，解决了数模接口时序控制问题，确保了数据传输时数字端输出的数据与模拟端输入的数据一致。

其中，第一触发器及第二触发器可以为D触发器，即：第一触发器为第一D触发器，第二触发器为第二D触发器。当然，第一触发器及第二触发器也可以为其他类型的触发器，在此并不做具体限定。

本实施例公开的数模接口时序控制电路，包括：时钟发生器，用于生成高速时钟信号及初始时钟信号；时钟树，与时钟发生器连接，用于获得时钟发生器生成的初始时钟信号，基于初始时钟信号获得实际时钟信号；延迟处理模块，分别与时钟发生器及时钟树相连，用于获得高速时钟信号、初始时钟信号及实际时钟信号，基于高速时钟信号对初始时钟信号进行延迟调节，获得与实际时钟信号同步的延迟时钟信号；第一触发器，与延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及延迟时钟信号，基于延迟时钟信号存储输入数据，获得第一输出信号；第二触发器，与第一触发器及时钟树连接，用于获得第一输出信号及实际时钟信号，基于实际时钟信号存储第一输出信号，获得第二输出信号。本方案基于延迟处理模块对时钟发生器生成的初始时钟信号进行了延迟，保障了用于存储输入数据的第一触发器的时钟信号与用于输出数据的第二触发器的时钟信号同步，避免了由于数模接口时序问题，导致数字端的输出数据与模拟端的输入数据不一致。

本实施例公开了一种数模接口时序控制电路，其电路结构图如图1所示，包括：

时钟发生器11，时钟树12，延迟处理模块13，第一触发器14及第二触发器15。

除与上一实施例相同的结构外，本实施例中的延迟处理模块13可以如图3所示，包括：

第一采样器31，第二采样器32，比较器33及延迟调节模块34。

其中，第一采样器31与时钟树及时钟发生器连接，用于获得实际时钟信号及高速时钟信号，通过高速时钟信号对实际时钟信号进行采样，获得第一采样结果；

第二采样器32与时钟发生器连接，用于获得高速时钟信号及初始时钟信号，通过高速时钟信号对初始时钟信号进行采样，获得第二采样结果；

比较器33与第一采样器及第二采样器连接，用于获得第一采样结果及第二采样结果，基于第一采样结果及第二采样结果获得在初始时钟信号的一个周期内，第一采样器的第一采样个数与第二采样器的第二采样个数的差值；

延迟调节模块34与比较器及时钟发生器连接，获得比较器输出的差值，基于高速时钟信号及差值对初始时钟信号进行延迟调节，获得与实际时钟信号同步的延迟时钟信号。

本实施例公开的延迟处理模块的相应信号流转示意图如图4所示。

每个采样器具有输入端、控制端及输出端，采样器能够基于控制端获得的数据对输入端获得的数据进行采样，从而得到采样结果。

第一采样器能够获得高速时钟信号Clk_h及实际时钟信号Clk_t，并通过高速时钟信号Clk_h对实际时钟信号Clk_t进行采样；第二采样器能够获得高速时钟信号Clk_h及初始时钟信号Clk_g，并通过高速时钟信号Clk_h对初始时钟信号Clk_g进行采样，则：

第一采样器的输入端与时钟树的输出端连接，第一采样器的控制端与时钟发生器的第一输出端连接，第一采样器的输出端与比较器的第一输入端连接；

第二采样器的输入端与时钟发生器的第二输出端连接，第二采样器的控制端与时钟发生器的第一输出端连接，第二采样器的输出端与比较器的第二输入端连接。

其中，时钟发生器的第一输出端用于输出高速时钟信号，时钟发生器的第二输出端用于输出初始时钟信号。

第一采样器利用高速时钟信号Clk_h对实际时钟信号Clk_t进行采样，得到第一采样结果N1，第二采样器利用高速时钟信号Clk_h对初始时钟信号Clk_g进行采样，得到第二采样结果N2。

比较器通过第一采样器的输出端获得第一采样结果，通过第二采样器的输出端获得第二采样结果，比较器用于比较第一采样结果及第二采样结果，得到在初始时钟信号Clk_g的一个周期内，第一采样器的采样个数N1与第二采样器的采样个数N2之间的差值ΔN。

其中，第一采样结果至少包括采样个数N1，或者，基于第一采样结果能够得到采样个数N1；第二采样结果至少包括采样个数N2，或者，基于第二采样结果能够得到采样个数N2。

延迟调节模块包括三个输入端及一个输出端，其中，延迟调节模块的第一输入端与时钟发生器的第一输出端连接，用于获得高速时钟信号Clk_h；延迟调节模块的第二输入端与时钟发生器的第二输出端连接，用于获得初始时钟信号Clk_g；延迟调节模块的第三输入端与比较器的输出端连接，用于获得比较器输出的在初始时钟信号Clk_g的一个周期内，第一采样器的采样个数N1与第二采样器的采样个数N2之间的差值ΔN。

由于差值ΔN是基于采样个数N1与采样个数N2得到的，而采样个数N1是基于实际时钟信号Clk_t及高速时钟信号Clk_h得到的，采样个数N2是基于初始时钟信号Clk_g及高速时钟信号Clk_h得到的，则该差值ΔN是与初始时钟信号Clk_g与实际时钟信号Clk_t相关的，则延迟调节模块能够根据差值ΔN基于高速时钟信号Clk_h对初始时钟信号Clk_g进行延迟调节，以得到与实际时钟信号Clk_t同步的延迟时钟信号Clk_d。

具体的，延迟调节模块可基于高速时钟信号的周期乘以差值，以获得延迟时间，之后基于延迟时间调整初始时钟信号获得与实际时钟信号同步的延迟时钟信号。

即：实际时钟信号Clk_t相对于初始时钟信号Clk_g的延迟时间为：高速时钟信号Clk_h的周期乘以差值ΔN。

本实施例公开的数模接口时序控制电路，包括：时钟发生器，用于生成高速时钟信号及初始时钟信号；时钟树，与时钟发生器连接，用于获得时钟发生器生成的初始时钟信号，基于初始时钟信号获得实际时钟信号；延迟处理模块，分别与时钟发生器及时钟树相连，用于获得高速时钟信号、初始时钟信号及实际时钟信号，基于高速时钟信号对初始时钟信号进行延迟调节，获得与实际时钟信号同步的延迟时钟信号；第一触发器，与延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及延迟时钟信号，基于延迟时钟信号存储输入数据，获得第一输出信号；第二触发器，与第一触发器及时钟树连接，用于获得第一输出信号及实际时钟信号，基于实际时钟信号存储第一输出信号，获得第二输出信号。本方案基于延迟处理模块对时钟发生器生成的初始时钟信号进行了延迟，保障了用于存储输入数据的第一触发器的时钟信号与用于输出数据的第二触发器的时钟信号同步，避免了由于数模接口时序问题，导致数字端的输出数据与模拟端的输入数据不一致。

本实施例公开了一种数模接口时序控制电路，其电路结构图如图1所示，包括：

时钟发生器11，时钟树12，延迟处理模块13，第一触发器14及第二触发器15。

其中，延迟处理模块13可以如图3所示，包括：

第一采样器31，第二采样器32，比较器33及延迟调节模块34。

除与上一实施例相同的结构外，本实施例中的延迟调节模块34可以如图5所示，包括：

多个触发器及数据选择器61。

其中，多个触发器至少包括：第三触发器51，第四触发器52及第n触发器5k，其中，n为正整数。如：n为5，则多个触发器包括：第三触发器51，第四触发器52及第五触发器53；若n为7，则多个触发器包括：第三触发器51，第四触发器52，第五触发器53，第六触发器54及第七触发器55。需要说明的是，可通过k表示触发器的序号，即第n触发器5k，则n＝k+2，如：n＝7时，第七触发器55，此时，k为5。

以n为5为例：

第三触发器的数据端与时钟发生器的第二输出端连接，第三触发器的输出端与第四触发器的数据端连接，第四触发器的输出端与第五触发器的数据端连接；

第三触发器、第四触发器及第五触发器的时钟端分别连接时钟发生器的第一输出端；

数据选择器的输入端分别与多个触发器中每个触发器的输出端连接，数据选择器的控制器与比较器的输出端连接；

数据选择器用于基于比较器输出的差值从多个触发器中选择一个触发器，将选择的触发器的输出信号作为延迟时钟信号。

本实施例公开的延迟调节模块的信号流转示意图如图6所示。

第三触发器的数据端及时钟端以及数据选择器的控制端作为延迟调节模块的输入端，数据选择器的输出端作为延迟调节模块的输出端。

第三触发器的数据端获得初始时钟信号Clk_g，第三触发器的时钟端获得高速时钟信号Clk_h，第三触发器的输出Q3作为第四触发器的数据端的输入的同时，还会直接传输至数据选择器；

延迟调节模块中无论多个触发器中的哪一个触发器，其时钟端接收到的都是高速时钟信号Clk_h，多个触发器中除第三触发器外的其他触发器的数据端接收到的均为其前一个触发器的输出结果，多个触发器中每一个触发器的输出结果也都会传输至数据选择器，以便在数据选择器进行选择。

数据选择器具有多个输入端以及一个控制端，其中，数据选择器的控制端与比较器连接，获得比较器的输出结果差值ΔN；数据选择器的每个输入端都分别与多个触发器中的一个触发器的输出端连接，数据选择器能够获得多个触发器中每一个触发器的输出结果。

数据选择器在获得上述数据后，根据差值ΔN，从多个触发器中每个触发器的输出结果中选择一个作为数据选择器的输出信号，即延迟时钟信号Clk_d，此时获得的延迟时钟信号Clk_d是与实际时钟信号Clk_t同步。

由于触发器用于相位对齐，则将初始时钟信号Clk_g输入至第三触发器后，第三触发器的输出信号Q3是将初始时钟信号Clk_g基于高速时钟信号Clk_h进行相位对齐处理后的时钟信号，之后会将第三触发器的输出信号Q3继续输入至第四触发器，再次基于高速时钟信号Clk_h进行相位对齐处理后得到第四触发器的输出信号Q4，再依次按顺序输入至后续触发器中，以便于得到多个不同的输出结果供数据选择器的选择。

则初始时钟信号Clk_g每经过第三触发器、第四触发器、……、第n触发器处理一次，初始时钟信号Clk_g都会延迟一个周期的高速时钟信号Clk_h的时间。

因此，可根据比较器得到的差值ΔN从多个输出结果中选择一个作为数据选择器的输出信号，即可得到延迟时钟信号Clk_d。例如：差值ΔN＝2，则选择多个触发器中的第2个触发器的输出信号，即选择第四触发器的输出信号Q4，将其作为延迟时钟信号Clk_d。

本实施例公开的数模接口时序控制电路，包括：时钟发生器，用于生成高速时钟信号及初始时钟信号；时钟树，与时钟发生器连接，用于获得时钟发生器生成的初始时钟信号，基于初始时钟信号获得实际时钟信号；延迟处理模块，分别与时钟发生器及时钟树相连，用于获得高速时钟信号、初始时钟信号及实际时钟信号，基于高速时钟信号对初始时钟信号进行延迟调节，获得与实际时钟信号同步的延迟时钟信号；第一触发器，与延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及延迟时钟信号，基于延迟时钟信号存储输入数据，获得第一输出信号；第二触发器，与第一触发器及时钟树连接，用于获得第一输出信号及实际时钟信号，基于实际时钟信号存储第一输出信号，获得第二输出信号。本方案基于延迟处理模块对时钟发生器生成的初始时钟信号进行了延迟，保障了用于存储输入数据的第一触发器的时钟信号与用于输出数据的第二触发器的时钟信号同步，避免了由于数模接口时序问题，导致数字端的输出数据与模拟端的输入数据不一致。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种数模接口时序控制电路，其特征在于，包括：

时钟发生器，用于生成高速时钟信号及初始时钟信号；

时钟树，与所述时钟发生器连接，用于获得所述时钟发生器生成的所述初始时钟信号，基于所述初始时钟信号获得实际时钟信号；

延迟处理模块，与所述时钟发生器及所述时钟树相连，用于获得所述高速时钟信号、初始时钟信号及实际时钟信号，基于所述高速时钟信号对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号；

第一触发器，与所述延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及所述延迟时钟信号，基于所述延迟时钟信号存储所述输入数据，获得第一输出信号；

第二触发器，与所述第一触发器及所述时钟树连接，用于获得所述第一输出信号及所述实际时钟信号，基于所述实际时钟信号存储所述第一输出信号，获得第二输出信号。

2.根据权利要求1所述的电路，其特征在于，

所述高速时钟信号的频率是所述初始时钟信号的频率的倍数。

3.根据权利要求1所述的电路，其特征在于，所述延迟处理模块，包括：

第一采样器，与所述时钟树及所述时钟发生器连接，用于获得所述实际时钟信号及所述高速时钟信号，通过所述高速时钟信号对所述实际时钟信号进行采样，获得第一采样结果；

第二采样器，与所述时钟发生器连接，用于获得所述高速时钟信号及初始时钟信号，通过所述高速时钟信号对所述初始时钟信号进行采样，获得第二采样结果；

比较器，与所述第一采样器及第二采样器连接，用于获得第一采样结果及第二采样结果，基于所述第一采样结果及第二采样结果获得在所述初始时钟信号的一个周期内，所述第一采样器的第一采样个数与所述第二采样器的第二采样个数的差值；

延迟调节模块，与所述比较器及时钟发生器连接，获得所述比较器输出的差值，基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号。

4.根据权利要求3所述的电路，其特征在于，所述第一采样器分别与所述时钟树及所述时钟发生器连接，包括：

所述第一采样器的输入端与所述时钟树的输出端连接，所述第一采样器的控制端与所述时钟发生器的第一输出端连接，所述第一采样器的输出端与所述比较器的第一输入端连接；

其中，所述时钟发生器的第一输出端用于输出高速时钟信号，所述时钟发生器的第二输出端用于输出初始时钟信号。

5.根据权利要求4所述的电路，其特征在于，所述第二采样器与所述时钟发生器连接，包括：

所述第二采样器的输入端与所述时钟发生器的第二输出端连接，所述第二采样器的控制端与所述时钟发生器的第一输出端连接，所述第二采样器的输出端与所述比较器的第二输入端连接。

6.根据权利要求3所述的电路，其特征在于，所述延迟调节模块基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号，包括：

所述延迟调节模块基于所述高速时钟信号的周期乘以所述差值获得延迟时间，基于所述延迟时间调整所述初始时钟信号获得与所述实际时钟信号同步的延迟时钟信号。

7.根据权利要求6所述的电路，其特征在于，所述延迟调节模块包括：多个触发器及数据选择器，其中，所述多个触发器至少包括：第三触发器，第四触发器及第五触发器；

所述第三触发器的数据端与所述时钟发生器的第二输出端连接，所述第三触发器的输出端与所述第四触发器的数据端连接，所述第四触发器的输出端与所述第五触发器的数据端连接；

所述第三触发器、第四触发器及第五触发器的时钟端分别连接所述时钟发生器的第一输出端；

所述数据选择器的输入端与所述多个触发器中每个触发器的输出端连接，所述数据选择器的控制器与所述比较器的输出端连接；

所述数据选择器用于基于所述比较器输出的差值从所述多个触发器中选择一个触发器，将选择的所述触发器的输出信号作为所述延迟时钟信号。

8.根据权利要求1所述的电路，其特征在于，所述第一触发器与所述延迟处理模块及外接电路连接，包括：

所述第一触发器的数据端与外接电路连接，所述第一触发器的时钟端与所述延迟处理模块的输出端连接，所述第一触发器的输出端与所述第二触发器的数据端连接。

9.根据权利要求1所述的电路，其特征在于，所述第二触发器与所述第一触发器及所述时钟树连接，包括：

所述第二触发器的数据端与所述第一触发器的输出端连接，所述第二触发器的时钟端与所述时钟树的输出端连接，所述第二触发器的输出端与其他外接电路连接。

10.根据权利要求1所述的电路，其特征在于，

所述第一触发器为第一D触发器；

所述第二触发器为第二D触发器。

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