CN111835345A - Dll控制电路及控制方法 - Google Patents

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Abstract

本发明提供了一种DLL控制电路，包括：第一可变延时电路对输入时钟信号进行延时，得到第一时钟信号；延时电路对第一时钟信号进行延时，得到第二时钟信号；相位采样触发器对第一时钟信号的电平和第二时钟信号的电平进行采样，根据第一时钟信号和第二时钟信号的电平，得到多个输出值；鉴相器比较电路相位采样触发器输出的多个输出值，得到第一控制信号或者第二控制信号；延迟控制电路根据第一控制信号，控制第一可变延时电路增加延时或者根据第二控制信号减少延时；第二可变延时电路根据输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。由此，通过数字电路实现对时钟信号的移相。

Description

DLL控制电路及控制方法
技术领域
本发明涉及电子电路技术领域，尤其涉及一种DLL控制电路及控制方法。
背景技术
随着芯片越来越大，功能越来越丰富，双倍速率同步动态随机存储器(DoubleData Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)已经成为系统中不可缺少的外设之一，而延迟锁相环(Delay-locked Loop，DLL)设计是DDR接口时钟设计上最关键的部分。
现有设计中，可变延时电路大多都使用压控延时线(voltage-controlleddelayline，VCDL)模拟电路来实现，VCDL是一种电压控制延时电路，给这个电路输入不同的电压，其能对输入产生不同的延时。鉴相器里面也要用到数模转换(Digital-to-AnalogConverter，DAC)电路来控制VCDL的电压，从而可以调节VCDL的延时。
由于VCDL和DAC都是一种模拟电路设计，模拟电路的设计都是在某个特定工艺下实现，如果换了工艺，需要重新设计和仿真，所以其可移植性差，再者模拟电路在功耗和面积上也比纯数字电路差。
发明内容
本发明实施例的目的是提供一种DLL控制电路及方法，以解决现有技术中的通过模拟电路来实现DLL所造成的需要VCDL，且工艺可移植性差的问题。
为解决上述问题，第一方面，本发明提供了一种延迟锁相环DLL控制电路，所述DLL控制电路包括：
第一可变延时电路，所述第一可变延时电路的第一输入端和时钟信号相连接，用于对输入时钟信号进行延时，得到第一时钟信号；
延时电路，所述延时电路的输入端和所述第一可变延时电路的输出端相连接，用于对所述第一时钟信号进行延时，得到第二时钟信号；
相位采样触发器，所述相位采样触发器的第一输入端和所述第一可变延时电路的输出端相连接，所述相位采样触发器的第二输入端和所述延时电路的输出端相连接，用于对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；
鉴相器比较电路，所述鉴相器比较电路的输入端和所述相位采样触发器的输出端相连接，用于根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；
延迟控制电路，所述延迟控制电路的输入端和所述鉴相器比较电路的输出端相连接，用于根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；
第二可变延时电路，所述第二可变延时电路的第一输入端和所述延时控制电路的输出端相连接，所述第二可变延时电路的第二输入端和相位移位选择输入相连接，用于根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。
在一种可能的实现方式中，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个的Sel端，多个延时单元的Sel端的输入通过独热码编码。
在一种可能的实现方式中，所述多个延时单元中，第一延时单元的第一输入端为时钟信号输入端，所述第一延时单元的第二输入端为延时后的时钟信号输入端，所述第一延时单元的第三端接第一电平信号，所述第一延时单元的sel端和延时控制电路相连接。
在一种可能的实现方式中，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；
其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。
在一种可能的实现方式中，所述鉴相器比较电路，当所述第一时钟信号和所述第二时钟信号为第一电平时，得到第一输出值，当所述第一时钟信号和所述第二时钟信号为第二电平时，得到第二输出值，当所述第一时钟信号为第一电平，第二时钟信号为第二电平时，得到第三输出值，当所述第一时钟信号为第二电平，所述第二时钟信号为第一电平时，得到第四输出值；所述第一输出值、所述第二输出值、所述第三输出值和所述第四输出值为二进制数值。
第二方面，本发明提供了一种DLL控制方法，所述DLL控制方法包括：
第一可变延时电路对输入时钟信号进行延时，得到第一时钟信号；
延时电路对所述第一时钟信号进行延时，得到第二时钟信号；
相位采样触发器对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；
鉴相器比较电路根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；
延迟控制电路根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；
第二可变延时电路根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。
在一种可能的实现方式中，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个输出，多个延时单元的输出通过独热码编码。
在一种可能的实现方式中，所述多个延时单元中，第一延时单元的第一输入端为时钟信号输入端，所述第一延时单元的第二输入端为延时后的时钟信号输入端，所述第一延时单元的第三端接第一电平信号，所述第一延时单元的sel端和延时控制电路相连接。
在一种可能的实现方式中，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；
其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。
在一种可能的实现方式中，当所述第一时钟信号和所述第二时钟信号为第一电平时，所述鉴相器比较电路输出第一输出值；或者，
当所述第一时钟信号和所述第二时钟信号为第二电平时，所述鉴相器比较电路输出第二输出值；或者，
当所述第一时钟信号为第一电平，第二时钟信号为第二电平时，所述鉴相器比较电路输出第三输出值；或者，
当所述第一时钟信号为第二电平，所述第二时钟信号为第一电平时，所述鉴相器比较电路输出第四输出值；所述第一输出值、所述第二输出值、所述第三输出值和所述第四输出值为二进制数值。
本申请中，DLL其主要的功能就是实现对时钟的相位移位，要实现移位，就必须要知道此时钟的周期，一次DLL内部至少两个可变延时电路和一个鉴相器，其中一个可变延时电路加上鉴相器用来得出此时钟的周期，另外一个或多个可变延时电路用来对时钟进行移相。从而实现了通过数字电路实现DLL，保证了通过纯数字电路实现对时钟信号的相位移位，对工艺没有要求，不同的工艺库的映射数字电路的综合工具会自动完成，而且整体设计逻辑小。
附图说明
图1为本发明实施例一提供的DLL控制电路结构示意图；
图2为本发明实施例一提供的第一延时电路或者第二延时电路的结构示意图；
图3为本发明实施例二提供的DLL控制方法流程示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
图1为本发明实施例一提供的DLL控制电路结构示意图，DLL控制电路主要的功能就是实现对时钟的相位移位，要实现移位，就必须要知道此时钟的周期，DLL控制电路包括至少两个可变延时电路和一个鉴相器比较电路，其中一个可变延时电路加上鉴相器比较电路用来得出此时钟的周期，另外一个或多个可变延时电路用来进行时钟相位移相。如图1所示，该DLL控制电路包括：第一可变延时电路，延时电路，相位采样触发器，鉴相器比较电路，延迟控制电路和第一可变延时电路。
第一可变延时电路的第一输入端和时钟信号相连接，用于对输入时钟信号进行延时，得到第一时钟信号；
其中，参见图2，第一可变延时电路包括多个延时单元，第一延时单元，即图2中的第一个延时单元的第一输入端A为时钟信号输入端，第一延时单元的第二输入端D为延时后的时钟信号输入端，第一延时单元的第三端C接第一电平信号，第一延时单元的sel端和延时控制电路相连接，从而延时控制电路通过改变sel的电平值来改变可变延时电路的延迟，多个延时单元的Sel端的输入通过独热码编码。也就是所有的sel中只能有一位为高电平(1’b1)，其它的都为低电平(1’b0)。每个延时单元是延时一定的绝对时间，比如50ns，和时钟周期没有任何关系。
延时电路的输入端和第一可变延时电路的输出端相连接，用于对第一时钟信号进行延时，得到第二时钟信号；
相位采样触发器的第一输入端和第一可变延时电路的输出端相连接，相位采样触发器的第二输入端和延时电路的输出端相连接，用于对第一时钟信号和第二时钟信号进行采样，根据第一时钟信号和第二时钟信号的电平是否相同，得到多个输出值；
具体的，当第一时钟信号和第二时钟信号为第一电平时，得到第一输出值，当第一时钟信号和第二时钟信号为第二电平时，得到第二输出值，当第一时钟信号为第一电平，第二时钟信号为第二电平时，得到第三输出值，当第一时钟信号为第二电平，第二时钟信号为第一电平时，得到第四输出值；第一输出值、第二输出值、第三输出值和第四输出值为二进制数值。
其中，低电平为第一电平，高电平为第二电平，第一输出值可以记为2’b00，第二输出值可以记为2’b11，第三输出值可以记为2’b01，第四输出值可以记为2’b10。
鉴相器比较电路的输入端和相位采样触发器的输出端相连接，用于根据相位采样触发器输出的多个输出值，得到第一控制信号或者第二控制信号。
具体的，鉴相器比较电路主要完成对相位采样触发器的输出值进行比较，从而输出信号给延时控制电路，当相位采样触发器的输出值为第三输出值2’b01或者第二输出值2’b11时，鉴相器比较电路输出递增控制信号给延时控制电路，那么延时控制电路将控制可变延时电路，从而增加延时。
当相位采样触发器的输出值为第一输出值2’b00时，鉴相器比较电路输出递减控制信号给延时控制电路，那么延时控制电路将控制可变延时电路，从而减少延时。
当相位采样触发器的输出值为第四输出值2’b10时，鉴相器比较电路不输出信号给延时控制电路，那么延时控制电路将控制可变延时电路，让其延时保持不变。
递增控制信号和递减控制信号，回到延时单元上，就相当于改变延时单元的Sel端的输入，从而改变独热码编码。
延迟控制电路的输入端和鉴相器比较电路的输出端相连接，用于根据第一控制信号，控制第一可变延时电路增加延时，或者，根据第二控制信号，控制第一可变延时电路减少延时，根据增加延时或者减少延时，得到输入时钟信号的周期值。
延迟控制电路根据第一控制信号或者第二控制信号，增加或者减少第一可变延时电路的延时，直到相位采样触发器的输出值为第四输出值2’b10时，鉴相器比较电路不输出任何信号给延时控制电路，则此时可以得到输入时钟信号的周期，即此时输入时钟信号的周期为第一延时电路中的所有延时单元的延时的总和。
第二可变延时电路，第二可变延时电路的第一输入端和延时控制电路的输出端相连接，第二可变延时电路的第二输入端和相位移位选择输入相连接，用于根据输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。
具体的，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。
下面对DLL控制电路的工作过程进行说明。
对于输入时钟信号，经过第一延时电路进行延时后，得到第一时钟信号，延时电路对第一时钟信号进行延时，得到第二延时信号，相位采样触发器采样第一时钟信号的电平和第二时钟信号的电平进行采样，当第一时钟信号和第二时钟信号都为低电平时，输出第一输出值2’b00，此时鉴相器比较电路输出递减控制信号给延时控制电路，以减少第一延时电路的延时。直到相位采样触发器采样到第四输出值2’b01为止，则此时鉴相器比较电路不再输出任何控制信号。其中，输出值中，0表示第一电平，即低电平，1表示第二电平，即高电平。
当第一时钟信号和第二时钟信号都为高电平时，输出第二输出值2’b11，当第一时钟信号为低电平，第二时钟信号为高电平时，输出第三输出值2’b01，此时鉴相器比较电路输出递增控制信号给第一延时控制电路，以增加第一延时电路的延时。直到相位采样触发器采样到第四输出值2’b01为止，则此时鉴相器比较电路不再输出任何控制信号。
当第一时钟信号为高电平，第二时钟信号为低电平时输出第四输出值2’b10，鉴相器比较电路不输出信号给第一延时控制电路，那么第一延时控制电路将控制可变延时电路，让其延时保持不变。
当鉴相器比较电路不再输出任何控制信号时，延时控制电路的输出值就为输入时钟信号的周期，此时，将延时控制电路的输出值输入给第二延时电路，并且向第二延时电路输入相位移位选择输入值，得到相位移位后的时钟信号，从而实现了对时钟信号的移位。
本发明实施例一提供的DLL控制电路，通过纯数字电路实现对时钟信号的相位移位，对工艺没有要求，不同的工艺库的映射数字电路的综合工具会自动完成，而且整体设计逻辑小。
图3为本发明实施例二提供的DLL控制方法流程示意图，该DLL控制方法应用在DLL控制电路中，如图3所示，DLL控制方法包括以下步骤：
步骤310，第一可变延时电路对输入时钟信号进行延时，得到第一时钟信号；
步骤320，延时电路对第一时钟信号进行延时，得到第二时钟信号；
步骤330，相位采样触发器对第一时钟信号的电平和第二时钟信号的电平进行采样，根据第一时钟信号和第二时钟信号的电平，得到多个输出值；
步骤340，鉴相器比较电路根据相位采样触发器输出的多个输出值，得到第一控制信号或者第二控制信号；
步骤350，延迟控制电路根据第一控制信号，控制第一可变延时电路增加延时，或者，根据第二控制信号，控制第一可变延时电路减少延时，根据增加延时或者减少延时，得到输入时钟信号的周期值；
步骤360，第二可变延时电路根据输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。
该步骤中的每一个电路的详细工作，已经在上述实施例一中进行了具体的说明，此处不再赘述。
进一步的，第一可变延时电路或者第二可变延时电路包括多个延时单元，每个延时单元具有一个输出，多个延时单元的输出通过独热码编码。
进一步的，多个延时单元中，第一延时单元的第一输入端为时钟信号输入端，第一延时单元的第二输入端为延时后的时钟信号输入端，第一延时单元的第三端接第一电平信号，第一延时单元的sel端和延时控制电路相连接。
进一步的，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；
其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。
进一步的，当第一时钟信号和第二时钟信号为第一电平时，鉴相器比较电路输出第一输出值；或者，
当第一时钟信号和第二时钟信号为第二电平时，鉴相器比较电路输出第二输出值；或者，
当第一时钟信号为第一电平，第二时钟信号为第二电平时，鉴相器比较电路输出第三输出值；或者，
当第一时钟信号为第二电平，第二时钟信号为第一电平时，鉴相器比较电路输出第四输出值；第一输出值、第二输出值、第三输出值和第四输出值为二进制数值。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种延迟锁相环DLL控制电路，其特征在于，所述DLL控制电路包括：
第一可变延时电路，所述第一可变延时电路的第一输入端和时钟信号相连接，用于对输入时钟信号进行延时，得到第一时钟信号；
延时电路，所述延时电路的输入端和所述第一可变延时电路的输出端相连接，用于对所述第一时钟信号进行延时，得到第二时钟信号；
相位采样触发器，所述相位采样触发器的第一输入端和所述第一可变延时电路的输出端相连接，所述相位采样触发器的第二输入端和所述延时电路的输出端相连接，用于对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；
鉴相器比较电路，所述鉴相器比较电路的输入端和所述相位采样触发器的输出端相连接，用于根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；
延迟控制电路，所述延迟控制电路的输入端和所述鉴相器比较电路的输出端相连接，用于根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；
第二可变延时电路，所述第二可变延时电路的第一输入端和所述延时控制电路的输出端相连接，所述第二可变延时电路的第二输入端和相位移位选择输入相连接，用于根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。
2.根据权利要求1所述的DLL控制电路，其特征在于，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个的Sel端，多个延时单元的Sel端的输入通过独热码编码。
3.根据权利要求2所述的DLL控制电路，其特征在于，所述多个延时单元中，第一延时单元的第一输入端为时钟信号输入端，所述第一延时单元的第二输入端为延时后的时钟信号输入端，所述第一延时单元的第三端接第一电平信号，所述第一延时单元的sel端和延时控制电路相连接。
4.根据权利要求1所述的DLL控制电路，其特征在于，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；
其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。
5.根据权利要求1所述的DLL控制电路，其特征在于，所述鉴相器比较电路，当所述第一时钟信号和所述第二时钟信号为第一电平时，得到第一输出值，当所述第一时钟信号和所述第二时钟信号为第二电平时，得到第二输出值，当所述第一时钟信号为第一电平，第二时钟信号为第二电平时，得到第三输出值，当所述第一时钟信号为第二电平，所述第二时钟信号为第一电平时，得到第四输出值；所述第一输出值、所述第二输出值、所述第三输出值和所述第四输出值为二进制数值。
6.一种DLL控制方法，其特征在于，所述DLL控制方法包括：
第一可变延时电路对输入时钟信号进行延时，得到第一时钟信号；
延时电路对所述第一时钟信号进行延时，得到第二时钟信号；
相位采样触发器对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；
鉴相器比较电路根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；
延迟控制电路根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；
第二可变延时电路根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。
7.根据权利要求6所述的DLL控制方法，其特征在于，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个输出，多个延时单元的输出通过独热码编码。
8.根据权利要求7所述的DLL控制方法，其特征在于，所述多个延时单元中，第一延时单元的第一输入端为时钟信号输入端，所述第一延时单元的第二输入端为延时后的时钟信号输入端，所述第一延时单元的第三端接第一电平信号，所述第一延时单元的sel端和延时控制电路相连接。
9.根据权利要求6所述的DLL控制方法，其特征在于，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；
其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。
10.根据权利要求1所述的DLL控制方法，其特征在于，
当所述第一时钟信号和所述第二时钟信号为第一电平时，所述鉴相器比较电路输出第一输出值；或者，
当所述第一时钟信号和所述第二时钟信号为第二电平时，所述鉴相器比较电路输出第二输出值；或者，
当所述第一时钟信号为第一电平，第二时钟信号为第二电平时，所述鉴相器比较电路输出第三输出值；或者，
当所述第一时钟信号为第二电平，所述第二时钟信号为第一电平时，所述鉴相器比较电路输出第四输出值；所述第一输出值、所述第二输出值、所述第三输出值和所述第四输出值为二进制数值。
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