CN104615192A - 一种强化异步时钟管理的复杂可编程逻辑器件 - Google Patents

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Abstract

本发明公开一种强化异步时钟管理的复杂可编程逻辑器件，涉及可编程逻辑器件技术领域，该器件内部集成延迟锁相环DLL和与其连接的n个可变延时器，n为不小于1的整数；DLL产生1路第一时钟信号和n路相位延时编码，相位延时编码与可变延时器一一对应，可变延时器根据对应相位延时编码将接收的第二时钟信号进行相位移并传输至复杂可编程逻辑器件各个逻辑单元。本发明可为CPLD逻辑单元提供不同时钟信号，增加CPLD延时补偿、时钟调整、相位调整和多个同步或异步时钟不同相位移功能，扩展CPLD应用领域到数字信息读取的应用，简化电路设计与系统集成，降低功耗、开发与物料成本，使用方便。

Description

一种强化异步时钟管理的复杂可编程逻辑器件
技术领域
本发明涉及可编辑逻辑器件技术领域，特别涉及一种强化异步时钟管理的复杂可编程逻辑器件。
背景技术
可编程逻辑器件是指一切可通过软件手段配置、更改器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。常用的可编程逻辑器件主要有简单的逻辑阵列(PAL/GAL)、复杂可编程逻辑器件(CPLD)和现场可编程逻辑阵列(FPGA)等3大类。
参照图1，CPLD的结构主要是由可编程的逻辑单元围绕中心的可编程互连矩阵单元(即图中的“布线池、布线矩阵”)组成。其中，所述逻辑单元具有多个逻辑宏单元(Macro Cell)，逻辑宏单元结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑单元的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。
在现有技术中，由于CPLD提供的时钟管理过于简单，必须有搭配的锁相环(PLL)提供去时钟偏移，调整时钟延迟，进行频率综合等，可参照图2，系统时钟分布可由PLL调控。但是由于PLL中用到的压控震荡器(VCO)存在不稳定性和相位偏移的积累，因而在补偿时钟分布网路造成的时间延迟时，会降低了PLL的性能，并且PLL所产生的时钟在完成相位移，频率倍频，频率分频等功能后，仍然与输入时钟同步，PLL不能够处理异步时钟的相位移功能。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何克服CPLD中集成PLL时的时钟不稳定与相位偏移积累问题。以及提供多个相同频率的异步时钟源的相位移功能。
(二)技术方案
为解决上述技术问题，本发明提供了一种强化异步时钟管理的复杂可编程逻辑器件，所述复杂可编程逻辑器件内部集成有：延迟锁相环和与所述延迟锁相环连接的n个可变延时器，所述n为不小于1的整数；
所述延迟锁相环产生1路第一时钟信号和n路相位延时编码，所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。
可选地，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至所述复杂可编程逻辑器件中的各个逻辑单元。
可选地，所述复杂可编程逻辑器件设有n个时钟输出端，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端。
可选地，所述复杂可编程逻辑器件还包括：第一数据选择器，所述第一数据选择器的输出端与所述延迟锁相环的时钟返回端连接，所述第一数据选择器的1个输入端与所述延迟锁相环上用于输出所述第一时钟信号的输出端连接，所述第一数据选择器的另1个输入端与所述延迟锁相环的时钟输出端连接。
可选地，所述复杂可编程逻辑器件还包括：m个外部时钟输入端和第二数据选择器，1个外部时钟输入端与所述第二数据选择器的1个输入端连接，其余外部时钟输入端中的n个与所述n个可变延时器一一对应连接，所述第二数据选择器的输出端与所述延迟锁相环的时钟输入端连接，m为不小于n+1的整数。
可选地，所述复杂可编程逻辑器件设有外部时钟返回端，所述外部时钟返回端与所述第一数据选择器剩余输入端中的1个输入端连接。
可选地，所述复杂可编程逻辑器件还包括：n+1条相位选择支路，所述延迟锁相环上用于输出所述第一时钟信号的输出端与所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端之间通过1条相位选择支路连接，各可变延时器与所述复杂可编程逻辑器件中的各个逻辑单元以及对应的外部时钟输出端之间通过其余相位选择支路中的1条相位选择支路连接；
每条相位选择支路均包括：第三数据选择器和缓冲器；
或者，
每条相位选择支路均包括：第三数据选择器、缓冲器和二选一相位选择器。
可选地，所述延迟锁相环将所述第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。
可选地，所述复杂可编程逻辑器件还包括：
由所述延迟锁相环的时钟输出端不经由CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接的延迟反馈回路。
可选地，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器经由CPLD的时钟树进行延迟反馈回路，得到延迟后的第一时钟信号，并将所述延迟后的第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元”
(三)有益效果
本发明通过将延迟锁相环DLL集成于CPLD中，能够克服CPLD中集成PLL时的不稳定与相位偏移积累问题，为CPLD中的逻辑单元提供不同的时钟信号，使CPLD增加延时补偿、时钟调整、相位调整，并提供多个相同频率的异步时钟信号源不同的相位移功能，扩大CPLD的应用领域到数字信息读取的应用，简化电路设计与系统集成，降低功耗、开发成本与物料成本，使用方便。
附图说明
图1是现有技术中复杂可编程逻辑器件CPLD的内部逻辑框图；
图2是现有技术中复杂可编程逻辑器件CPLD搭配锁相环PLL的时钟分布电路原理图；
图3是现有技术中延迟锁相环DLL的电路原理图；
图4是本发明一种实施方式的复杂可编程逻辑器件的电路原理图；
图5是图4所示的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的一种关系的电路原理图；
图6是图4所示的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的另一种关系的电路原理图；
图7是图4所示的复杂可编程逻辑器件中集成的延迟锁相环DLL的电路原理图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
下面以所述延时锁相环产生4路时钟信号(即n＝3)为例来说明本发明，但不限定本发明的保护范围。图3是现有技术中延迟锁相环DLL的电路原理图，图4是本发明一种实施方式的复杂可编程逻辑器件的电路原理图，图5是图4所示的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的一种关系的电路原理图，图6是图4所示的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的另一种关系的电路原理图，图7是图4所示的复杂可编程逻辑器件中集成的延迟锁相环DLL的电路原理图，参照图3至图7，所述复杂可编程逻辑器件内部集成有：延迟锁相环和与所述延迟锁相环连接的n个可变延时器，所述n为不小于1的整数；
所述延迟锁相环产生1路第一时钟信号和n路相位延时编码，所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。
在具体应用中，所述延迟锁相环通常可将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至所述复杂可编程逻辑器件中的各个逻辑单元，如图5所示，所述复杂可编程逻辑器件还包括：由所述延迟锁相环的时钟输出端不经由CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接的延迟反馈回路；
在这种情况下，所述复杂可编程逻辑器件的时钟来源由外部时钟输入端提供，为便于对外部电路提供不同相位移的多个时钟信号，优选地，所述复杂可编程逻辑器件设有n个时钟输出端(本实施方式中，该时钟输出端采用复杂可编程逻辑器件上的I/O单元实现)，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端。
可理解的是，图5所示的本实施例的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的关系的电路图的原理具体为：
DLL的使用方式是DLL内部回路，Uo和Ui(时钟0)匹配，不经由时钟树的分布，即时钟0经由DLL产生延时编码，时钟1，时钟2，等接收端时钟或读取时钟使用可变延时器和延时编码，产生适当的相位移，以读取接收端的数字信号。这种配置方式三个内部时钟都是输入时钟的相位移，可同时支持3个通讯通道的数字信息的接收；
在另一具体应用中，所述延迟锁相环可将所述第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元，如图6所示，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器经由CPLD的时钟树进行延迟反馈回路，得到延迟后的第一时钟信号，并将所述延迟后的第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元(即时钟0的相位移输出也推动到时钟树，分布到逻辑宏单元)；
在这种情况下，所述复杂可编程逻辑器件的时钟来源由外部时钟输入端提供，为便于对外部电路提供不同相位移的多个时钟信号，优选地，所述复杂可编程逻辑器件设有n+1个外部时钟输出端(本实施方式中，该时钟输出端采用复杂可编程逻辑器件上的I/O单元实现)，1个外部时钟输出端与所述延迟锁相环上用于输出所述第一时钟信号的输出端连接，其余n个外部时钟输出端与所述n个可变延时器一一对应连接。
可理解的是，图5所示的本实施例的复杂可编程逻辑器件中集成的可变延时器与延迟锁相环DLL的关系的电路图的原理具体为：
DLL经由Ui、Ud、Uc、Uo的回路产生可变延时器的编码，同时产生第一个时钟输出Uo并通过输出端C0输出；由于DLL的功能，Uo+时钟树延迟与Ui完全匹配(图4)；DLL内部的可变延时器在CPLD内复制了3次，提供给CPLD另外3个时钟输入；DLL同时输出多个延时编码，包括但不限于90度、180度、270度的相位延时编码并通过输出端C1、C2、C3输出至相应可变延时器。本实施例可以产生时钟1、时钟2、或时钟3和Ui相对应的相位移的时钟，供CPLD内的宏单元使用。在应用层面，时钟1、时钟2、和时钟3可以是从3个不同的通讯通道所恢复的读取时钟。由于时钟1、时钟2、时钟3是从不同的通道恢复，因此和Ui是异步的时钟。相对应PLL的应用，PLL一个时钟源产生多个时钟，不能处理多个异步时钟源的应用。
在具体应用中，由于时钟反馈回路通过外部的返回端会产生一定的干扰信号，如图7所示，为了尽可能防止外部的干扰信号，优选地，所述延迟锁相环上用于输出所述第一时钟信号的输出端与所述延迟锁相环的时钟返回端(Clock feedback，简称CF)连接，将所述DLL所产生的第一时钟信号传输至所述DLL的时钟返回端CF，并通过所述DLL的时钟返回端CF所接收到的信号对时钟信号进行防调控延迟、抖动和倾斜处理，可达到近乎无干扰的状态；
为了便于将DLL的产生的时钟信号选择性的传输至所述DLL的时钟返回端CF，优选地，所述复杂可编程逻辑器件还包括：第一数据选择器，所述第一数据选择器D1的输出端与所述延迟锁相环的时钟返回端CF连接，所述第一数据选择器D1的1个输入端与所述延迟锁相环上用于输出所述第一时钟信号的输出端连接。
在具体应用中，为便于实现多个外部时钟输入，优选地，所述复杂可编程逻辑器件还包括：m个外部时钟输入端和第二数据选择器D2，1个外部时钟输入端与所述第二数据选择器D2的1个输入端连接，其余外部时钟输入端中的n个与所述n个可变延时器一一对应连接，所述第二数据选择器D2的输出端与所述延迟锁相环的时钟输入端(Clock input，简称CI)连接，m为不小于n+1的整数。
为便于将所述DLL与外部时钟源连接，并保证提供给外部电路的时钟信号的性能，尽可能防止调控延迟、抖动和倾斜，优选地，所述复杂可编程逻辑器件设有外部时钟返回端，所述外部时钟返回端与所述第一数据选择器D1剩余输入端中的1个输入端连接。
为便于对所述DLL所生成的时钟信号进行0度或180度的相位选择，优选地，所述复杂可编程逻辑器件还包括：n+1条相位选择支路，所述延迟锁相环上用于输出所述第一时钟信号的输出端与所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端之间通过1条相位选择支路连接，各可变延时器与对应的所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端之间通过其余相位选择支路中的1条相位选择支路连接。
应说明的是，本实施例中的1条相位选择支路只能将1个可变延时器与该可变延时器对应的所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端连接在一起。举例来说，参照图4，所述复杂可编程逻辑器件包括4条相位选择支路(相位选择支路1、相位选择支路2、相位选择支路3和相位选择支路4)和3个可变延时器(可变延时器1、可变延时器2和可变延时器3)，所述延迟锁相环上用于输出所述第一时钟信号的输出端C0可通过相位选择支路1连接，可变延时器1通过相位选择支路2连接，可变延时器2通过相位选择支路3连接，可变延时器3通过相位选择支路4连接。
在具体应用中，为便于实现相位选择，优选地，每条相位选择支路均包括：第三数据选择器和缓冲器；
或者，
每条相位选择支路均包括：第三数据选择器、缓冲器和二选一相位选择器。
举例来说，参照图4，以图中的相位选择支路1为例，每条相位选择支路均包括：第三数据选择器(在图中相位选择支路1的第三数据选择器为“D31”)、二选一相位选择器(在图中相位选择支路1的二选一相位选择器为“X1”，进行0度或180度的二选一)和缓冲器(在图中相位选择支路1的缓冲器包括：“H1”、“H2”、“H3”、“H4”和“H5”)，每条相位选择支路可先由第三数据选择器和二选一相位选择器结合，再与缓冲器连接组成(即在图中相位选择支路1可先由第三数据选择器D31和二选一相位选择器X1结合，再与缓冲器H1、H2、H3、H4和H5连接组成)。
在现有技术CPLD的实际应用中，在一般电子电路设计常常使用PLL作为系统的时钟管理。电子电路板上使用一个晶振元器件产生一个稳定的基础频率时钟。基于这个稳定的基础频率使用PLL的倍频以及分频技术，产生不同的任意时钟频率。因此PLL的应用极为广泛，普及，经常与CPLD搭配使用；
而DLL通常应用于恢复媒体媒介的数字信号。在通讯方面，数字信号经由通讯频道进行远程传递。通讯频道通常是处于复杂、不可控的环境，比如无线电微波通讯经由地球表面的大气层，存在着天气变化，地形差异等不可控因素。在接收端的数字信号由于通讯频道的可变，不可控因素，再加上信号的互相干扰，所接收的数字信号常常有频率偏移，相位偏移，抖动等等的时钟领域的问题。使用DLL的技术可以恢复嵌入数字信号内的时钟，并且产生与信号源同步，不同相位，倍频分频的时钟。因此DLL常用在通讯频道的接收端。在消费电子领域，DLL也常用来读取从数字信号储存媒体中的信息，比如从光碟读取信息。在光碟读取环境中也存在着读取的信号不稳定，偏移，抖动等因素，需要使用DLL的技术。
一般的电子电路技术人员经常使用PLL(可在信息的产生端，或信息的传送端，使用PLL)，但是通常不了解DLL。与媒体媒介读取有关的技术人员(通常是通讯产业或消费电子产业的部分技术人员)会使用DLL(在信息的读取端，或信息的接收端，使用DLL)。
DLL与PLL的在现有技术中的应用场景、使用时机在本质上是不一样的，而且DLL芯片面积小，成本低，功耗低，那个完成与PLL相同的功能，但没有累积相位移的问题，在特定应用比PLL有优势，DLL适合多时钟不同或相同相位移的应用，PLL适合由一个基础时钟源产生多个不同的时钟频率的应用。
本实施例的强化异步时钟管理的复杂可编程逻辑器件，能够克服CPLD中集成PLL时的不稳定与相位偏移积累问题，为CPLD中的逻辑单元提供不同的时钟信号，使CPLD增加延时补偿、时钟调整、相位调整和多个时钟不同的相位移功能，扩大CPLD的应用领域到数字信息读取的应用，简化电路设计与系统集成，降低功耗、开发成本与物料成本，使用方便。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种强化异步时钟管理的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件内部集成有：延迟锁相环和与所述延迟锁相环连接的n个可变延时器，所述n为不小于1的整数；
所述延迟锁相环产生1路第一时钟信号和n路相位延时编码，所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。
2.如权利要求1所述的复杂可编程逻辑器件，其特征在于，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至所述复杂可编程逻辑器件中的各个逻辑单元。
3.如权利要求1所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件设有n个时钟输出端，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端。
4.如权利要求1所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件还包括：第一数据选择器，所述第一数据选择器的输出端与所述延迟锁相环的时钟返回端连接，所述第一数据选择器的1个输入端与所述延迟锁相环上用于输出所述第一时钟信号的输出端连接，所述第一数据选择器的另1个输入端与所述延迟锁相环的时钟输出端连接。
5.如权利要求4所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件还包括：m个外部时钟输入端和第二数据选择器，1个外部时钟输入端与所述第二数据选择器的1个输入端连接，其余外部时钟输入端中的n个与所述n个可变延时器一一对应连接，所述第二数据选择器的输出端与所述延迟锁相环的时钟输入端连接，m为不小于n+1的整数。
6.如权利要求4所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件设有外部时钟返回端，所述外部时钟返回端与所述第一数据选择器剩余输入端中的1个输入端连接。
7.如权利要求3所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件还包括：n+1条相位选择支路，所述延迟锁相环上用于输出所述第一时钟信号的输出端与所述复杂可编程逻辑器件中的各个逻辑单元以及外部时钟输出端之间通过1条相位选择支路连接，各可变延时器与所述复杂可编程逻辑器件中的各个逻辑单元以及对应的外部时钟输出端之间通过其余相位选择支路中的1条相位选择支路连接；
每条相位选择支路均包括：第三数据选择器和缓冲器；
或者，
每条相位选择支路均包括：第三数据选择器、缓冲器和二选一相位选择器。
8.如权利要求1所述的复杂可编程逻辑器件，其特征在于，所述延迟锁相环将所述第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。
9.如权利要求8所述的复杂可编程逻辑器件，其特征在于，还包括：
由所述延迟锁相环的时钟输出端不经由CPLD的时钟树分布与所述延迟锁相环的时钟返回端连接的延迟反馈回路。
10.如权利要求8所述的复杂可编程逻辑器件，其特征在于，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器经由CPLD的时钟树进行延迟反馈回路，得到延迟后的第一时钟信号，并将所述延迟后的第一时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元。
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