CN101504861A

CN101504861A - 全数字延时锁定环电路

Info

Publication number: CN101504861A
Application number: CNA2009100259689A
Authority: CN
Inventors: 杨军; 鲁顺; 刘新宁; 时龙兴
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2009-03-16
Filing date: 2009-03-16
Publication date: 2009-08-12

Abstract

本发明公布了一种全数字延时锁定环电路，包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。本发明扩大了工作频率范围，提高了与DDR控制器的兼容性。

Description

全数字延时锁定环电路

技术领域

发明涉及一种全数字延时锁定环电路，属于DDR控制器中对DQS信号进行延迟的技术领域。

背景技术

延时锁定环是DDR控制器的一个重要辅助校准设计，用以有效延迟数据选择脉冲(DQS)信号以确保DDR控制器的输入寄存器对数据的正确采样。DDR控制器的延时锁定环不改变时钟频率，只是产生延时插入到DQS信号接收路径上，该延时与DDR控制器接口时钟频率有关，延时偏差必须控制在接口时钟周期一定的百分比内。

在已有的设计中，电荷泵延时锁定环作为一个数模混合电路，在工艺上与DDR控制器的数字电路存在兼容问题。因此，在DDR控制器中设计一个高性能的、与数字电路兼容的全数字延时锁定环至关重要。

数控延时线是全数字延时锁定环的重要部件，它的功能是用不同的控制字去管理延时线创造不同的延迟量。数控延时线的最大延迟量和最小延迟量决定全数字延时锁定环的工作频率范围。普通的数控延时线采用一系列的粗调和精调延时单元级联策略，两者的延时步长存在差异。粗调延时单元的本质是直接利用器件的传播延时作为延时步长。精调延时单元的本质是在器件本征延时的基础上，利用导通电阻或负载电容的变化对器件传播延时产生微小变化作为延时步长。

普通的DDR控制器的全数字延时锁定环采用等分延时策略实现移相功能。但随着DDR控制器接口时钟频率的提升，等分延时策略的数控延时线的本征延时大的问题限制了全数字延时锁定环工作频率的提升。

发明内容

本发明目的是针对现有技术存在的缺陷提供一种全数字延时锁定环电路。

本发明为实现上述目的，采用如下技术方案：

本发明全数字延时锁定环电路，其特征在于包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。

DDR控制器的全数字延时锁定环的输入信号为接口时钟、DQS和复位信号。DQS波形与接口时钟波形一致，区别在于DQS波形非一直连续。DQS通过全数字延时锁定环输出一个延迟了90度相位差的DQS_D。90度相位差的延迟量等于接口时钟周期的四分之一，接口时钟即是全数字延时锁定环的工作时钟。

由此，DDR控制器的全数字延时锁定环的工作分为两个部分：一是锁定延迟量等于接口时钟周期，二是取出该延迟量的四分之一插入到DQS接收路径。

由于等分延时策略的数控延时线为了保证锁定的准确性，需要大量精调延时单元，所以，该策略的数控延时线的本征延时比较大。

复制延时策略的数控延时线分为两条：主延时线和复制延时线。1)主延时线负责锁定。它的精调延时线的可变延时只要大于一个粗调延时步长，大大减少了精调延时单元的数量，所以，改善了主延时线的本征延时。2)复制延时线负责DQS移相。它的粗调和精调延时单元的结构与主延时线相同，规模是后者的四分之一。用主延时线的控制字通过运算得到复制延时线的控制字，得到最接近接口时钟周期四分之一的延迟量。复制延时线的末端级联一个小的缓冲器，补偿运算造成的移相偏差，提高移相质量。

本发明由于扩大了工作频率范围，需要借鉴抑止谐波锁定和快速锁定算法，同时，全部电路由标准单元实现，提高了与DDR控制器的兼容性。

附图说明

图.1是全数字延时锁定环的系统框图。全数字延时锁定环的输入为接口时钟(CLK)、DQS源信号和复位信号(RESETn)，输出为DQS延迟信号(DQS_D)。包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。

图.2是全数字延时锁定环的完整电路结构图。其中包含的延时部件的详细电路见图.3，鉴相器的详细电路见图.4，VSAR控制器的详细电路见图.5，失锁判断模块的详细电路见图.6。其它模块的设计自由度较大，不做详细电路图解，只提供模块端口的连接关系。另外，第一至第四精调延时单元(组成精调延时线)和第一粗调延时线构成主延时线；第五精调延时单元、第二粗调延时线和偏差补偿缓冲器构成复制延时线。

图.3是延时部件的电路图。本设计的第一粗调延时线包含65个粗调延时单元，CON[63:0]对它控制。第二粗调延时线包含15个粗调延时单元，控制字DQSCON[15:0]对它控制。精调延时单元的控制字是FON[7:0]。

图.4是鉴相器的电路图。第一D触发器构成粗调鉴相器，第二和第三D触发器构成精调鉴相器。

图.5是VSAR控制器的电路图，本设计包含4个VSAR单元和2个传统SAR单元。传统SAR单元的前级是三选一数据选择器。

图.6是失锁判断电路图。它是纯组合电路，与VSAR控制器的设计密切相关。

图.7是精调鉴相器的时序图。

图.8是VSAR控制器的时序图。

具体实施方式

下面结合附图对发明的技术方案进行详细说明：

如图1所示为全数字延时锁定环的系统框图。图中CLK输入主延时线，主延时线的输出取名反馈时钟，CLK和反馈时钟进行相位检测，控制器采样相位比较后的结果，调节主延时线和复制延时控制字，分别控制两条延时线产生合适的延迟量。主延时线负责锁定CLK周期，复制延时线负责DQS移相。相位检测通常包括粗调鉴相和精调鉴相两个环节，因此，控制器也相应包括粗调控制器和精调控制器。

如图2所示为全数字延时锁定环的完整电路结构图。整个系统创建一个同步时钟CLKSAR，注意它由CLK的下降沿触发去分频产生，本设计的分频比取4。CLKSAR是复位控制电路、VSAR控制器、粗调控制器和精调控制器的同步时钟。

系统在RESETn低电平复位：分频器无时钟产生；各个控制信号置初值；清零鉴相器；初始化控制字，即延时线产生初始化延迟量。

复位结束后，系统首先锁定精调延时线的延迟量和调节粗调延时线的延迟量。该过程中，粗调控制器、精调控制器和精调鉴相器被关闭；二选一数据通路选择传输CODE[5:0]；VSAR控制器、粗调鉴相器、失锁判断电路、复位控制电路、二选一数据通路、第一温度计码译码器和主延时线构成一个环路。

CLKFB送入粗调鉴相器与CLK比较相位关系，鉴相结果COMP送入VSAR控制器。本设计定义：CLK的上升沿与相邻的下一个CLKFB的上升沿之间的时间差大于CLKFB的上升沿与相邻的下一个CLK的上升沿之间的时间差的情况，为相位超前。反之，前一个时间差小于后一个时间差的情况，为相位滞后。根据电路，COMP为高电平(或低电平)表示相位超前(或相位滞后)。

复位控制电路输出高电平的START_VSAR和CLEARn_VSAR使能VSAR控制器。VSAR控制器执行VSAR快速粗调操作，目的是使主延时线的延迟量快速向CLK的周期逼近。VSAR控制器根据COMP的极性进行CODE[5:0]的变化，以调节第一粗调延时线的延迟量，直到CLKFB和CLK的相位差小于1个粗调延时步长，必须使用更小的延时步长。此时，VSAR控制器寄存CODE[5:0]，VSAR快速粗调操作结束。

之后，系统锁定粗调延时线的延迟量和调节精调延时线的延迟量。该过程中，精调鉴相器、精调控制器、第二温度计码译码器和主延时线构成一个环路。

复位控制电路输出高电平的START1使能粗调控制器。粗调控制器接管CODE[5:0]，二选一数据通路选择传输CODE2[5:0]。等赋值操作结束，粗调控制器输出高电平的START2和CLEARn1使能精调控制器和精调鉴相器。

CLKFB和CLK送入精调鉴相器比较相位关系。精调控制器采样相位超前(或滞后)的uP1(或DOWN1)信号，每次采样结束输出低电平CLEARn2清零精调鉴相器。高电平的UP1(或DOWN1)使模8计数器执行加1(或减1)计数，译码后等同于加1(或减1)个精调延时线的延时步长，以调节精调延时线的延迟量。直到UP1和DOWN1同时输出低电平，精调鉴相器已分辨不出CLKFB和CLK的相位差，系统达到锁定态，CODE3[2:0]持续维持前一个值。

这样，系统就已锁定了等于CLK周期的延迟量。

最后，码运算单元取CODE1[5:2]送入第三温度计码译码器，输出DQSCON[15:0]控制第二粗调延时线。第五精调延时单元复用精调延时线的控制字FCON[7:0]。此时，复制延时线产生一个接近于当前时刻主延时线延迟量的四分之一的延迟量。该延迟量与准确值存在小于1个粗调延时步长的偏差，增加一个小的缓冲器对该偏差进行适当补偿以提高移相质量。复制延时线终于在DQS和DQS_D之间插入了期望的延迟量，DQS就可以放心输入了。

当环境变化(输入时钟或者PVT变化)或者特殊情况发生，精调鉴相器再次鉴出CLKFB与CLK有相位差，原本锁定态被打破，系统继续精调操作，动态修正偏差。CODE3[2:0]的初值为4，当累加到7或递减到0后，仍不能使精调鉴相器出现锁定态，则向粗调控制器输出溢出信号：UP2和DOWN2。输出高电平的UP2(或DOWN2)让模64计数器加1(或减1)，译码后等同于加1(或减1)个粗调延时步长。同时，粗调控制器输出低电平的START2和CLEARn1分别复位精调控制器和清零精调鉴相器，令CODE3[2:0]返回4。这种粗调控制器监控精调控制器的执行状态使本设计实现了闭环特性。

关于精调鉴相器和VSAR控制器的详细说明请见本文所附的信号波形图及其解说。

图3是延时部件的电路图。

精调延时单元采用数控负载电容的结构，FCON[7:0]是温度计码的控制字。温度计码是一种低位起连续为1的编码。精调延时单元有8级的调节能力。精调延时单元的最小延迟量等于并联上NOR门后的器件本征延时。

粗调延时单元采用4个NAND门，实际传输路径永远是2个NAND门，所以不会改变输入与输出的逻辑关系。图示NAND门A、B输入端连接关系和插入Dummy器件起到平衡负载电容效果，使粗调延时步长非常接近。粗调延时线的控制字也采用温度计码。该结构无本征延时积累，粗调延时线的最小延迟量等于1个粗调延时步长。

第一至第四精调延时单元构成精调延时线，精调延时线的最大延迟量和最小延迟量的差值定义为精调延时线的可变延时，该值必须大于1个粗调延时步长。

图4是鉴相器的电路图。

粗调鉴相器的鉴相结果只有两种状态：COMP为高电平(或低电平)表示相位超前(或相位滞后)。CLEARn_PD1是异步清零信号。

精调鉴相器的鉴相结果有三种状态：UP1为高电平且DOWN1为低电平时，表示相位超前；UP1为低电平且DOWN1为低电平时，表示相位滞后；UP1和DOWN1同为低电平(也包括高电平情况)时，表示锁定。CLEARn_PD2是异步清零信号。具体的工作时序见图.7。

图5是VSAR控制器的电路图。VSAR是可变连续逐次逼近寄存器(控制)的意思，它基于SAR算法。SAR算法等同于一种古老的二分步长逼近算法，是一种快速搜索的办法，即根据值与区间中值的大小关系判断下一次搜索范围在小的半区还是在大的半区。

在粗调延时线很长的情况下，SAR算法容易造成全数字延时锁定环的谐波锁定问题。谐波锁定是因为接口时钟频率很高，延时线的初始化延迟量倍数于该CLK周期，并发生锁定态，则复制延时线的延迟量极大地偏离CLK周期的四分之一，造成致命的DDR控制器DQS接收错误。

VSAR控制器可以抑止谐波锁定，简单的原理是：VSAR控制器令复位后CODE[5:0]的初值为000100B，即等同于首选长度为8级的第一粗调延时线工作，缩小了初始化延迟量。COMP信号的极性触发CODE[5:0]的变化，如果8级粗调延时步长的延迟量不够，则INCREASE信号发生电平变化触发传统SAR部分向VSAR部分借位，同时，CLEARn_VSAR置低电平清零所有SAR单元，则CODE[5:0]第二次初值变为001000B，即等同于选择长度为16级的第一粗调延时线工作，延迟量扩大了一倍。依此类推，一定能找到延迟量接近CLK周期。VSAR算法既基本保持了SAR算法的快速性，它的初始化延迟量又由小及大，不会发生延迟量倍数于CLK周期的情况，所以能抑止谐波锁定，非常适合工作频率范围宽的全数字延时锁定环。

SAR单元的输出与输入关系是：ENABLE为高电平，则BIT值不变，实现数据保持；ENABLE为低电平时且BIT为高电平，则BIT值被COMP值替代，实现数据重载；ENABLE和BIT都为低电平，则BIT值被SHIFT值替代，实现数据移位。

VSAR单元由SAR单元和异步移位寄存器构成。STOP信号是VSAR快速粗调操作中一轮SAR操作的执行结束标志信号，每轮执行结束输出高电平的STOP。

根据实际应用，如果要扩大第一粗调延时线的初始化长度，解决方法：输出LEND[0]的D触发器的异步置位端SETn改为空接，异步清零端CLRn改为接START_VSAR信号，而输出LEND[1]的D触发器的异步置位端SETn改为接START_VSAR信号，异步清零端CLRn改为空接，其它不变，这样就使复位后CODE[5:0]的初值为001000B。

图6是失锁判断电路图。由于VSAR算法为了抑止谐波锁定，选取的第一粗调延时线的长度由短及长，虽然加上精调延时线的延迟量，仍然可能小于CLK周期，所以容易发生一轮SAR操作过后系统失锁。失锁的标志是COMP信号在一轮SAR操作过程中极性不变，导致传统SAR部分的CODE变为全0或全1。例如，一轮SAR操作过程中，CODE[5:0]的初值为000100B，失锁时CODE[5:0]可能为000000B或000111B。图中LEND[3:0]和CODE[5:0]由VSAR控制器提供，FAIL为低(或高)电平时表示VSAR快速粗调锁定成功(或失败)。

图7是精调鉴相器的时序图。锁定窗又名鉴相死区，CLK和CLKFB的上升沿同时落入锁定窗内，则鉴相器无法鉴出相位差关系，系统进入锁定态。本设计锁定窗大小等于2倍的D触发器保持时间(hold time)。

图8是VSAR控制器的时序图。图示举例解释了VSAR控制器的工作过程。图示由于前两次初始化第一粗调延时线都过短，引起了两次原因不同的失锁，传统SAR部分向VSAR部分发生了两次借位操作。之后，主延时线的延迟量大于CLK周期，则不会再发生失锁。当CODE[5:0]为011001B时，期望的延迟量出现在主延时线上，VSAR快速粗调操作结束。该过程中，一轮SAR操作的结束标志STOP信号和失锁判断电路的输出FAIL信号是两个很重要的判断信号，只有当STOP为高电平且FAIL为低电平时，VSAR快速粗调操作才结束。接着，复位控制电路输出高电平的START1启动粗调控制器接管当前时刻的控制码CODE[5:0]，同时，复位控制电路也输出高电平的SEL令二选一数据通路选择传输CODE2[5:0]。

Claims

1、一种全数字延时锁定环电路，其特征在于包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。

2、根据权利要求1所述的全数字延时锁定环电路，其特征在于所述主延时线由第一精调延时单元、第二精调延时单元、第三精调延时单元、第四精调延时单元、第一粗调延时线依次串联组成，其中第一精调延时单元的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，第一粗调延时线的反馈时钟接口接相位检测单元的另一个时钟接口，第一精调延时单元、第二精调延时单元、第三精调延时单元、第四精调延时单元、第一粗调延时线的输入端分别接控制器的输出端。

3、根据权利要求1所述的全数字延时锁定环电路，其特征在于所述复制延时线由第五精调延时单元、第二粗调延时线、偏差补偿缓冲器依次串联组成，其中第二粗调延时线的输入端接控制器的输出端。